JPH10145202A - 周波数／電圧変換回路 - Google Patents
周波数／電圧変換回路Info
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- JPH10145202A JPH10145202A JP31686896A JP31686896A JPH10145202A JP H10145202 A JPH10145202 A JP H10145202A JP 31686896 A JP31686896 A JP 31686896A JP 31686896 A JP31686896 A JP 31686896A JP H10145202 A JPH10145202 A JP H10145202A
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Abstract
(57)【要約】
【課題】 周波数／電圧変換回路の変換の高線形化、高
帯域化、低雑音化を実現すること。 【解決手段】 ２つの入力端子に入力される差動入力信
号を遅延させるアクティブ遅延回路１と、各トランジス
タのエミッタに帰還抵抗が接続され前記差動入力信号と
前記アクティブ遅延回路１の差動出力信号を位相比較す
る過渡応答抑制型の位相比較器２と、該位相比較器２か
ら出力する差動出力信号の直流分を取り出すローパスフ
ィルタ３とから構成する。
帯域化、低雑音化を実現すること。 【解決手段】 ２つの入力端子に入力される差動入力信
号を遅延させるアクティブ遅延回路１と、各トランジス
タのエミッタに帰還抵抗が接続され前記差動入力信号と
前記アクティブ遅延回路１の差動出力信号を位相比較す
る過渡応答抑制型の位相比較器２と、該位相比較器２か
ら出力する差動出力信号の直流分を取り出すローパスフ
ィルタ３とから構成する。
Description
【０００１】
【発明の属する技術分野】本発明は周波数信号を電圧信
号に変換する周波数／電圧変換回路に係り、特に変換の
高線形化、変換周波数範囲の広帯域化、低雑音化を図る
技術に関するものである。
号に変換する周波数／電圧変換回路に係り、特に変換の
高線形化、変換周波数範囲の広帯域化、低雑音化を図る
技術に関するものである。
【０００２】
【従来の技術】従来の遅延検波方式を用いた周波数／電
圧変換回路の構成を図１３に示す。同図において、３は
ローパスフィルタ、４、４Ｎは差動信号入力端子、５、
５Ｎは差動信号出力端子、７、７Ｎは差動端子、８、８
Ｎも差動端子、１１はＥＸ−ＯＲ回路で構成される位相
比較器、１２、１３は遅延線である。
圧変換回路の構成を図１３に示す。同図において、３は
ローパスフィルタ、４、４Ｎは差動信号入力端子、５、
５Ｎは差動信号出力端子、７、７Ｎは差動端子、８、８
Ｎも差動端子、１１はＥＸ−ＯＲ回路で構成される位相
比較器、１２、１３は遅延線である。
【０００３】ここでは、周波数ｆの差動入力信号が差動
入力端子４、４Ｎに入力したとき、一部はそのまま位相
比較器１１に入力し、他は遅延線１２、１３に入力して
そこで時間Ｔｄだけ遅延され、差動端子７、７Ｎから位
相比較器１１に入力し、そこで両信号が位相比較され
る。そして、この比較結果の信号が差動端子８、８Ｎか
らローパスフィルタ３に入力して直流分が差動出力端子
５、５Ｎに得られる。
入力端子４、４Ｎに入力したとき、一部はそのまま位相
比較器１１に入力し、他は遅延線１２、１３に入力して
そこで時間Ｔｄだけ遅延され、差動端子７、７Ｎから位
相比較器１１に入力し、そこで両信号が位相比較され
る。そして、この比較結果の信号が差動端子８、８Ｎか
らローパスフィルタ３に入力して直流分が差動出力端子
５、５Ｎに得られる。
【０００４】図１４はこの位相比較器１１の動作のタイ
ミングチャートを示すものである。ここでは、入力端子
４に入力する正相の信号について示している。入力信号
はデューティ５０である。位相比較器１１では、（ａ）
に示す入力信号と（ｂ）に示す遅延入力信号のＥＸ−Ｏ
Ｒが取られて、（ｃ）に示すようなパルス信号が端子８
に出力し、これをローパスフィルタ３を通過させると
（ｃ）の破線で示すような直流成分Ｖｄが出力端子５に
得られる。
ミングチャートを示すものである。ここでは、入力端子
４に入力する正相の信号について示している。入力信号
はデューティ５０である。位相比較器１１では、（ａ）
に示す入力信号と（ｂ）に示す遅延入力信号のＥＸ−Ｏ
Ｒが取られて、（ｃ）に示すようなパルス信号が端子８
に出力し、これをローパスフィルタ３を通過させると
（ｃ）の破線で示すような直流成分Ｖｄが出力端子５に
得られる。
【０００５】ここで、この直流成分Ｖｄは、端子８にお
けるハイレベル電位を０Ｖ、ロウレベル電位を−Ｖａと
すると、 Ｖｄ＝２・Ｔｄ・Ｖａ・ｆ−Ｖａ ・・・（１） となる。すなわち、入力信号、遅延信号、位相比較器１
１の出力信号の各々が理想的な方形波であれば、この周
波数／電圧変換回路の出力は、入力信号の周波数ｆに比
例したレベルの直流電圧となる。
けるハイレベル電位を０Ｖ、ロウレベル電位を−Ｖａと
すると、 Ｖｄ＝２・Ｔｄ・Ｖａ・ｆ−Ｖａ ・・・（１） となる。すなわち、入力信号、遅延信号、位相比較器１
１の出力信号の各々が理想的な方形波であれば、この周
波数／電圧変換回路の出力は、入力信号の周波数ｆに比
例したレベルの直流電圧となる。
【０００６】図１５は前記したＥＸ−ＯＲ回路からなる
位相比較器１１の具体的な回路構成を示す図である。こ
の回路は、トランジスタＱ５、Ｑ６、抵抗Ｒ５、Ｒ６か
らなり遅延信号のレベルシフト回路と、差動対（トラン
ジスタＱ７とＱ８、トランジスタＱ９とＱ１０、トラン
ジスタＱ１１とＱ１２）、負荷抵抗Ｒ７、Ｒ８、および
電流源ＣＳ１からなるＥＸ−ＯＲ回路より構成されてい
る。ＶＥＥは負側電源電圧である。最上位側の電源電圧
はグランドである。
位相比較器１１の具体的な回路構成を示す図である。こ
の回路は、トランジスタＱ５、Ｑ６、抵抗Ｒ５、Ｒ６か
らなり遅延信号のレベルシフト回路と、差動対（トラン
ジスタＱ７とＱ８、トランジスタＱ９とＱ１０、トラン
ジスタＱ１１とＱ１２）、負荷抵抗Ｒ７、Ｒ８、および
電流源ＣＳ１からなるＥＸ−ＯＲ回路より構成されてい
る。ＶＥＥは負側電源電圧である。最上位側の電源電圧
はグランドである。
【０００７】
【発明が解決しようとする課題】遅延検波方式を用いた
周波数／電圧変換回路では、入力信号の周波数に対する
出力電圧の線形性が維持できる条件は、式（１）におい
て遅延時間Ｔｄ、位相比較器出力の論理振幅Ｖａが常に
一定であることである。
周波数／電圧変換回路では、入力信号の周波数に対する
出力電圧の線形性が維持できる条件は、式（１）におい
て遅延時間Ｔｄ、位相比較器出力の論理振幅Ｖａが常に
一定であることである。
【０００８】しかしながら、図１３に示した従来の周波
数／電圧変換回路の実際の回路は、次のような問題があ
った。（１）モノリシック集積化されていないため、設
計時に実装上の影響を考慮する必要があり、設計が複雑
化し、また入力信号の周波数の変化に対して遅延線が周
波数特性をもち、実装上の寄生インピーダンスの影響に
より、入力遅延信号の立上り、立下りの時間が変化し、
遅延時間Ｔｄが入力信号の周波数に対して一定でなくな
り、高い線形動作（変換の高線形化）ができなくなる。
（２）スイッチング時の位相比較器の過渡応答により、
比較器出力の振幅Ｖａが一定でなくなり、線形変換でき
る周波数範囲の広帯域化ができない。（３）ローパスフ
ィルタによって、雑音が増加する。すなわち、従来の周
波数／電圧変換回路では、変換の高線形化、高帯域化を
実現することが困難であり、また雑音が減少しないとい
う問題があった。
数／電圧変換回路の実際の回路は、次のような問題があ
った。（１）モノリシック集積化されていないため、設
計時に実装上の影響を考慮する必要があり、設計が複雑
化し、また入力信号の周波数の変化に対して遅延線が周
波数特性をもち、実装上の寄生インピーダンスの影響に
より、入力遅延信号の立上り、立下りの時間が変化し、
遅延時間Ｔｄが入力信号の周波数に対して一定でなくな
り、高い線形動作（変換の高線形化）ができなくなる。
（２）スイッチング時の位相比較器の過渡応答により、
比較器出力の振幅Ｖａが一定でなくなり、線形変換でき
る周波数範囲の広帯域化ができない。（３）ローパスフ
ィルタによって、雑音が増加する。すなわち、従来の周
波数／電圧変換回路では、変換の高線形化、高帯域化を
実現することが困難であり、また雑音が減少しないとい
う問題があった。
【０００９】本発明は以上のような点に鑑みてなされた
もので、その目的は、前記した変換の高線形化、高帯域
化、低雑音化を実現することである。
もので、その目的は、前記した変換の高線形化、高帯域
化、低雑音化を実現することである。
【００１０】
【課題を解決するための手段】第１の発明は、入力信号
を遅延させるアクティブ遅延回路と、前記入力信号と前
記アクティブ遅延回路の出力信号を位相比較する位相比
較器と、該位相比較器から出力する出力信号から直流成
分を取り出すローパスフィルタとを具備するよう構成し
た。
を遅延させるアクティブ遅延回路と、前記入力信号と前
記アクティブ遅延回路の出力信号を位相比較する位相比
較器と、該位相比較器から出力する出力信号から直流成
分を取り出すローパスフィルタとを具備するよう構成し
た。
【００１１】第２の発明は、第１の発明の位相比較器
を、エミッタに帰還抵抗を接続した差動対トランジスタ
を有するＥＸ−ＯＲ型、ＡＮＤ型、あるいはＯＲ型とて
構成した。
を、エミッタに帰還抵抗を接続した差動対トランジスタ
を有するＥＸ−ＯＲ型、ＡＮＤ型、あるいはＯＲ型とて
構成した。
【００１２】
【請求項３】第３の発明は、第１又は第２の発明の位相
比較器を電源端子と出力端子との間に負荷抵抗と並列と
なるように容量を接続して構成し、且つ前記ローパスフ
ィルタを削除した。
比較器を電源端子と出力端子との間に負荷抵抗と並列と
なるように容量を接続して構成し、且つ前記ローパスフ
ィルタを削除した。
【００１３】
［第１の実施の形態］図１はその第１の実施の形態の周
波数／電圧変換回路の構成を示す回路図である。前記し
た図１３におけるものと同じものには同じ符号を付し
た。ここでは、入力差動信号を遅延する回路として、ト
ランジスタと抵抗から構成されるアクティブ遅延回路１
を設け、また位相比較器２は過渡応答抑制型とした。
波数／電圧変換回路の構成を示す回路図である。前記し
た図１３におけるものと同じものには同じ符号を付し
た。ここでは、入力差動信号を遅延する回路として、ト
ランジスタと抵抗から構成されるアクティブ遅延回路１
を設け、また位相比較器２は過渡応答抑制型とした。
【００１４】図２はアクティブ遅延回路１の具体的な構
成を示す回路図である。この回路は１個の差動対（トラ
ンジスタＱ１とＱ２）電流源ＣＳ１、負荷抵抗Ｒ１、Ｒ
２と、その出力側に接続されるバッファ回路（トランジ
スタＱ３、Ｑ４、抵抗Ｒ３、Ｒ４）から構成されてい
る。
成を示す回路図である。この回路は１個の差動対（トラ
ンジスタＱ１とＱ２）電流源ＣＳ１、負荷抵抗Ｒ１、Ｒ
２と、その出力側に接続されるバッファ回路（トランジ
スタＱ３、Ｑ４、抵抗Ｒ３、Ｒ４）から構成されてい
る。
【００１５】このアクティブ遅延回路１では、入力端子
４、４Ｎに入力信号が入ると、ゲート遅延の遅延時間Ｔ
ｂｄだけ遅延した信号が出力端子６、６Ｎから出力す
る。このようなアクティブ遅延回路１を使用することよ
って、遅延線を用いる場合に生じる入力遅延信号の立上
り時間、立下り時間の入力信号周波数依存を少なくする
ことができ、したがって、位相比較器２に入力端子４、
４Ｎから入力される入力信号に対して、このアクティブ
遅延回路１から入力する遅延入力信号の遅延時間変動を
抑制できる。
４、４Ｎに入力信号が入ると、ゲート遅延の遅延時間Ｔ
ｂｄだけ遅延した信号が出力端子６、６Ｎから出力す
る。このようなアクティブ遅延回路１を使用することよ
って、遅延線を用いる場合に生じる入力遅延信号の立上
り時間、立下り時間の入力信号周波数依存を少なくする
ことができ、したがって、位相比較器２に入力端子４、
４Ｎから入力される入力信号に対して、このアクティブ
遅延回路１から入力する遅延入力信号の遅延時間変動を
抑制できる。
【００１６】図３は図１における位相比較器２の具体的
な回路を示す図である。この位相比較器はＥＸ−ＯＲ回
路から構成されており、前述した図１５に示したＥＸ−
ＯＲ回路と異なる点は、各トランジスタのエミッタに帰
還抵抗Ｒ９〜Ｒ１４を設けた点である。すなわち、トラ
ンジスタＱ７とＱ８のエミッタに各々抵抗Ｒ９、Ｒ１０
の一端を接続してそれらの他端をトランジスタＱ１１の
コレクタに共通接続し、またトランジスタＱ９とＱ１０
のエミッタに各々抵抗Ｒ１１、Ｒ１２の一端を接続して
それらの他端をトランジスタＱ１２のコレクタに共通接
続し、さらにトランジスタＱ１１とＱ１２のエミッタに
各々抵抗Ｒ１３、Ｒ１４の一端を接続してそれらの他端
を電流源ＣＳ２に共通接続している。
な回路を示す図である。この位相比較器はＥＸ−ＯＲ回
路から構成されており、前述した図１５に示したＥＸ−
ＯＲ回路と異なる点は、各トランジスタのエミッタに帰
還抵抗Ｒ９〜Ｒ１４を設けた点である。すなわち、トラ
ンジスタＱ７とＱ８のエミッタに各々抵抗Ｒ９、Ｒ１０
の一端を接続してそれらの他端をトランジスタＱ１１の
コレクタに共通接続し、またトランジスタＱ９とＱ１０
のエミッタに各々抵抗Ｒ１１、Ｒ１２の一端を接続して
それらの他端をトランジスタＱ１２のコレクタに共通接
続し、さらにトランジスタＱ１１とＱ１２のエミッタに
各々抵抗Ｒ１３、Ｒ１４の一端を接続してそれらの他端
を電流源ＣＳ２に共通接続している。
【００１７】このような帰還抵抗Ｒ９〜Ｒ１４を各トラ
ンジスタのエミッタに接続することによって、スイッチ
ング時に各差動対トランジスタのベース・エミッタ間電
圧に負帰還がかかり、そのスイッチング時の過渡応答を
抑制することができる。
ンジスタのエミッタに接続することによって、スイッチ
ング時に各差動対トランジスタのベース・エミッタ間電
圧に負帰還がかかり、そのスイッチング時の過渡応答を
抑制することができる。
【００１８】図４は図１の回路の位相比較器２の別の例
の具体的な回路を示す図である。トランジスタＱ１３、
Ｑ１４、抵抗Ｒ１５、Ｒ１６はレベルシフト回路を構成
し、トランジスタＱ１５〜Ｑ１８、抵抗Ｒ１７〜Ｒ２
２、電流源ＣＳ３はＡＮＤ回路を構成している。ここで
は、抵抗Ｒ１９〜Ｒ２２が帰還抵抗として機能し、過渡
応答抑制が行われる。
の具体的な回路を示す図である。トランジスタＱ１３、
Ｑ１４、抵抗Ｒ１５、Ｒ１６はレベルシフト回路を構成
し、トランジスタＱ１５〜Ｑ１８、抵抗Ｒ１７〜Ｒ２
２、電流源ＣＳ３はＡＮＤ回路を構成している。ここで
は、抵抗Ｒ１９〜Ｒ２２が帰還抵抗として機能し、過渡
応答抑制が行われる。
【００１９】図５は図１の回路の位相比較器２のさらな
る別の例の具体的な回路を示す図である。この回路はト
ランジスタＱ１９〜Ｑ２４、抵抗Ｒ２３〜Ｒ２８、電流
源ＣＳ４、ＣＳ５からなるＯＲ回路により構成されてい
る。ここでは、抵抗Ｒ２５〜Ｒ２８が帰還抵抗として機
能し、過渡応答抑制が行われる。
る別の例の具体的な回路を示す図である。この回路はト
ランジスタＱ１９〜Ｑ２４、抵抗Ｒ２３〜Ｒ２８、電流
源ＣＳ４、ＣＳ５からなるＯＲ回路により構成されてい
る。ここでは、抵抗Ｒ２５〜Ｒ２８が帰還抵抗として機
能し、過渡応答抑制が行われる。
【００２０】図６は前述したアクティブ遅延回路１（図
２）の効果を説明するための特性図である。実線Ａがこ
のアクティブ遅延回路１を接続した場合の入出力特性、
破線Ｂが従来の遅延線１２、１３（図１３）を接続した
場合の入出力特性のシミュレーション結果である。な
お、位相比較器は帰還抵抗を接続しない従来のもの（図
１５）を共通に使用した。１ＧＨｚ〜８ＧＨｚまでの入
力信号の変化に対し、従来の特性Ｂに対して本実施の形
態の特性Ａは、より広い周波数範囲での線形性が確保で
き、変換の高線形化、広帯域化が達成できていることが
分かる。
２）の効果を説明するための特性図である。実線Ａがこ
のアクティブ遅延回路１を接続した場合の入出力特性、
破線Ｂが従来の遅延線１２、１３（図１３）を接続した
場合の入出力特性のシミュレーション結果である。な
お、位相比較器は帰還抵抗を接続しない従来のもの（図
１５）を共通に使用した。１ＧＨｚ〜８ＧＨｚまでの入
力信号の変化に対し、従来の特性Ｂに対して本実施の形
態の特性Ａは、より広い周波数範囲での線形性が確保で
き、変換の高線形化、広帯域化が達成できていることが
分かる。
【００２１】図７は位相比較器に帰還抵抗を接続した場
合（図３）と、接続しない場合（図１５）のスイッチン
グ時の位相比較器の出力波形（端子８、８Ｎの差動出力
波形）のシミュレーション結果を示す図である。実線Ａ
が帰還抵抗を接続した場合、破線Ｂが接続しない場合の
特性である。実線Ｂで示す場合の方が、出力論理振幅が
一定であることが分かる。
合（図３）と、接続しない場合（図１５）のスイッチン
グ時の位相比較器の出力波形（端子８、８Ｎの差動出力
波形）のシミュレーション結果を示す図である。実線Ａ
が帰還抵抗を接続した場合、破線Ｂが接続しない場合の
特性である。実線Ｂで示す場合の方が、出力論理振幅が
一定であることが分かる。
【００２２】図８はこの帰還抵抗を接続した位相比較器
２とアクティブ遅延回路１からなる本実施の形態の場合
（図１）の入出力特性（実線Ａ）と、帰還抵抗を接続し
ない位相比較器１１と遅延線１２、１３からなる従来の
場合（図１３）の入出力特性（破線Ｂ）のシミュレーシ
ョン結果を示す図である。直線でフィティングできる範
囲を線形範囲とみなすと、本実施の形態の特性Ａでは、
１ＧＨｚ〜６ＧＨｚ以上までの入力信号の変化に対して
線形性を確保できるのに対し、従来の特性Ｂでは１ＧＨ
ｚ〜５ＧＨｚの範囲しか線形性が確保できていない。す
なわち、本実施の形態によれば、従来例に比べて約１．
２倍以上の広帯域化を実現できる。
２とアクティブ遅延回路１からなる本実施の形態の場合
（図１）の入出力特性（実線Ａ）と、帰還抵抗を接続し
ない位相比較器１１と遅延線１２、１３からなる従来の
場合（図１３）の入出力特性（破線Ｂ）のシミュレーシ
ョン結果を示す図である。直線でフィティングできる範
囲を線形範囲とみなすと、本実施の形態の特性Ａでは、
１ＧＨｚ〜６ＧＨｚ以上までの入力信号の変化に対して
線形性を確保できるのに対し、従来の特性Ｂでは１ＧＨ
ｚ〜５ＧＨｚの範囲しか線形性が確保できていない。す
なわち、本実施の形態によれば、従来例に比べて約１．
２倍以上の広帯域化を実現できる。
【００２３】［第２の実施の形態］図９は第２の実施の
形態の周波数／電圧変換回路の構成を示す回路図であ
る。ここでは、位相比較器９として、前記した過渡応答
抑制型の回路を使用すると共に、ここにローパスフィル
タの機能も持たせて、その出力側に接続していたローパ
スフィルタを削除した。
形態の周波数／電圧変換回路の構成を示す回路図であ
る。ここでは、位相比較器９として、前記した過渡応答
抑制型の回路を使用すると共に、ここにローパスフィル
タの機能も持たせて、その出力側に接続していたローパ
スフィルタを削除した。
【００２４】図１０はその位相比較器９の具体的な回路
である。この回路はＥＸ−ＯＲ回路型であって、前述し
た図３の回路に対し、その負荷抵抗Ｒ７、Ｒ８に並列に
容量Ｃ１、Ｃ２を接続したものである。このように一端
が高電位電源に接続され、他端が出力端子５、５Ｎに一
端が接続される負荷抵抗Ｒ７、Ｒ８に容量Ｃ１、Ｃ２を
接続すれば、その抵抗Ｒ７、Ｒ８、容量Ｃ１、Ｃ２によ
ってそこにローパスフィルタが構成され、位相比較結果
出力を直流成分を取り出すことができる。
である。この回路はＥＸ−ＯＲ回路型であって、前述し
た図３の回路に対し、その負荷抵抗Ｒ７、Ｒ８に並列に
容量Ｃ１、Ｃ２を接続したものである。このように一端
が高電位電源に接続され、他端が出力端子５、５Ｎに一
端が接続される負荷抵抗Ｒ７、Ｒ８に容量Ｃ１、Ｃ２を
接続すれば、その抵抗Ｒ７、Ｒ８、容量Ｃ１、Ｃ２によ
ってそこにローパスフィルタが構成され、位相比較結果
出力を直流成分を取り出すことができる。
【００２５】以上によって、図１３に示した従来のロー
パスフィルタ３では、抵抗で発生する熱雑音が問題であ
ったが、本実施の形態ではこれを削減することができ
る。具体的な例で示すと、ローパスフィルタ３に使用さ
れている抵抗値の和が１ＫΩの場合には、低減される雑
音量を実効値で示すと、４×１０-9（Ｖ／Ｈｚ1/2 ）と
なる。雑音量は抵抗値の１／２乗に比例して大きくな
る。
パスフィルタ３では、抵抗で発生する熱雑音が問題であ
ったが、本実施の形態ではこれを削減することができ
る。具体的な例で示すと、ローパスフィルタ３に使用さ
れている抵抗値の和が１ＫΩの場合には、低減される雑
音量を実効値で示すと、４×１０-9（Ｖ／Ｈｚ1/2 ）と
なる。雑音量は抵抗値の１／２乗に比例して大きくな
る。
【００２６】図１１は位相比較器９の別の例の具体的な
回路を示す図である。これは、前述した図４に示したＡ
ＮＤ型の位相比較器の負荷抵抗Ｒ１７、Ｒ１８に容量Ｃ
３、Ｃ４を並列接続して、そこにローパスフィルタ機能
を設けたものである。また、図１２はさらなる別の例の
具体的な回路を示す図であり、前述した図５に示したＯ
Ｒ型の位相比較器の負荷抵抗Ｒ２３、Ｒ２４に容量Ｃ
５、Ｃ６を並列接続して、そこにローパスフィルタ機能
を設けたたものである。
回路を示す図である。これは、前述した図４に示したＡ
ＮＤ型の位相比較器の負荷抵抗Ｒ１７、Ｒ１８に容量Ｃ
３、Ｃ４を並列接続して、そこにローパスフィルタ機能
を設けたものである。また、図１２はさらなる別の例の
具体的な回路を示す図であり、前述した図５に示したＯ
Ｒ型の位相比較器の負荷抵抗Ｒ２３、Ｒ２４に容量Ｃ
５、Ｃ６を並列接続して、そこにローパスフィルタ機能
を設けたたものである。
【００２７】
【発明の効果】以上から第１の発明によれば、アクティ
ブ遅延回路を使用するので、これをモノリシック集積化
でき、設計が容易となると共に、周波数に対する遅延時
間変動が抑制され、変換の高線形化、広帯域化が可能と
なる。第２の発明によれば、位相比較器のトランジスタ
のエミッタに帰還抵抗を接続し過渡応答を抑制したの
で、その位相比較器の出力論理振幅の変動を抑制して、
さらなる高線形化、広帯域化がが可能となる。第３の発
明によれば、位相比較器の電源端子と出力端子との間に
負荷抵抗に並列となるように容量を接続したのでそこに
ローパスフィルタが構成され、別にローパスフィルタを
独立して構成する場合に比較して素子数が削減できると
共に、低雑音動作が可能になる。
ブ遅延回路を使用するので、これをモノリシック集積化
でき、設計が容易となると共に、周波数に対する遅延時
間変動が抑制され、変換の高線形化、広帯域化が可能と
なる。第２の発明によれば、位相比較器のトランジスタ
のエミッタに帰還抵抗を接続し過渡応答を抑制したの
で、その位相比較器の出力論理振幅の変動を抑制して、
さらなる高線形化、広帯域化がが可能となる。第３の発
明によれば、位相比較器の電源端子と出力端子との間に
負荷抵抗に並列となるように容量を接続したのでそこに
ローパスフィルタが構成され、別にローパスフィルタを
独立して構成する場合に比較して素子数が削減できると
共に、低雑音動作が可能になる。
【図１】 本発明の第１の実施の形態の周波数／電圧変
換回路の構成を示す機能ブロック図である。
換回路の構成を示す機能ブロック図である。
【図２】 アクティブ遅延回路の具体的回路の回路図で
ある。
ある。
【図３】 ＥＸ−ＯＲ型で過渡応答抑制型の位相比較器
の具体的回路の回路図である。
の具体的回路の回路図である。
【図４】 ＡＮＤ型で過渡応答抑制型の位相比較器の具
体的回路の回路図である。
体的回路の回路図である。
【図５】 ＯＲ型で過渡応答抑制型の位相比較器の具体
的回路の回路図である。
的回路の回路図である。
【図６】 周波数／電圧変換回路へアクティブ遅延回路
を適用した場合と遅延線適用した場合の効果を説明する
ための入出力特性図である。
を適用した場合と遅延線適用した場合の効果を説明する
ための入出力特性図である。
【図７】 帰還技術を位相比較器に適用した場合と適用
しない場合の該位相比較器の出力信号波形を示す特性図
である。
しない場合の該位相比較器の出力信号波形を示す特性図
である。
【図８】 帰還技術を位相比較器に適用した場合と適用
しない場合の周波数／電圧変換回路の入出力特性図であ
る。
しない場合の周波数／電圧変換回路の入出力特性図であ
る。
【図９】 本発明の第２の実施の形態の周波数／電圧変
換回路の構成を示す機能ブロック図である。
換回路の構成を示す機能ブロック図である。
【図１０】 ＥＸ−ＯＲ型で過渡応答抑制型でローパス
フィルタ内蔵型の位相比較器の具体的回路の回路図であ
る。
フィルタ内蔵型の位相比較器の具体的回路の回路図であ
る。
【図１１】 ＡＮＤ型で過渡応答抑制型でローパスフィ
ルタ内蔵型の位相比較器の具体的回路の回路図である。
ルタ内蔵型の位相比較器の具体的回路の回路図である。
【図１２】 ＯＲ型で過渡応答抑制型でローパスフィル
タ内蔵型の位相比較器の具体的回路の回路図である。
タ内蔵型の位相比較器の具体的回路の回路図である。
【図１３】 従来例の周波数／電圧変換回路の構成を示
す機能ブロック図である。
す機能ブロック図である。
【図１４】 周波数／電圧変換回路の動作のタイミング
チャートである。
チャートである。
【図１５】 従来のＥＸ−ＯＲ型の位相比較器の具体的
回路の回路図である。
回路の回路図である。
１：アクティブ遅延回路、２：過渡応答抑制型の位相比
較器、３：ローパスフィルタ、４、４Ｎ：差動入力端
子、５、５Ｎ：差動出力端子、６、６Ｎ：差動端子、
７、７Ｎ：差動端子、８、８Ｎ：差動端子、９：過渡応
答抑制型でローパスフィルタ内蔵型の位相比較器、１
１：従来の位相比較器、１２、１３：遅延線。
較器、３：ローパスフィルタ、４、４Ｎ：差動入力端
子、５、５Ｎ：差動出力端子、６、６Ｎ：差動端子、
７、７Ｎ：差動端子、８、８Ｎ：差動端子、９：過渡応
答抑制型でローパスフィルタ内蔵型の位相比較器、１
１：従来の位相比較器、１２、１３：遅延線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸本 智正 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 菊島 浩二 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 桜井 尚也 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 池田 智 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (3)
- 【請求項１】入力信号を遅延させるアクティブ遅延回路
と、前記入力信号と前記アクティブ遅延回路の出力信号
を位相比較する位相比較器と、該位相比較器から出力す
る出力信号から直流成分を取り出すローパスフィルタと
を具備することを特徴とする周波数／電圧変換回路。 - 【請求項２】前記請求項１に記載の位相比較器を、エミ
ッタに帰還抵抗を接続した差動対トランジスタを有する
ＥＸ−ＯＲ型、ＡＮＤ型、あるいはＯＲ型としたことを
特徴とする周波数／電圧変換回路。 - 【請求項３】前記請求項１又は２に記載の位相比較器
を、電源端子と出力端子との間に負荷抵抗に並列となる
ように容量を接続した構成とし、且つ前記ローパスフィ
ルタを削除したことを特徴とする周波数／電圧変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31686896A JPH10145202A (ja) | 1996-11-14 | 1996-11-14 | 周波数／電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31686896A JPH10145202A (ja) | 1996-11-14 | 1996-11-14 | 周波数／電圧変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145202A true JPH10145202A (ja) | 1998-05-29 |
Family
ID=18081815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31686896A Withdrawn JPH10145202A (ja) | 1996-11-14 | 1996-11-14 | 周波数／電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10145202A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278307A (ja) * | 2008-05-14 | 2009-11-26 | Nippon Telegr & Teleph Corp <Ntt> | 遅延検波回路及び遅延検波回路の調整方法 |
-
1996
- 1996-11-14 JP JP31686896A patent/JPH10145202A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278307A (ja) * | 2008-05-14 | 2009-11-26 | Nippon Telegr & Teleph Corp <Ntt> | 遅延検波回路及び遅延検波回路の調整方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |