JPH10145367A - Ａｔｍ／ｓｔｍ変換回路 - Google Patents
Ａｔｍ／ｓｔｍ変換回路Info
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- JPH10145367A JPH10145367A JP29235996A JP29235996A JPH10145367A JP H10145367 A JPH10145367 A JP H10145367A JP 29235996 A JP29235996 A JP 29235996A JP 29235996 A JP29235996 A JP 29235996A JP H10145367 A JPH10145367 A JP H10145367A
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- 230000015654 memory Effects 0.000 claims abstract description 47
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 57
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ＡＴＭ網内のデータ伝送におけるセルの遅延
変動量の変化に、単純な構成で簡単に対応できるＡＴＭ
／ＳＴＭ変換回路を提供しすることである。 【解決手段】 複数のセルを記憶するＦＩＦＯ形式のデ
ータメモリ部２１を有し並列接続される複数の変換部
（１）〜（４）と、複数の変換部（１）〜（４）にＡＴ
Ｍ網から入力する有効セルを判定して有効セル情報のみ
を順次分配する分配部１と、複数の変換部２に格納され
ているセル情報を順次取り出し多重化してＳＴＭ網へ出
力している多重部３とを備えており、変換部２は、デー
タメモリ部２１に基本となる所定数のセルを記憶する容
量を有して標準化されており、また並列接続されるデー
タメモリ部２１は同一メモリ容量である。
変動量の変化に、単純な構成で簡単に対応できるＡＴＭ
／ＳＴＭ変換回路を提供しすることである。 【解決手段】 複数のセルを記憶するＦＩＦＯ形式のデ
ータメモリ部２１を有し並列接続される複数の変換部
（１）〜（４）と、複数の変換部（１）〜（４）にＡＴ
Ｍ網から入力する有効セルを判定して有効セル情報のみ
を順次分配する分配部１と、複数の変換部２に格納され
ているセル情報を順次取り出し多重化してＳＴＭ網へ出
力している多重部３とを備えており、変換部２は、デー
タメモリ部２１に基本となる所定数のセルを記憶する容
量を有して標準化されており、また並列接続されるデー
タメモリ部２１は同一メモリ容量である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（非同期転
送モード）網から入力するセルを変換してＳＴＭ（同期
転送モード）網へ出力するＡＴＭ／ＳＴＭ変換回路に関
し、特に、ＡＴＭ網内のデータ伝送におけるセルの遅延
変動量の変化に、単純な構成で簡単に対応できるＡＴＭ
／ＳＴＭ変換回路に関する。
送モード）網から入力するセルを変換してＳＴＭ（同期
転送モード）網へ出力するＡＴＭ／ＳＴＭ変換回路に関
し、特に、ＡＴＭ網内のデータ伝送におけるセルの遅延
変動量の変化に、単純な構成で簡単に対応できるＡＴＭ
／ＳＴＭ変換回路に関する。
【０００２】
【従来の技術】通常、通信システムでは、図３に示され
るように、加入者であるデータ端末装置４１，４６に接
続する通信網の加入者伝送路は同期が取られているＳＴ
Ｍであり、加入者伝送路を介してデータ端末装置４１，
４６に接続するデータ回線終端装置４２，４５はＳＴＭ
網に含まれている。
るように、加入者であるデータ端末装置４１，４６に接
続する通信網の加入者伝送路は同期が取られているＳＴ
Ｍであり、加入者伝送路を介してデータ端末装置４１，
４６に接続するデータ回線終端装置４２，４５はＳＴＭ
網に含まれている。
【０００３】一方、中継伝送路部分は伝送路の有効利用
のためＡＴＭ方式が採用されているので、ＳＴＭ／ＡＴ
Ｍ変換装置４３およびＡＴＭ／ＳＴＭ変換装置４４を介
してＳＴＭ網およびＡＴＭ網の間を結合している。通
常、ＡＴＭ網内では、クロスコネクトおよび多重化機能
を含んでおり、データ通信におけるパスルートの変更ま
たはパス収容の変更などが行なわれている。
のためＡＴＭ方式が採用されているので、ＳＴＭ／ＡＴ
Ｍ変換装置４３およびＡＴＭ／ＳＴＭ変換装置４４を介
してＳＴＭ網およびＡＴＭ網の間を結合している。通
常、ＡＴＭ網内では、クロスコネクトおよび多重化機能
を含んでおり、データ通信におけるパスルートの変更ま
たはパス収容の変更などが行なわれている。
【０００４】従って、ＡＴＭ網内を通過してＡＴＭ／Ｓ
ＴＭ変換装置４４に入力するＡＴＭ入力信号は、図４に
示されるように、セルＢ，Ｃ，Ｄ，Ｅ，〜それぞれは、
セルＡの基準位相Ｔ0 に対して時間＋t1，−t1，−t2，
＋t2，〜の遅延変動が発生している。この遅延時間±tm
は、通常ＡＴＭ網内のトラヒック量などで決まるが、パ
スルートの変更などでクロスコネクトの通過段数が変わ
る場合には、変動幅が大きいことがある。
ＴＭ変換装置４４に入力するＡＴＭ入力信号は、図４に
示されるように、セルＢ，Ｃ，Ｄ，Ｅ，〜それぞれは、
セルＡの基準位相Ｔ0 に対して時間＋t1，−t1，−t2，
＋t2，〜の遅延変動が発生している。この遅延時間±tm
は、通常ＡＴＭ網内のトラヒック量などで決まるが、パ
スルートの変更などでクロスコネクトの通過段数が変わ
る場合には、変動幅が大きいことがある。
【０００５】図５に示されるように、従来のこの種のＡ
ＴＭ／ＳＴＭ変換回路２００では、データメモリ部２０
１がＡＴＭ網からＡＴＭ入力信号１１として受けるセル
のうち、書込み制御部２０２がヘッダをチェックして有
効なセルのみをデータメモリ部２０１に指示して書き込
み格納している。一方、データメモリ部２０１に格納さ
れたセルは、読出し制御部２０３がＳＴＭ網から受ける
読出しタイミング３２に従って一定周期毎にＳＴＭ出力
信号３１として読み出される。
ＴＭ／ＳＴＭ変換回路２００では、データメモリ部２０
１がＡＴＭ網からＡＴＭ入力信号１１として受けるセル
のうち、書込み制御部２０２がヘッダをチェックして有
効なセルのみをデータメモリ部２０１に指示して書き込
み格納している。一方、データメモリ部２０１に格納さ
れたセルは、読出し制御部２０３がＳＴＭ網から受ける
読出しタイミング３２に従って一定周期毎にＳＴＭ出力
信号３１として読み出される。
【０００６】データメモリ部２０１は、ＡＴＭ入力信号
１１のセルＡ，Ｂ，〜それぞれを、ＦＩＦＯ（先入れ先
出し）方式により、一定の基準位相Ｔ0 をもって順次Ｓ
ＴＭ出力信号３１として出力する。しかし、上述のよう
にＡＴＭ網内では、クロスコネクト、多重化などという
条件がセル単位に動作することから、基準位相Ｔ0 に対
して＋ｔn 〜−ｔn の遅延変動が発生する。
１１のセルＡ，Ｂ，〜それぞれを、ＦＩＦＯ（先入れ先
出し）方式により、一定の基準位相Ｔ0 をもって順次Ｓ
ＴＭ出力信号３１として出力する。しかし、上述のよう
にＡＴＭ網内では、クロスコネクト、多重化などという
条件がセル単位に動作することから、基準位相Ｔ0 に対
して＋ｔn 〜−ｔn の遅延変動が発生する。
【０００７】このような信号を変換する際のハードウェ
アでは、データメモリ部内に備える必要記憶量の決定が
非常に難しい。
アでは、データメモリ部内に備える必要記憶量の決定が
非常に難しい。
【０００８】これらの入力セルを順序正しく出力するた
めに、図４では、最大のセルゆらぎ量を基準位相の１．
５倍とし、バッファ量を４セル分としてデータメモリ部
２０１の記憶容量を設定した状態が示されている。
めに、図４では、最大のセルゆらぎ量を基準位相の１．
５倍とし、バッファ量を４セル分としてデータメモリ部
２０１の記憶容量を設定した状態が示されている。
【０００９】
【発明が解決しようとする課題】上述した従来のＡＴＭ
／ＳＴＭ変換回路では、入力するセルの遅延変動量がＡ
ＴＭ網内の構成によって大幅に変化するので、この変化
に対応するためには内部のメモリ量の異なる多数種のデ
ータメモリ部がハードウェアとして必要であり、この結
果、大幅な変化に対応するためメモリ容量を大きくした
場合には誤りなく確実に出力できるがデータの遅延が大
きい。一方、メモリのメモリ容量を限定した場合にはメ
モリのアンダフローまたはオーバフローを生じるので、
メモリのアンダフローまたはオーバフローが出ない程度
の余裕を見込んだ値が設定されなければならない。この
ため、ＡＴＭ／ＳＴＭ変換回路におけるメモリ容量の適
切な設定がかなり難しいという問題点がある。
／ＳＴＭ変換回路では、入力するセルの遅延変動量がＡ
ＴＭ網内の構成によって大幅に変化するので、この変化
に対応するためには内部のメモリ量の異なる多数種のデ
ータメモリ部がハードウェアとして必要であり、この結
果、大幅な変化に対応するためメモリ容量を大きくした
場合には誤りなく確実に出力できるがデータの遅延が大
きい。一方、メモリのメモリ容量を限定した場合にはメ
モリのアンダフローまたはオーバフローを生じるので、
メモリのアンダフローまたはオーバフローが出ない程度
の余裕を見込んだ値が設定されなければならない。この
ため、ＡＴＭ／ＳＴＭ変換回路におけるメモリ容量の適
切な設定がかなり難しいという問題点がある。
【００１０】また、図５に示されるように、メモリが一
面構成の場合には、メモリ容量の変更に際して、データ
メモリ部、書込み制御部、および読出し制御部のパラメ
ータの変更が必要であり、ハードウェアの共用化はでき
ないという問題点がある。
面構成の場合には、メモリ容量の変更に際して、データ
メモリ部、書込み制御部、および読出し制御部のパラメ
ータの変更が必要であり、ハードウェアの共用化はでき
ないという問題点がある。
【００１１】本発明の課題は、ＡＴＭ網内のデータ伝送
におけるセルの遅延変動量の変化に単純な構成で簡単に
対応できるＡＴＭ／ＳＴＭ変換回路を提供して上記問題
点を解決することである。
におけるセルの遅延変動量の変化に単純な構成で簡単に
対応できるＡＴＭ／ＳＴＭ変換回路を提供して上記問題
点を解決することである。
【００１２】
【課題を解決するための手段】本発明によるＡＴＭ／Ｓ
ＴＭ変換回路は、ＡＴＭ網から入力するセルを変換して
ＳＴＭ網へ出力するＡＴＭ／ＳＴＭ変換回路において、
ＦＩＦＯ形式による複数のデータメモリを備え、入力す
るセルから有効セルを判別し、次いでこの有効セルのみ
を複数の前記データメモリに順次格納する一方、格納さ
れた有効セルを所定の読出しタイミングで順次取り出し
て出力している。
ＴＭ変換回路は、ＡＴＭ網から入力するセルを変換して
ＳＴＭ網へ出力するＡＴＭ／ＳＴＭ変換回路において、
ＦＩＦＯ形式による複数のデータメモリを備え、入力す
るセルから有効セルを判別し、次いでこの有効セルのみ
を複数の前記データメモリに順次格納する一方、格納さ
れた有効セルを所定の読出しタイミングで順次取り出し
て出力している。
【００１３】上記変換部は、想定するセルの遅延変動量
に相当する複数個分だけを備えることにより、配備数の
分だけメモリの蓄積容量を備える一方、処理速度を低減
させるので回路を小形化および簡素化でき、かつ想定す
る変動量の変化に容易に対応できる。
に相当する複数個分だけを備えることにより、配備数の
分だけメモリの蓄積容量を備える一方、処理速度を低減
させるので回路を小形化および簡素化でき、かつ想定す
る変動量の変化に容易に対応できる。
【００１４】具体的には、上記ＡＴＭ／ＳＴＭ変換回路
は、複数のセルを記憶するＦＩＦＯ形式のデータメモリ
を有する複数の変換部と、ＡＴＭ網から入力する有効セ
ルのみを前記変換部に順次分配する分配部と、前記変換
部の出力を順次取り出し多重化してＳＴＭ網へ出力する
多重部とを備えている。
は、複数のセルを記憶するＦＩＦＯ形式のデータメモリ
を有する複数の変換部と、ＡＴＭ網から入力する有効セ
ルのみを前記変換部に順次分配する分配部と、前記変換
部の出力を順次取り出し多重化してＳＴＭ網へ出力する
多重部とを備えている。
【００１５】上記分配部が有効セルを判別するので、上
記変換部の書込み制御機能構成が従来と比較して簡略化
される。
記変換部の書込み制御機能構成が従来と比較して簡略化
される。
【００１６】更に、前記データメモリは基本となる所定
数のセルを記憶する容量を有し、上記ＡＴＭ／ＳＴＭ変
換回路では、同一メモリ容量のデータメモリを有する前
記変換部を並列に備えることにより、構成が更に簡略化
される。
数のセルを記憶する容量を有し、上記ＡＴＭ／ＳＴＭ変
換回路では、同一メモリ容量のデータメモリを有する前
記変換部を並列に備えることにより、構成が更に簡略化
される。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１８】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１（Ａ）に示されたＡＴＭ／ＳＴＭ
変換回路は、分配部１、四つの変換部２、および多重部
３により構成されるものとし、各変換部２は、図１
（Ｂ）に示されるように、データメモリ部２１、書込み
制御部２２、および読出し制御部２３により構成されて
いるものとする。
ロック図である。図１（Ａ）に示されたＡＴＭ／ＳＴＭ
変換回路は、分配部１、四つの変換部２、および多重部
３により構成されるものとし、各変換部２は、図１
（Ｂ）に示されるように、データメモリ部２１、書込み
制御部２２、および読出し制御部２３により構成されて
いるものとする。
【００１９】従来との相違点は、従来のＡＴＭ／ＳＴＭ
変換回路と同一の回路構成による変換部の複数（図１で
は四つ）を各チャネルに並列に設け、ＡＴＭ入力信号１
１を複数の変換部２に順次分配する分配部１と、複数の
変換部２から順次取り出しＳＴＭ出力信号３１として送
出する多重部３とを備えている点である。
変換回路と同一の回路構成による変換部の複数（図１で
は四つ）を各チャネルに並列に設け、ＡＴＭ入力信号１
１を複数の変換部２に順次分配する分配部１と、複数の
変換部２から順次取り出しＳＴＭ出力信号３１として送
出する多重部３とを備えている点である。
【００２０】まず、図１を参照して各構成要素について
説明する。
説明する。
【００２１】分配部１は、ＡＴＭ網からＡＴＭ入力信号
１１としてＡＴＭ入力信号１１を構成するセルを受け、
受けたセルの有効か無効かを判断して有効セルのみを変
換部２のＡＴＭ入力信号２４として変換部（１）から変
換部（４）までへ順次振り分けて出力するものとする。
１１としてＡＴＭ入力信号１１を構成するセルを受け、
受けたセルの有効か無効かを判断して有効セルのみを変
換部２のＡＴＭ入力信号２４として変換部（１）から変
換部（４）までへ順次振り分けて出力するものとする。
【００２２】変換部２は、分配部１から受けた有効セル
をＡＴＭ入力信号２４として受け、受けた有効セルの情
報を書込み制御部２２の制御によりデータメモリ２１に
順次格納する一方、多重部３から受ける読出しタイミン
グ２５に基づいてデータメモリ部２１に格納されている
セル情報を、書き込まれた順にＳＴＭ出力信号２６とし
て読み出すものとし、変換部（１）から変換部（４）ま
では同一回路構成であり、並列に接続されるものとす
る。
をＡＴＭ入力信号２４として受け、受けた有効セルの情
報を書込み制御部２２の制御によりデータメモリ２１に
順次格納する一方、多重部３から受ける読出しタイミン
グ２５に基づいてデータメモリ部２１に格納されている
セル情報を、書き込まれた順にＳＴＭ出力信号２６とし
て読み出すものとし、変換部（１）から変換部（４）ま
では同一回路構成であり、並列に接続されるものとす
る。
【００２３】この変換部２の構成は、従来のＡＴＭ／Ｓ
ＴＭ変換回路と同一であるが、データメモリのメモリ容
量は小さく、書込み制御での有効セルの判定は不要であ
り、更に読出し制御も時間間隔が大きく低速処理できる
ので、小形で簡素化されたものとなる。
ＴＭ変換回路と同一であるが、データメモリのメモリ容
量は小さく、書込み制御での有効セルの判定は不要であ
り、更に読出し制御も時間間隔が大きく低速処理できる
ので、小形で簡素化されたものとなる。
【００２４】多重部３は、ＳＴＭ網側から受ける読出し
タイミング３２を変換部２の数に基づいて各変換部
（１）〜（４）へ読出しタイミング２５として順次分配
し、読み出されたセル情報をＳＴＭ出力信号２６として
受け、各変換部（１）〜（４）から順次受けたＳＴＭ出
力信号２６の論理和を取りＳＴＭ出力信号３１としてＳ
ＴＭ網へ送出するものとする。
タイミング３２を変換部２の数に基づいて各変換部
（１）〜（４）へ読出しタイミング２５として順次分配
し、読み出されたセル情報をＳＴＭ出力信号２６として
受け、各変換部（１）〜（４）から順次受けたＳＴＭ出
力信号２６の論理和を取りＳＴＭ出力信号３１としてＳ
ＴＭ網へ送出するものとする。
【００２５】次に、図１に図２を併せ参照して変換部２
の機能について説明する。
の機能について説明する。
【００２６】まず、ＡＴＭ入力信号１１として有効セル
（情報Ａ，Ｂ，Ｃ，Ｄ，〜）が無効セルに混じって順次
分配部１へ入力する。分配部１は、有効セルを判定し、
まず有効セル情報Ａを変換部（１）の入力信号２４、有
効セル情報Ｂを変換部（２）の入力信号２４へと、有効
セル情報Ｄを変換部（４）の入力信号２４とするまで順
次送出し、次の有効セル情報Ｅ〜Ｈそれぞれを変換部
（１）〜（４）それぞれの入力信号２４として前の情報
に続き順次送出する。
（情報Ａ，Ｂ，Ｃ，Ｄ，〜）が無効セルに混じって順次
分配部１へ入力する。分配部１は、有効セルを判定し、
まず有効セル情報Ａを変換部（１）の入力信号２４、有
効セル情報Ｂを変換部（２）の入力信号２４へと、有効
セル情報Ｄを変換部（４）の入力信号２４とするまで順
次送出し、次の有効セル情報Ｅ〜Ｈそれぞれを変換部
（１）〜（４）それぞれの入力信号２４として前の情報
に続き順次送出する。
【００２７】変換部（１）〜（４）それぞれは、入力信
号２４として受けた有効セル情報Ａ〜Ｄそれぞれの情報
を、図２の例では、書込みタイミングに基づき、まず第
１番地に書き込み、次いで受ける有効セル情報Ｅ〜Ｈそ
れぞれの情報を第２番地に書き込むことにより、受ける
有効セル情報を入力順に順次書き込む。この際のデータ
メモリへの書込みアドレスは各変換部（１）〜（４）で
同一となるように分配部１により、リセット信号等で制
御される。
号２４として受けた有効セル情報Ａ〜Ｄそれぞれの情報
を、図２の例では、書込みタイミングに基づき、まず第
１番地に書き込み、次いで受ける有効セル情報Ｅ〜Ｈそ
れぞれの情報を第２番地に書き込むことにより、受ける
有効セル情報を入力順に順次書き込む。この際のデータ
メモリへの書込みアドレスは各変換部（１）〜（４）で
同一となるように分配部１により、リセット信号等で制
御される。
【００２８】多重部３は、ＳＴＭ側から受ける読出しタ
イミング３２の４倍の周期に基づいて各変換部（１）〜
（４）へ順次、読出しタイミング２５を供給している。
各変換部（１）〜（４）は、受ける読出しタイミング２
５に基づいて、格納されているセル情報を古い順に順次
読み出す。図２の例では、読出しタイミングとして、第
１番地に書き込む時刻から時間ΔＴだけ遅れた時刻が、
第１番地から読み出しを開始する時刻都市手設定されて
いる。この際のデータメモリへの読み出しアドレスは各
変換部（１）〜（４）で同一となるように多重部３によ
り、リセット信号等で制御される。
イミング３２の４倍の周期に基づいて各変換部（１）〜
（４）へ順次、読出しタイミング２５を供給している。
各変換部（１）〜（４）は、受ける読出しタイミング２
５に基づいて、格納されているセル情報を古い順に順次
読み出す。図２の例では、読出しタイミングとして、第
１番地に書き込む時刻から時間ΔＴだけ遅れた時刻が、
第１番地から読み出しを開始する時刻都市手設定されて
いる。この際のデータメモリへの読み出しアドレスは各
変換部（１）〜（４）で同一となるように多重部３によ
り、リセット信号等で制御される。
【００２９】従って、セル情報Ａ〜Ｄそれぞれが各変換
部（１）〜（４）それぞれの第１番地から順次読出され
たのち、続いて第２番地からセル情報Ｅ〜Ｈそれぞれが
順次読み出され、読み出されたセル情報Ａ〜Ｈは多重部
３内で論理和が取られ、ＳＴＭ出力信号３１としてセル
情報Ａ，Ｂ，Ｃ，Ｄ，Ｅ，〜の順序に従ってＳＴＭ網側
へ送出される。
部（１）〜（４）それぞれの第１番地から順次読出され
たのち、続いて第２番地からセル情報Ｅ〜Ｈそれぞれが
順次読み出され、読み出されたセル情報Ａ〜Ｈは多重部
３内で論理和が取られ、ＳＴＭ出力信号３１としてセル
情報Ａ，Ｂ，Ｃ，Ｄ，Ｅ，〜の順序に従ってＳＴＭ網側
へ送出される。
【００３０】以上説明したように、上記変換部では、四
個が設備されているので、動作処理速度は“１／４”に
なっており、一方、並列の数を増加させる場合、全体の
メモリ容量は増加することになる。
個が設備されているので、動作処理速度は“１／４”に
なっており、一方、並列の数を増加させる場合、全体の
メモリ容量は増加することになる。
【００３１】また、分配部と多重部とは、変換部の数に
よって、その入出力線数が変化するが、上記説明のよう
に機能的に比較的簡単なものであるので、柔軟に対応が
可能である。
よって、その入出力線数が変化するが、上記説明のよう
に機能的に比較的簡単なものであるので、柔軟に対応が
可能である。
【００３２】変換部については、基本的な数値（例えば
１０セルバッファまたは１００セルバッファなど）をも
ったハードウェアを準備するだけで多種のシステムに対
応が可能である。例えば、遅延変動幅が４０セルと想定
された場合、１０セルバッファのもの４個が設置され、
５００セルと想定された場合、１００セルバッファのも
の５個が設置されればよいことが分かる。
１０セルバッファまたは１００セルバッファなど）をも
ったハードウェアを準備するだけで多種のシステムに対
応が可能である。例えば、遅延変動幅が４０セルと想定
された場合、１０セルバッファのもの４個が設置され、
５００セルと想定された場合、１００セルバッファのも
の５個が設置されればよいことが分かる。
【００３３】また、セルのバッファメモリおよびその周
辺回路を含む変換部は、従来より簡素化されたが複数の
ため、分配部と多重部とを新たに必要としている。しか
し、これら分配部と多重部とは比較的簡単な回路である
うえ、変換部も基本的な数値をもった種類のものでよい
ので、ＬＳＩ（大規模集積回路）化などのハードウェア
の標準化が可能である。
辺回路を含む変換部は、従来より簡素化されたが複数の
ため、分配部と多重部とを新たに必要としている。しか
し、これら分配部と多重部とは比較的簡単な回路である
うえ、変換部も基本的な数値をもった種類のものでよい
ので、ＬＳＩ（大規模集積回路）化などのハードウェア
の標準化が可能である。
【００３４】上記説明では、セルバッファの周辺に分配
部、変換部および多重部を機能分配して図示して説明し
たが、機能の分離併合は上記機能を満たす限り自由であ
り、上記説明が本発明を限定するものではない。
部、変換部および多重部を機能分配して図示して説明し
たが、機能の分離併合は上記機能を満たす限り自由であ
り、上記説明が本発明を限定するものではない。
【００３５】
【発明の効果】以上説明したように本発明によれば、複
数のセルを記憶するＦＩＦＯ形式のデータメモリを有す
る複数の変換部に、分配部がＡＴＭ網から入力する有効
セルのみを順次分配する一方、多重部が変換部の格納セ
ル情報を順次取り出し多重化してＳＴＭ網へ出力するＡ
ＴＭ／ＳＴＭ変換回路が得られると共に、上記データメ
モリは基本となる所定数のセルを記憶する容量を有し、
一方変換部は並列に備えられており、これら変換部のデ
ータメモリそれぞれは同一メモリ容量を有している。
数のセルを記憶するＦＩＦＯ形式のデータメモリを有す
る複数の変換部に、分配部がＡＴＭ網から入力する有効
セルのみを順次分配する一方、多重部が変換部の格納セ
ル情報を順次取り出し多重化してＳＴＭ網へ出力するＡ
ＴＭ／ＳＴＭ変換回路が得られると共に、上記データメ
モリは基本となる所定数のセルを記憶する容量を有し、
一方変換部は並列に備えられており、これら変換部のデ
ータメモリそれぞれは同一メモリ容量を有している。
【００３６】この構成により、本発明によるＡＴＭ／Ｓ
ＴＭ変換回路は、複数の変換部を並列に備えているので
動作処理速度を低く回路を簡素化でき、変換部を簡素化
して標準化できるので設備の追加変更が容易であり、従
って、環境の変化に柔軟に対応できる効果がある。
ＴＭ変換回路は、複数の変換部を並列に備えているので
動作処理速度を低く回路を簡素化でき、変換部を簡素化
して標準化できるので設備の追加変更が容易であり、従
って、環境の変化に柔軟に対応できる効果がある。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１における主要部のタイミング関係を示す波
形図である。
形図である。
【図３】通信システムの一例を示す接続概要図である。
【図４】ＡＴＭ網を経由した際のセルの“ゆらぎ”の一
例を示す説明波形図である。
例を示す説明波形図である。
【図５】従来の一例を示す機能ブロック図である。
１ 分配部 ２ 変換部 ３ 多重部 ２１ データメモリ部 ２２ 書込み制御部 ２３ 読出し制御部
Claims (3)
- 【請求項１】 ＡＴＭ（非同期転送モード）網から入力
するセルを変換してＳＴＭ（同期転送モード）網へ出力
するＡＴＭ／ＳＴＭ変換回路において、ＦＩＦＯ（先入
れ先出し）形式による複数のデータメモリを備え、入力
するセルから有効セルを判別し、次いでこの有効セルの
みを複数の前記データメモリに順次格納する一方、格納
された有効セルを所定の読出しタイミングで順次取り出
して出力することを特徴とするＡＴＭ／ＳＴＭ変換回
路。 - 【請求項２】 ＡＴＭ網から入力するセルを変換してＳ
ＴＭ網へ出力するＡＴＭ／ＳＴＭ変換回路において、複
数のセルを記憶するＦＩＦＯ形式のデータメモリを有す
る複数の変換部と、ＡＴＭ網から入力する有効セルのみ
を前記変換部に順次分配する分配部と、前記変換部の出
力を順次取り出し多重化してＳＴＭ網へ出力する多重部
とを備えることを特徴とするＡＴＭ／ＳＴＭ変換回路。 - 【請求項３】 請求項１または請求項２において、前記
データメモリは、基本となる所定数のセルを記憶する容
量を有し、同一メモリ容量の前記データメモリを有する
前記変換部を並列に備えることにより構成を簡略化する
ことを特徴とするＡＴＭ／ＳＴＭ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29235996A JPH10145367A (ja) | 1996-11-05 | 1996-11-05 | Ａｔｍ／ｓｔｍ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29235996A JPH10145367A (ja) | 1996-11-05 | 1996-11-05 | Ａｔｍ／ｓｔｍ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145367A true JPH10145367A (ja) | 1998-05-29 |
Family
ID=17780789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29235996A Withdrawn JPH10145367A (ja) | 1996-11-05 | 1996-11-05 | Ａｔｍ／ｓｔｍ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10145367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227609A3 (en) * | 2001-01-26 | 2005-09-28 | Fujitsu Limited | Apparatus and method for data multiplexing |
-
1996
- 1996-11-05 JP JP29235996A patent/JPH10145367A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227609A3 (en) * | 2001-01-26 | 2005-09-28 | Fujitsu Limited | Apparatus and method for data multiplexing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |