JPH10149700A - Testing method for rom reading operation and testing circuit therefor - Google Patents
Testing method for rom reading operation and testing circuit thereforInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＲＯＭを内蔵した
ＩＣ（集積回路）のＲＯＭ ＤＵＭＰ（ＲＯＭの読み出
し動作）試験（テスト）方法及びその試験回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for testing a ROM DUMP (read operation of ROM) of an IC (integrated circuit) having a built-in ROM and a test circuit therefor.
【０００２】[0002]
【従来の技術】従来のＲＯＭ ＤＵＭＰ試験は、０番地
から順にポートにデータを読み出して期待値と一致して
いる否かの試験であった。2. Description of the Related Art A conventional ROM DUMP test is a test in which data is sequentially read from a port starting from address 0 to determine whether or not the data matches an expected value.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
ＲＯＭ ＤＵＭＰテストでは、０番地から順に１番地、
２番地、３番地・・・というふうにポートにデータを読
み出して、期待値と一致しているか否かのテストを行う
ため、テスト時間が長時間かかってしまう。本発明は、
上記問題点を除去し、短時間で確実なＲＯＭの読み出し
動作の試験を可能にするＲＯＭの読み出し動作の試験方
法及びその試験回路を提供することを目的とする。However, in the conventional ROM DUMP test, address 1 is sequentially assigned from address 0.
Data is read out to the port at addresses 2, 3,..., And a test is performed to determine whether or not the data matches the expected value. Therefore, a long test time is required. The present invention
It is an object of the present invention to provide a ROM read operation test method and a test circuit thereof that eliminate the above problems and enable a reliable ROM read operation in a short time.
【０００４】[0004]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）ＲＯＭの読み出し動作の試験方法において、２n
バイトのＲＯＭを、２ n-1 バイトずつの２ブロックと
し、ＲＯＭアドレスバスを構成することにより対応する
アドレスを生成し、ＲＯＭの読み出し動作の試験時のみ
通常のデータバスを介さず、試験専用のバスを通して直
接２つのポートに同時にデータを読み出すようにしたも
のである。The present invention achieves the above object.
(1) In the test method of the ROM read operation,n
Byte ROM n-1Two blocks of bytes each
And respond by configuring a ROM address bus.
Generate address and test ROM read operation only
Directly through the dedicated test bus instead of the normal data bus
Read data to two ports at the same time
It is.
【０００５】このように、２n バイトのＲＯＭを２n-1
バイトずつの２ブロックとし、対応するアドレスを生成
し、２つのポートに同時にデータを読み出すようにした
ので、ＲＯＭ ＤＵＭＰテストのテスト時間を２分の１
に短縮することができる。 （２）ＲＯＭの読み出し動作の試験方法において、２n
バイトのＲＯＭを２n- 2 バイトずつの４ブロックとし、
ＲＯＭアドレスバスを構成することにより対応するアド
レスを生成し、ＲＯＭの読み出し動作の試験時のみ通常
のデータバスを介さず、試験専用のバスを通して直接４
つのポートに同時にデータを読み出すようにしたもので
ある。[0005] In this way, 2 of 2 n bytes ROM n-1
Since two blocks of bytes are used, corresponding addresses are generated, and data is simultaneously read out to two ports, the test time of the ROM DUMP test is reduced by half.
Can be shortened. (2) In the test method of the read operation of the ROM, 2 n
Byte ROM is divided into 4 blocks of 2n- 2 bytes each.
A corresponding address is generated by forming a ROM address bus, and the address is generated directly through a dedicated test bus without passing through a normal data bus only when testing a ROM read operation.
Data is read out to one port at the same time.
【０００６】このように、２n バイトのＲＯＭを２n-2
バイトずつの４ブロックとし、対応するアドレスを生成
し、４つのポートに同時にデータを読み出すようにした
ので、ＲＯＭ ＤＵＭＰテストのテスト時間を４分の１
に短縮することができる。 （３）ＲＯＭの読み出し動作の試験回路において、通常
のアドレスバスに試験信号を入力可能なスイッチ回路を
有するＲＯＭアドレスバス部と、２n-1 バイトずつの２
ブロックとした２n バイトのＲＯＭと、このＲＯＭの出
力側に接続される通常のデータバスと試験専用バスとの
切り換え回路と、この切り換え回路に接続される２つの
ポートとを設けるようにしたものである。[0006] In this way, the 2 n bytes ROM 2 n-2
Since four blocks of bytes are generated, corresponding addresses are generated, and data is simultaneously read out to four ports, the test time of the ROM DUMP test is reduced by a quarter.
Can be shortened. (3) In a ROM read operation test circuit, a ROM address bus unit having a switch circuit capable of inputting a test signal to a normal address bus, and a 2n-1 byte of 2n-1 bytes
A block having a 2 n- byte ROM, a switching circuit for switching between a normal data bus and a dedicated test bus connected to the output side of the ROM, and two ports connected to the switching circuit It is.
【０００７】したがって、短時間で確実なＲＯＭの読み
出し動作の試験が可能なＲＯＭの読み出し動作の試験回
路を得ることができる。特に、内蔵されるＲＯＭの容量
が増えるほど効果は大きい。 （４）ＲＯＭの読み出し動作の試験回路において、アド
レスバス群が２分され、それぞれ接続される２n-1 バイ
トずつの２ブロックとした２n バイトのＲＯＭと、この
ＲＯＭの出力側に接続される通常のデータバスと試験専
用バスとの切り換え回路と、この切り換え回路に接続さ
れる２つのポートとを設けるようにしたものである。Therefore, it is possible to obtain a ROM read operation test circuit capable of performing a reliable ROM read operation in a short time. In particular, the effect increases as the capacity of the built-in ROM increases. (4) In the test circuit for the read operation of the ROM, the address bus group is divided into two, and a 2 n- byte ROM is divided into two blocks of 2 n -1 bytes, each of which is connected to the output side of the ROM. A switching circuit for switching between a normal data bus and a dedicated test bus, and two ports connected to the switching circuit are provided.
【０００８】したがって、短時間で確実なＲＯＭの読み
出し動作の試験が可能なＲＯＭの読み出し動作の試験回
路を得ることができる。特に、マスクＲＯＭなどユーザ
ーにおいてデータを書き込まないＲＯＭの試験回路とし
て好適であり、スイッチ回路を有するＲＯＭアドレスバ
スを構成する方法に比べ、回路の簡略化、ＲＯＭのサイ
ズの縮小化を図ることができる。Therefore, it is possible to obtain a ROM read operation test circuit capable of performing a reliable ROM read operation in a short time. In particular, it is suitable as a test circuit for a ROM such as a mask ROM in which a user does not write data, and can simplify the circuit and reduce the size of the ROM as compared with a method of configuring a ROM address bus having a switch circuit. .
【０００９】（５）ＲＯＭの読み出し動作の試験回路に
おいて、通常のアドレスバスに試験信号を入力可能なス
イッチ回路を有するＲＯＭアドレスバス部と、２n-2 バ
イトずつの４ブロックとした２n バイトのＲＯＭと、こ
のＲＯＭの出力側に接続される通常のデータバスと試験
専用バスとの切り換え回路と、この切り換え回路に接続
される４つのポートとを設けるようにしたものである。[0009] (5) in the test circuit of the ROM read operation, the ROM address bus unit having a switching circuit capable of inputting a test signal to the normal address bus, 2 n bytes with 4 blocks of each 2 n-2 bytes And a switching circuit for switching between a normal data bus and a dedicated test bus connected to the output side of the ROM, and four ports connected to the switching circuit.
【００１０】したがって、更に短時間で確実なＲＯＭの
読み出し動作の試験が可能なＲＯＭの読み出し動作の試
験回路を得ることができる。特に、内蔵されるＲＯＭの
容量が増えるほど効果は大きい。 （６）ＲＯＭの読み出し動作の試験回路において、アド
レスバス群が４分され、それぞれ接続される２n-2 バイ
トずつの４ブロックとした２n バイトのＲＯＭと、この
ＲＯＭの出力側に接続される通常のデータバスと試験専
用バスとの切り換え回路と、この切り換え回路に接続さ
れる４つのポートとを設けるようにしたものである。Therefore, it is possible to obtain a ROM read operation test circuit capable of performing a reliable ROM read operation in a shorter time. In particular, the effect increases as the capacity of the built-in ROM increases. (6) In the test circuit for the read operation of the ROM, the address bus group is divided into four parts, each of which is connected to the output side of the ROM and a 2 n- byte ROM composed of four blocks each of 2 n−2 bytes. A switching circuit for switching between a normal data bus and a test-only bus, and four ports connected to the switching circuit are provided.
【００１１】したがって、更に短時間で確実なＲＯＭの
読み出し動作の試験が可能なＲＯＭの読み出し動作の試
験回路を得ることができる。特に、マスクＲＯＭなどユ
ーザーにおいてデータを書き込まないＲＯＭの試験回路
として好適であり、スイッチ回路を有するＲＯＭアドレ
スバスを構成する方法に比べ、回路の簡略化、ＲＯＭの
サイズの縮小化を図ることができる。Therefore, it is possible to obtain a ROM read operation test circuit capable of performing a reliable ROM read operation in a shorter time. In particular, it is suitable as a test circuit for a ROM such as a mask ROM in which a user does not write data, and can simplify the circuit and reduce the size of the ROM as compared with a method of configuring a ROM address bus having a switch circuit. .
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。図１は本発明の第
１実施例を示す２ブロックに分けたＲＯＭ ＤＵＭＰテ
スト構成図、図２はその２ブロックに分けたＲＯＭアド
レスを示す図である。これらの図において、ＡはＲＯＭ
アドレスバス部（上位アドレス）に設けられる通常のア
ドレスバスに試験信号を入力可能なスイッチ回路、Ｂは
ＲＯＭアドレスバス部（下位アドレス）に設けられる通
常のアドレスバスに試験信号を入力可能なスイッチ回路
である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a ROM DUMP test divided into two blocks according to the first embodiment of the present invention, and FIG. 2 is a diagram showing ROM addresses divided into the two blocks. In these figures, A is the ROM
A switch circuit capable of inputting a test signal to a normal address bus provided in an address bus unit (upper address), and a switch circuit B capable of inputting a test signal to a normal address bus provided in a ROM address bus unit (lower address) It is.
【００１３】１は２ブロックにされた内の１つである上
位アドレスのＲＯＭ、２は２ブロックにされた内の１つ
である下位アドレスのＲＯＭ、ＥはＲＯＭ１の出力側に
接続され、通常のデータバスと試験専用バスとの切り換
えを行う切り換え回路、ＦはＲＯＭ２の出力側に接続さ
れ、通常のデータバスと試験専用バスとの切り換えを行
う切り換え回路である。1 is a ROM of an upper address which is one of two blocks, 2 is a ROM of a lower address which is one of two blocks, and E is connected to the output side of the ROM 1 and is usually F is a switching circuit connected to the output side of the ROM 2 for switching between a normal data bus and a dedicated test bus.
【００１４】また、ポート３は切り換え回路Ｅに接続さ
れ、ポート４は切り換え回路Ｆに接続される。なお、ス
イッチ回路ＡはＮチャネルＭＯＳＦＥＴ５，６が並列に
接続されて成り、ＦＥＴ５のゲートにテスト信号が、Ｆ
ＥＴ６のゲートにＲＯＭアドレス信号のビットＲＯＭＡ
Ｄ１５が印加されるようになっている。また、スイッチ
回路ＢはＮチャネルＭＯＳＦＥＴ７とＰチャネルＭＯＳ
ＦＥＴ８が並列に接続されて成り、ＦＥＴ７のゲートに
テスト信号が、ＦＥＴ８のゲートにＲＯＭアドレス信号
のビットＲＯＭＡＤ１５が印加されるようになってい
る。The port 3 is connected to a switching circuit E, and the port 4 is connected to a switching circuit F. The switch circuit A is composed of N-channel MOSFETs 5 and 6 connected in parallel.
Bit ROMA of ROM address signal is applied to the gate of ET6
D15 is applied. The switch circuit B includes an N-channel MOSFET 7 and a P-channel MOS
The FET 8 is connected in parallel, so that a test signal is applied to the gate of the FET 7 and the bit ROMAD 15 of the ROM address signal is applied to the gate of the FET 8.
【００１５】更に、切り換え回路Ｅはテスト信号が印加
されるゲートを有するＰチャネルＭＯＳＦＥＴ９とＮＯ
Ｒ回路１０とＮチャネルＭＯＳＦＥＴ１１とＮＯＲ回路
１０の一方の入力端子に接続されるＮＡＮＤ回路１２か
らなる通常のデータバスと、テスト信号が印加されるゲ
ートを有するＮチャネルＭＯＳＦＥＴ１３とが接続され
た試験専用バスとからなる。また、切り換え回路Ｆは、
切り換え回路ＥのＮＡＮＤ回路１２の一方の入力端子側
にインバータ１４を接続して信号を反転するようにして
いる。ＮＡＮＤ回路１２の入力端子にはＥＮＡＢＬＥ信
号とＲＯＭアドレス信号のビットＲＯＭＡＤ１５が接続
されている。Further, the switching circuit E includes a P-channel MOSFET 9 having a gate to which a test signal is applied, and a NO.
A dedicated test for connecting an ordinary data bus composed of an R circuit 10, an N-channel MOSFET 11, and a NAND circuit 12 connected to one input terminal of the NOR circuit 10, and an N-channel MOSFET 13 having a gate to which a test signal is applied. Consists of a bus. Also, the switching circuit F
An inverter 14 is connected to one input terminal of the NAND circuit 12 of the switching circuit E to invert the signal. An input terminal of the NAND circuit 12 is connected to a bit ROMAD15 of an ENABLE signal and a ROM address signal.
【００１６】図１の回路図中では、ＮＯＲ回路１０とＮ
チャネルＭＯＳＦＥＴ１１を３ステートゲート回路１５
として示している。図１の下方に示すように、３ステー
トゲート回路１５のシンボル図は、ＮＯＲ回路１０とＮ
チャネルＭＯＳＦＥＴ１１とで示される回路図と等価と
なる。従って、シンボル図中の信号ａはＰチャネルトラ
ンジスタを介して転送されるＲＯＭの出力信号に相当
し、信号ｂはＮＡＮＤ回路１２の出力信号に相当し、信
号ｃは切り換え回路Ｅ又はＦの出力信号に相当してい
る。また、信号ｃはそれぞれデータバスの対応するビッ
ト線〔ＤＢ０〜７（データバスのビット０〜７〕に接続
されている。In the circuit diagram of FIG. 1, NOR circuit 10 and N
Channel MOSFET 11 is connected to three-state gate circuit 15
As shown. As shown in the lower part of FIG. 1, the symbol diagram of the three-state gate circuit 15
This is equivalent to the circuit diagram shown by the channel MOSFET 11. Accordingly, the signal a in the symbol diagram corresponds to the output signal of the ROM transferred through the P-channel transistor, the signal b corresponds to the output signal of the NAND circuit 12, and the signal c corresponds to the output signal of the switching circuit E or F. Is equivalent to The signal c is connected to the corresponding bit line [DB0-7 (bits 0-7 of the data bus)] of the data bus.
【００１７】なお、このバス構成は、ＲＯＭデータが書
き換え可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲＯＭ）やＯＴＰ（Ｏｎｅ Ｔｉｍ
ｅＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やフラッシュメ
モリに好適である。この実施例では、２n バイトのＲＯ
Ｍを２n-1 バイトずつの２ブロックのＲＯＭ１，２と
し、対応するアドレスを生成し、２つのポート３，ポー
ト４に同時にデータを読み出すことにより、ＲＯＭ Ｄ
ＵＭＰテスト時間の短縮化を図るようにしている。Note that this bus configuration uses an EPROM (Erasable Program) in which ROM data can be rewritten.
ramble ROM) or OTP (One Tim)
It is suitable for an e-Programmable ROM and a flash memory. In this embodiment, a 2 n byte RO
By setting M to 2 blocks of ROMs 1 and 2 each consisting of 2 n -1 bytes, generating corresponding addresses, and reading data to two ports 3 and 4 simultaneously, the ROM D
The UMP test time is shortened.
【００１８】また、この実施例では、図１に示すよう
に、６４ＫバイトのＲＯＭ（データのビット幅は８ビッ
ト）を例にしている。６４ＫバイトのＲＯＭの場合、３
２Ｋバイト＋３２Ｋバイトに分けると、図２に示すよう
に、アドレスの最上位ビット（ビット１５）以外は同じ
アドレスになる。この点に着目し、ＴＥＳＴ信号が
「１」の時、２つのアドレスを同時にアクセスすること
ができ、ＴＥＳＴ信号が「０」の時、最上位ビットであ
るＲＯＭＡＤ１５が「０」か、「１」かによって、上位
３２Ｋバイトまたは下位３２ＫバイトのＲＯＭ１，２を
選択することができる、図１に示すようなＲＯＭアドレ
スバスを構成する。Further, in this embodiment, as shown in FIG. 1, a ROM of 64 Kbytes (bit width of data is 8 bits) is taken as an example. 3 in case of 64K bytes ROM
When divided into 2 Kbytes + 32 Kbytes, as shown in FIG. 2, the addresses are the same except for the most significant bit (bit 15) of the address. Focusing on this point, when the TEST signal is “1”, two addresses can be accessed simultaneously, and when the TEST signal is “0”, the most significant bit, ROMAD15, is “0” or “1”. Thus, a ROM address bus as shown in FIG. 1 can be selected, which can select the upper 32 Kbytes or the lower 32 Kbytes of ROMs 1 and 2.
【００１９】ＲＯＭ ＤＵＭＰテスト時、ＴＥＳＴ信号
を「１」にすると、あたかも上位、下位３２Ｋバイトの
アドレスを同一アドレスとして扱うことができ、また、
２つのアドレスデータを同時に２つのポートに読み出す
ため、ＲＯＭ ＤＵＭＰテスト時のみ通常のデータバス
を介さず、試験専用のバスを通して直接ポートに読み出
す構成とした。When the TEST signal is set to "1" at the time of the ROM DUMP test, it is possible to treat upper and lower 32 Kbyte addresses as the same address.
In order to read two address data to two ports at the same time, a configuration is adopted in which the data is read directly to the port via a bus dedicated to the test only during the ROM DUMP test without passing through a normal data bus.
【００２０】以下、このＲＯＭ ＤＵＭＰテスト回路の
動作について説明する。ＲＯＭ ＤＵＭＰテスト時、Ｔ
ＥＳＴ信号を「１」にすることにより、例えばＲＯＭア
ドレスバスが全て「０」だった場合、００００Ｈ番地と
８０００Ｈ番地の２つのアドレスを同時にアクセスする
ことができる。これにより、００００Ｈ番地と８０００
Ｈ番地のデータを専用のバスを通して直接２つのポート
３，４に同時に読み出すことができる。また、通常のＲ
ＯＭとして使用する場合（ＲＯＭＤＵＭＰテスト以外、
ＴＥＳＴ信号は「０」）、最上位ビットであるＲＯＭＡ
Ｄ１５が「０」か、「１」かによって上位３２Ｋバイト
のＲＯＭ１または下位３２ＫバイトのＲＯＭ２が選択さ
れて、ＥＮＡＢＬＥ信号によってポートにデータが読み
出される。The operation of the ROM DUMP test circuit will be described below. T during ROM DUMP test
By setting the EST signal to "1", for example, when all the ROM address buses are "0", two addresses of addresses 0000H and 8000H can be accessed simultaneously. As a result, addresses 0000H and 8000
The data at address H can be simultaneously read out directly to the two ports 3 and 4 through a dedicated bus. In addition, the usual R
When used as OM (other than ROMDUMP test,
The TEST signal is "0") and the most significant bit, ROMA
The upper 32 Kbytes of ROM1 or the lower 32 Kbytes of ROM2 are selected depending on whether D15 is "0" or "1", and data is read out to the port by the ENABLE signal.
【００２１】このように、第１実施例によれば、２n バ
イトのＲＯＭを２n-1 バイトずつの２ブロックとし、対
応するアドレスを生成し、２つのポートに同時にデータ
を読み出すことができるため、ＲＯＭ ＤＵＭＰテスト
のテスト時間を２分の１に短縮することができる。次
に、本発明の第２実施例について説明する。[0021] Thus, according to the first embodiment, a 2 n byte ROM and two blocks of each 2 n-1 bytes, generates a corresponding address, it is possible to read the data simultaneously to two ports Therefore, the test time of the ROM DUMP test can be reduced to half. Next, a second embodiment of the present invention will be described.
【００２２】図３は本発明の第２実施例を示す４ブロッ
クに分けたＲＯＭ ＤＵＭＰテスト構成図（６４Ｋバイ
トのＲＯＭの場合）、図４はその切り換え回路図、図５
はその４ブロックに分けたＲＯＭアドレスを示す図であ
る。図３において、２１，２２，２３，２４は４ブロッ
クに分けたＲＯＭ、２５，２６，２７，２８はポート、
Ａ〜Ｄはスイッチ回路、Ｇ〜Ｊは切り換え回路である。FIG. 3 is a block diagram of a ROM DUMP test divided into four blocks (in the case of a 64 Kbyte ROM) showing the second embodiment of the present invention, FIG. 4 is a switching circuit diagram thereof, and FIG.
Is a diagram showing ROM addresses divided into the four blocks. In FIG. 3, ROMs 21, 22, 23, and 24 are divided into four blocks, ports 25, 26, 27, and 28 are ports,
A to D are switch circuits, and G to J are switching circuits.
【００２３】スイッチ回路Ａは、ＮチャネルＭＯＳＦＥ
Ｔ３１と３２を並列にし、その並列回路と直列にＮチャ
ネルＭＯＳＦＥＴ３３と３４の並列回路を接続するよう
にしている。ＦＥＴ３１とＦＥＴ３３のゲートにはテス
ト信号を、ＦＥＴ３２のゲートにはＲＯＭアドレス信号
のビットＲＯＭＡＤ１５が、ＦＥＴ３４のゲートにはＲ
ＯＭアドレス信号のビットＲＯＭＡＤ１４がそれぞれ印
加されるようになっている。The switch circuit A is an N-channel MOSFE
T31 and T32 are arranged in parallel, and a parallel circuit of N-channel MOSFETs 33 and 34 is connected in series with the parallel circuit. A test signal is applied to the gates of the FETs 31 and 33, a bit ROMAD15 of the ROM address signal is applied to the gate of the FET 32, and an R signal is applied to the gate of the FET 34.
The bit ROMAD14 of the OM address signal is applied.
【００２４】また、スイッチ回路Ｂは、ＮチャネルＭＯ
ＳＦＥＴ３５と３６を並列にし、更に、それと直列にＮ
チャネルＭＯＳＦＥＴ３７とＰチャネルＭＯＳＦＥＴ３
８の並列回路を接続するようにしている。ＦＥＴ３５と
ＦＥＴ３７のゲートにはテスト信号を、ＦＥＴ３６のゲ
ートにはＲＯＭアドレス信号のビットＲＯＭＡＤ１５
が、ＦＥＴ３８のゲートにはＲＯＭアドレス信号のビッ
トＲＯＭＡＤ１４がそれぞれ印加されるようになってい
る。The switch circuit B has an N-channel MO
SFETs 35 and 36 are connected in parallel, and N series
Channel MOSFET 37 and P-channel MOSFET 3
8 parallel circuits are connected. A test signal is supplied to the gates of the FETs 35 and 37, and a bit ROMAD15 of the ROM address signal is supplied to the gate of the FET 36.
However, the bit ROMAD14 of the ROM address signal is applied to the gate of the FET 38, respectively.
【００２５】更に、スイッチ回路Ｃは、ＮチャネルＭＯ
ＳＦＥＴ３９とＰチャネルＭＯＳＦＥＴ４０を並列に
し、更に、それと直列にＮチャネルＭＯＳＦＥＴ４１，
４２の並列回路を接続するようにしている。ＦＥＴ３９
とＦＥＴ４１のゲートにはテスト信号を、ＦＥＴ４０の
ゲートにはＲＯＭアドレス信号のビットＲＯＭＡＤ１５
が、ＦＥＴ４２のゲートにはＲＯＭアドレス信号のビッ
トＲＯＭＡＤ１４がそれぞれ印加されるようになってい
る。Further, the switch circuit C includes an N-channel MO
An SFET 39 and a P-channel MOSFET 40 are arranged in parallel, and an N-channel MOSFET 41,
42 parallel circuits are connected. FET39
A test signal is supplied to the gate of the FET 41, and a bit ROMAD15 of the ROM address signal is supplied to the gate of the FET 40.
However, the bit ROMAD14 of the ROM address signal is applied to the gate of the FET 42, respectively.
【００２６】また、スイッチ回路Ｄは、ＮチャネルＭＯ
ＳＦＥＴ４３とＰチャネルＭＯＳＦＥＴ４４を並列に
し、更に、それと直列にＮチャネルＭＯＳＦＥＴ４５と
ＰチャネルＭＯＳＦＥＴ４６の並列回路を接続するよう
にしている。ＦＥＴ４３とＦＥＴ４５のゲートにはテス
ト信号を、ＦＥＴ４４のゲートにはＲＯＭアドレス信号
のビットＲＯＭＡＤ１５が、ＦＥＴ４６のゲートにはＲ
ＯＭアドレス信号のビットＲＯＭＡＤ１４がそれぞれ印
加されるようになっている。The switch circuit D has an N-channel MO
The SFET 43 and the P-channel MOSFET 44 are arranged in parallel, and a parallel circuit of an N-channel MOSFET 45 and a P-channel MOSFET 46 is connected in series. A test signal is supplied to the gates of the FETs 43 and 45, a bit ROMAD15 of the ROM address signal is supplied to the gate of the FET 44, and an R signal is supplied to the gate of the FET 46.
The bit ROMAD14 of the OM address signal is applied.
【００２７】一方、図４（ａ）に示すように、切り換え
回路Ｇは、切り換え回路Ｅに示したＮＡＮＤ回路１２の
入力端子にはＥＮＡＢＬＥ信号とＲＯＭアドレス信号の
ビットＲＯＭＡＤ１５とＲＯＭアドレス信号のビットＲ
ＯＭＡＤ１４とが接続されるＡＮＤ回路４７の出力信号
が接続されるようになっている。また、図４（ｂ）に示
すように、切り換え回路Ｈは、切り換え回路Ｅに示した
ＮＡＮＤ回路１２の入力端子にはＥＮＡＢＬＥ信号とＲ
ＯＭアドレス信号のビットＲＯＭＡＤ１５とＲＯＭアド
レス信号のビットＲＯＭＡＤ１４とが接続されるＩＮＨ
ＩＢＩＴ ＮＡＮＤ回路４８（ＲＯＭアドレス信号のビ
ットＲＯＭＡＤ１４を反転）の出力信号が接続されるよ
うになっている。On the other hand, as shown in FIG. 4 (a), the switching circuit G includes an input terminal of the NAND circuit 12 shown in the switching circuit E, a bit ROMAD15 of an ENABLE signal and a ROM address signal, and a bit R of an ROM address signal.
The output signal of the AND circuit 47 connected to the OMAD 14 is connected. Further, as shown in FIG. 4B, the switching circuit H supplies the ENABLE signal and the R signal to the input terminal of the NAND circuit 12 shown in the switching circuit E.
INH to which the bit ROMAD15 of the OM address signal and the bit ROMAD14 of the ROM address signal are connected
The output signal of the IBIT NAND circuit 48 (the bit ROMAD14 of the ROM address signal is inverted) is connected.
【００２８】更に、図４（ｃ）に示すように、切り換え
回路Ｉは、切り換え回路Ｅに示したＮＡＮＤ回路１２の
入力端子にはＥＮＡＢＬＥ信号とＲＯＭアドレス信号の
ビットＲＯＭＡＤ１５とＲＯＭアドレス信号のビットＲ
ＯＭＡＤ１４とが接続されるＩＮＨＩＢＩＴ ＮＡＮＤ
回路４９（ＲＯＭアドレス信号のビットＲＯＭＡＤ１５
を反転）の出力信号が接続されるようになっている。Further, as shown in FIG. 4 (c), the switching circuit I has an input terminal of the NAND circuit 12 shown in the switching circuit E, a bit ROMAD15 of the ENABLE signal and the ROM address signal, and a bit R of the ROM address signal.
INHIBIT NAND connected to OMAD14
Circuit 49 (bit ROMAD15 of ROM address signal)
Is inverted).
【００２９】また、図４（ｄ）に示すように、切り換え
回路Ｊは、切り換え回路Ｅに示したＮＡＮＤ回路１２の
入力端子にはＥＮＡＢＬＥ信号とＲＯＭアドレス信号の
ビットＲＯＭＡＤ１５とＲＯＭアドレス信号のビットＲ
ＯＭＡＤ１４とが接続されるＮＯＲ回路５０の出力信号
が接続されるようになっている。この実施例では、６４
ＫバイトのＲＯＭ（データのビット幅は８ビット）を例
にしている。６４ＫバイトのＲＯＭの場合、１６Ｋバイ
ト＋１６Ｋバイト＋１６Ｋバイト＋１６Ｋバイトに分け
ると、図５に示すように、アドレスの上位２ビット（ビ
ットＲＯＭＡＤ１５、ビットＲＯＭＡＤ１４）以外は同
じアドレスになる。As shown in FIG. 4D, the switching circuit J includes an input terminal of the NAND circuit 12 shown in the switching circuit E, a bit ROMAD15 of the ENABLE signal and the ROM address signal, and a bit R of the ROM address signal.
The output signal of the NOR circuit 50 to which the OMAD 14 is connected is connected. In this embodiment, 64
The example is a K-byte ROM (the data bit width is 8 bits). In the case of a ROM of 64 Kbytes, if it is divided into 16 Kbytes + 16 Kbytes + 16 Kbytes + 16 Kbytes, as shown in FIG. 5, the same address is used except for the upper two bits (bit ROMAD15, bitROMAD14) of the address.
【００３０】この点に着目し、ＴＥＳＴ信号が「１」の
時、４つのアドレスを同時にアクセスすることができ、
ＴＥＳＴ信号が「０」の時、上位２ビットであるＲＯＭ
ＡＤ１５とＲＯＭＡＤ１４が「０」か、「１」の組み合
わせによって４つのうち１つの１６ＫバイトのＲＯＭを
選択することができる、図３に示すようなＲＯＭアドレ
スバスを構成する。Focusing on this point, when the TEST signal is "1", four addresses can be accessed simultaneously,
When the TEST signal is "0", the upper two bits of the ROM
AD15 and ROMAD14 constitute a ROM address bus as shown in FIG. 3 in which one of four 16K bytes of ROM can be selected by a combination of "0" or "1".
【００３１】なお、このバス構成は、ＲＯＭデータが書
き換え可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲＯＭ）やＯＴＰ（Ｏｎｅ Ｔｉｍ
ｅＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やフラッシュメ
モリに好適である。ＲＯＭ ＤＵＭＰテスト時、ＴＥＳ
Ｔ信号を「１」にすると、００００Ｈ〜３ＦＦＦＨ、４
０００Ｈ〜７ＦＦＦＨ、８０００Ｈ〜ＢＦＦＦＨ、Ｃ０
００Ｈ〜ＦＦＦＦＨのそれぞれ１６Ｋバイトのアドレス
が同一アドレスとして扱うことができ、また、４つのア
ドレスデータを同時に４つのポートに読み出すため、Ｒ
ＯＭＤＵＭＰテスト時のみ通常のデータバスを介さず、
試験専用のバスを通して、直接ポートに読み出す構成と
した。Note that this bus configuration uses an EPROM (Erasable Program) in which ROM data can be rewritten.
ramble ROM) or OTP (One Tim)
It is suitable for an e-Programmable ROM and a flash memory. TES during ROM DUMP test
When the T signal is set to “1”, 0000H to 3FFFH, 4
000H-7FFFH, 8000H-BFFFH, C0
Since 16K bytes of addresses 00H to FFFFH can be handled as the same address, and four address data are simultaneously read out to four ports,
Only during the OMDUMP test, without going through the normal data bus,
A configuration was adopted in which data was read directly to a port through a bus dedicated to testing.
【００３２】以下、このＲＯＭ ＤＵＭＰテスト回路の
動作について説明する。ＲＯＭ ＤＵＭＰテスト時、Ｔ
ＥＳＴ信号を「１」にすることにより、例えばＲＯＭア
ドレスバスが全て「０」だった場合、００００Ｈ番地、
４０００Ｈ番地、８０００Ｈ番地、Ｃ０００Ｈ番地の４
つのアドレスを同時にアクセスすることができる。これ
により、００００Ｈ番地、４０００Ｈ番地、８０００Ｈ
番地、Ｃ０００Ｈ番地のデータを、専用のバスを通して
直接４つのポートに同時に読み出すことができる。The operation of the ROM DUMP test circuit will be described below. T during ROM DUMP test
By setting the EST signal to “1”, for example, when all the ROM address buses are “0”, the address 0000H is set.
4000H, 8000H, 4 of C000H
One address can be accessed simultaneously. Thus, addresses 0000H, 4000H, 8000H
The data at address C000H can be simultaneously read out directly to four ports via a dedicated bus.
【００３３】また、通常のＲＯＭとして使用する場合
（ＲＯＭ ＤＵＭＰテスト以外、ＴＥＳＴ信号は
「０」）、上位２ビットであるＲＯＭＡＤ１５とＲＯＭ
ＡＤ１４が「０」か、「１」の組み合わせによって４つ
のうち１つの１６ＫバイトのＲＯＭが選択されて、切り
換え回路Ｇ〜ＪのＥＮＡＢＬＥ信号によってポート２５
〜２８にデータが読み出される。When used as a normal ROM (except for the ROM DUMP test, the TEST signal is "0"), the upper two bits ROMAD15 and ROMAD15 are used.
One of four 16-Kbyte ROMs is selected according to the combination of AD14 being "0" or "1", and the port 25 is switched by the ENABLE signal of the switching circuits G to J.
To 28 are read out.
【００３４】このように、第２実施例によれば、２n バ
イトのＲＯＭを２n-2 バイトずつの４ブロックとし、対
応するアドレスを生成し、４つのポートに同時にデータ
を読み出すようにしたので、ＲＯＭ ＤＵＭＰテストの
テスト時間を４分の１に短縮することができる。次に、
本発明の第３実施例について説明する。[0034] Thus, according to the second embodiment, a 2 n byte ROM and 4 blocks of each 2 n-2 bytes, generates a corresponding address, and to read out the data simultaneously to the four ports Therefore, the test time of the ROM DUMP test can be reduced to a quarter. next,
A third embodiment of the present invention will be described.
【００３５】図６は本発明の第３実施例を示す２ブロッ
クに分けたＲＯＭ ＤＵＭＰテスト構成図（６４Ｋバイ
トのＲＯＭの場合）であり、第１実施例のその２（変形
例）に対応する。なお、図１と同じ部分については、同
じ符号を付してそれらの説明は省略する。この実施例で
は、第１実施例のように、ＲＯＭアドレスバス部には通
常のアドレスバスに試験信号を入力可能なスイッチ回路
Ａ、Ｂは不要とし、ＲＯＭアドレスバスを単に２ブロッ
クに分岐してＲＯＭ１と、ＲＯＭ２へと接続するように
している。このバス構成は、ＲＯＭデータが書き換え可
能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）やＯＴＰ（Ｏｎｅ ＴｉｍｅＰｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ）やフラッシュメモリには
不向きであり、専らマスクＲＯＭに用いられる。FIG. 6 is a block diagram of a ROM DUMP test divided into two blocks (in the case of a ROM of 64 Kbytes) showing the third embodiment of the present invention, and corresponds to the second (modification) of the first embodiment. . The same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In this embodiment, as in the first embodiment, switch circuits A and B capable of inputting a test signal to a normal address bus are not required in the ROM address bus unit, and the ROM address bus is simply divided into two blocks. It connects to ROM1 and ROM2. This bus configuration has an EPROM (Erasable Programmable) in which ROM data can be rewritten.
Able ROM) and OTP (One TimePro)
It is not suitable for a grammable ROM or a flash memory, and is exclusively used for a mask ROM.
【００３６】そして、２n バイトのＲＯＭを２n-1 バイ
トずつの２ブロックのＲＯＭ１，２とし、２つのポート
３，４に同時にデータを読み出すことにより、ＲＯＭ
ＤＵＭＰテスト時間の短縮化を図ることを特徴としてい
る。ここでは、６４ＫバイトのＲＯＭ（データのビット
幅は８ビット）を例にしている。６４ＫバイトのＲＯＭ
の場合、３２Ｋバイト＋３２Ｋバイトに分けると、アド
レスの最上位ビット（ビット１５：ＲＯＭＡＤ１５）以
外は同じアドレスになる（図２参照）。[0036] Then, a 2 n byte ROM and ROM1,2 two blocks of each 2 n-1 byte, by reading the data simultaneously to the two ports 3, 4, ROM
The DUMP test time is shortened. Here, a 64-Kbyte ROM (data bit width is 8 bits) is taken as an example. 64K bytes ROM
In the case of (2), if it is divided into 32K bytes + 32K bytes, the same address will be used except for the most significant bit (bit 15: ROMAD15) of the address (see FIG. 2).
【００３７】この点に着目し、２つのアドレスを同時に
アクセスすることができる、図６に示すようなＲＯＭア
ドレスバスを構成する。また、２つのアドレスデータを
同時に２つのポートに読み出すため、ＲＯＭ ＤＵＭＰ
テスト時のみ通常のデータバスを介さず、試験専用のバ
スを通して直接ポートに読み出す構成とした。例えば、
ＲＯＭアドレスバス（ＲＯＭＡＤ０〜ＲＯＭＡＤ１５）
が全て「０」だった場合、００００Ｈ番地と８０００Ｈ
番地の２つのアドレスを同時にアクセスすることができ
る。これにより、ＲＯＭ ＤＵＭＰテスト時（ＴＥＳＴ
信号は「１」）、００００Ｈ番地と８０００Ｈ番地のデ
ータを専用のバスを通して直接２つのポート３，４に同
時に読み出すことができる。Focusing on this point, a ROM address bus as shown in FIG. 6 which can simultaneously access two addresses is constructed. Also, since two address data are simultaneously read out to two ports, the ROM DUMP
Only during testing, the data was read directly to the port via a dedicated bus for the test, not via the normal data bus. For example,
ROM address bus (ROMAD0 to ROMAD15)
Are all "0", address 0000H and 8000H
It is possible to access two addresses at the same time. As a result, during the ROM DUMP test (TEST
The signal is "1"), and the data at the addresses 0000H and 8000H can be simultaneously read out directly to the two ports 3 and 4 through the dedicated bus.
【００３８】また、通常のＲＯＭとして使用する場合
（ＲＯＭ ＤＵＭＰテスト以外、ＴＥＳＴ信号は
「０」）、最上位ビットであるＲＯＭＡＤ１５の値
（「０」または「１」）と切り換え回路Ｅ，ＧのＥＮＡ
ＢＬＥ信号（＝「１」）によって、上位３２Ｋバイト、
下位３２Ｋバイト、どちらかのＲＯＭアドレスデータ
が、ポート３，４に読み出される（図６参照）。When used as a normal ROM (except for the ROM DUMP test, the TEST signal is "0"), the value of the most significant bit, ROMAD15 ("0" or "1"), and the switching circuits E, G ENA
By the BLE signal (= "1"), the upper 32 Kbytes,
The lower 32 Kbytes or either of the ROM address data is read out to ports 3 and 4 (see FIG. 6).
【００３９】このように、第３実施例によれば、マスク
ＲＯＭなどのデータの書込みが行われないＲＯＭにおい
て、２n バイトのＲＯＭを２n-1 バイトずつの２ブロッ
クのＲＯＭ１，２とし、２つのポートに同時にデータを
読み出すことができるため、ＲＯＭ ＤＵＭＰテストの
テスト時間を２分の１に短縮することができる。次に、
本発明の第４実施例について説明する。As described above, according to the third embodiment, in a ROM in which data is not written, such as a mask ROM, a ROM of 2 n bytes is replaced with two blocks of ROMs 1 and 2 of 2 n-1 bytes each. Since data can be read from two ports at the same time, the test time of the ROM DUMP test can be reduced to half. next,
A fourth embodiment of the present invention will be described.
【００４０】図７は本発明の第４実施例を示す４ブロッ
クに分けたＲＯＭ ＤＵＭＰテスト構成図（６４Ｋバイ
トのＲＯＭの場合）であり、第２実施例のその２（変形
例）に対応する。なお、図３と同じ部分については、同
じ符号を付してそれらの説明は省略する。この実施例で
は、第２実施例のように、ＲＯＭアドレスバス部には通
常のアドレスバスに試験信号を入力可能なスイッチ回路
Ａ，Ｂ，Ｃ，Ｄは不要とし、ＲＯＭアドレスバスを単に
４ブロックに分岐して、ＲＯＭ２１，２２，２３，２４
へと接続するようにしている。このバス構成は、ＲＯＭ
データが書き換え可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やＯＴＰ（Ｏｎ
ｅ ＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やフ
ラッシュメモリには不向きであり、専らマスクＲＯＭに
用いられる。FIG. 7 is a block diagram of a ROM DUMP test (in the case of a ROM of 64 Kbytes) divided into four blocks showing a fourth embodiment of the present invention, and corresponds to the second (modification) of the second embodiment. . Note that the same parts as those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted. In this embodiment, as in the second embodiment, switch circuits A, B, C, and D capable of inputting a test signal to a normal address bus are not required in the ROM address bus unit, and the ROM address bus is simply composed of four blocks. And the ROMs 21, 22, 23, 24
I try to connect to. This bus configuration uses a ROM
Data rewritable EPROM (Erasable
Programmable ROM) or OTP (On)
It is unsuitable for eTimeProgrammable ROM) or flash memory, and is used exclusively for mask ROM.
【００４１】そして、２n バイトのＲＯＭを、２n-2 バ
イトずつの４ブロックとし、４つのポート２５，２６，
２７，２８に同時にデータを読み出すことにより、更
に、ＲＯＭ ＤＵＭＰテスト時間の短縮を図ることを特
徴としている。ここでは、６４ＫバイトのＲＯＭ（デー
タのビット幅は８ビット）を例にしている。６４Ｋバイ
トのＲＯＭの場合、１６Ｋバイト＋１６Ｋバイト＋１６
Ｋバイト＋１６Ｋバイトに分けると、アドレスの上位２
ビット（ビット１５：ＲＯＭＡＤ１５、ビット１４：Ｒ
ＯＭＡＤ１４）以外は同じアドレスになる（図５参
照）。The ROM of 2 n bytes is divided into four blocks of 2 n−2 bytes each, and four ports 25, 26,
The feature is that the data is simultaneously read out to the 27 and 28 to further reduce the ROM DUMP test time. Here, a 64-Kbyte ROM (data bit width is 8 bits) is taken as an example. 16K bytes + 16K bytes + 16 for a 64K ROM
When divided into K bytes + 16 K bytes, the upper 2
Bit (bit 15: ROMAD15, bit 14: R
The addresses are the same except for OMAD 14) (see FIG. 5).
【００４２】この点に着目し、４つのアドレスを同時に
アクセスすることができる、図７に示すような、ＲＯＭ
アドレスバスを構成する。また、４つのアドレスデータ
を同時に４つのポート２５，２６，２７，２８に読み出
すため、ＲＯＭ ＤＵＭＰテスト時のみ通常のデータバ
スを介さず、専用のバスを通して直接ポート２５，２
６，２７，２８に読み出す構成とした。Focusing on this point, a ROM such as that shown in FIG.
Configure the address bus. Since the four address data are simultaneously read out to the four ports 25, 26, 27, and 28, the ports 25, 2 are directly transmitted through dedicated buses without using a normal data bus only during the ROM DUMP test.
6, 27 and 28.
【００４３】以下、このＲＯＭ ＤＵＭＰテスト回路の
動作について説明する。例えば、ＲＯＭアドレスバス
（ＲＯＭＡＤ０〜ＲＯＭＡＤ１５）が全て「０」だった
場合、００００Ｈ番地、４０００Ｈ番地、８０００Ｈ番
地、Ｃ０００Ｈ番地の４つのアドレスを同時にアクセス
することができる。これにより、ＲＯＭＤＵＭＰテスト
時（ＴＥＳＴ信号は「１」）、００００Ｈ番地、４００
０Ｈ番地、８０００Ｈ番地、Ｃ０００Ｈ番地のデータを
専用のバスを通して、直接４つのポート２５，２６，２
７，２８に同時に読み出すことができる。The operation of the ROM DUMP test circuit will be described below. For example, when all the ROM address buses (ROMAD0 to ROMAD15) are "0", four addresses of addresses 0000H, 4000H, 8000H, and C000H can be accessed simultaneously. As a result, at the time of the ROMDUMP test (TEST signal is “1”), address 0000H, 400
Data of addresses 0H, 8000H, and C000H are directly transferred to the four ports 25, 26, and 2 through a dedicated bus.
7, 28 can be read simultaneously.
【００４４】また、通常のＲＯＭとして使用する場合
（ＲＯＭ ＤＵＭＰテスト以外、ＴＥＳＴ信号は
「０」）、上位２ビットであるＲＯＭＡＤ１５とＲＯＭ
ＡＤ１４が「０」か、「１」の組み合わせと、切り換え
回路Ｇ〜ＪのＥＮＡＢＬＥ信号（＝「１」）によって４
つのうち１つの１６ＫバイトのＲＯＭアドレスデータが
ポート２５〜２８に読み出される。When used as a normal ROM (except for the ROM DUMP test, the TEST signal is "0"), the upper two bits ROMAD15 and ROM
AD14 is “0” or “1”, and the ENABLE signal (= “1”) of the switching circuits G to J is set to 4
One of the 16K bytes of ROM address data is read out to the ports 25 to 28.
【００４５】このように、第４実施例によれば、同時に
ＲＯＭの４つのアドレスデータを読み出すことができる
ため、ＲＯＭ ＤＵＭＰテストのテスト時間を４分の１
に短縮することができる。本発明は、上記実施例に加え
て、以下のような利用形態を有する。第１実施例〜第４
実施例で説明したようなＲＯＭを構成すれば、電流検出
型のＲＯＭ、プリチャージ方式のＲＯＭに関係なく対応
が可能である。As described above, according to the fourth embodiment, since the four address data of the ROM can be read at the same time, the test time of the ROM DUMP test can be reduced by a quarter.
Can be shortened. The present invention has the following usage modes in addition to the above embodiment. First embodiment to fourth embodiment
By configuring the ROM as described in the embodiment, it is possible to cope with the current detection type ROM and the precharge type ROM.
【００４６】また、第１実施例ではＴＥＳＴ信号が
「１」のとき２つのアドレスを同時にアクセスし、ＴＥ
ＳＴ信号が「０」の時、ビット１５の値によって上位ま
たは下位３２ＫバイトのＲＯＭを選択することができる
ＲＯＭアドレスバス（６４ＫバイトのＲＯＭの場合）で
あるのに対し、第３実施例では、ＴＥＳＴ信号にかかわ
らず、２つのアドレスを同時にアクセスするＲＯＭアド
レスバスになっている。In the first embodiment, when the TEST signal is "1", two addresses are accessed simultaneously,
When the ST signal is "0", the ROM address bus (in the case of a 64-Kbyte ROM) is capable of selecting the upper or lower 32K-byte ROM according to the value of bit 15, whereas in the third embodiment, Regardless of the TEST signal, it is a ROM address bus for simultaneously accessing two addresses.
【００４７】したがって、第３実施例は、ＥＰＲＯＭな
どユーザーにおいてデータを書き込む場合、ＲＯＭ容量
の２分の１（６４Ｋバイトの場合、３２Ｋバイト）しか
使用できないため有効でない。ただし、ユーザーにおい
てデータが書き込めないマスクＲＯＭについては、第１
実施例よりＲＯＭのサイズを小さくすることができるの
で有効である。Therefore, the third embodiment is not effective when data is written by a user such as an EPROM because only one half of the ROM capacity (32 Kbytes in the case of 64 Kbytes) can be used. However, for mask ROMs to which the user cannot write data,
This is effective because the size of the ROM can be made smaller than in the embodiment.
【００４８】同様に、第２実施例ではＴＥＳＴ信号が
「１」の時、４つのアドレスを同時にアクセスし、ＴＥ
ＳＴ信号が「０」の時、ビット１５、ビット１４の値に
よって４つのうち１つの１６ＫバイトのＲＯＭを選択す
ることができるＲＯＭアドレスバス（６４ＫバイトのＲ
ＯＭの場合）であるのに対し、第４実施例ではＴＥＳＴ
信号にかかわらず、４つのアドレスを同時にアクセスす
るＲＯＭアドレスバスになっている。Similarly, in the second embodiment, when the TEST signal is "1", four addresses are accessed simultaneously,
When the ST signal is “0”, a ROM address bus (64 Kbytes R) that can select one of four 16 Kbytes of ROM according to the values of bits 15 and 14 is selected.
OM), whereas in the fourth embodiment TEST
Regardless of the signal, it is a ROM address bus for simultaneously accessing four addresses.
【００４９】したがって、第４実施例は、ＥＰＲＯＭな
どユーザーにおいてデータを書き込む場合、ＲＯＭ容量
の４分の１（６４Ｋバイトの場合、１６Ｋバイト）しか
使用できないため有効でない。ただし、ユーザーにおい
てデータが書き込めないマスクＲＯＭについては、第２
実施例よりＲＯＭのサイズを小さくすることができるの
で有効である。Therefore, the fourth embodiment is not effective when data is written by a user such as an EPROM because only one quarter of the ROM capacity (16 Kbytes for 64 Kbytes) can be used. However, for a mask ROM to which the user cannot write data, the second
This is effective because the size of the ROM can be made smaller than in the embodiment.
【００５０】また、本発明は通常ＲＯＭに比べＲＯＭサ
イズが大きくなるため、多ピン品でパッドネックなどに
よりＩＣの中に空きスペースがある場合、このスペース
を利用し、本発明ＲＯＭに変更することにより、テスト
時間の短縮ができ、コストダウンを図ることができる。
また、本発明はマイコン（バス方式はプリチャージ方
式）を例にしたが、２n バイトのＲＯＭ、ポート、ＣＰ
Ｕなどを内蔵しているゲートアレイなどに対応が可能で
あり、テストを行うＲＯＭ容量が多くなる程その効果は
大きくなる。Further, since the present invention has a larger ROM size than a normal ROM, if there is an empty space in an IC due to a pad neck or the like in a multi-pin product, this space is used to change to the ROM of the present invention. As a result, the test time can be reduced, and the cost can be reduced.
Further, the present invention has been an example microcomputer (bus system precharge scheme), the 2 n byte ROM, ports, CP
It is possible to cope with a gate array or the like having a built-in U or the like, and the effect becomes larger as the capacity of the ROM to be tested increases.
【００５１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above-described embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００５２】[0052]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、ＲＯＭの読み出し
動作の試験方法において、２n バイトのＲＯＭを２n-1
バイトずつの２ブロックとし、対応するアドレスを生成
し、２つのポートに同時にデータを読み出すようにした
ので、ＲＯＭＤＵＭＰテストのテスト時間を２分の１に
短縮することができる。As described above, according to the present invention, the following effects can be obtained. (1) according to according to the invention of claim 1, wherein, in the test method of operation of the read ROM, 2 a 2 n byte ROM n-1
Since two blocks are provided for each byte, corresponding addresses are generated, and data is simultaneously read out to two ports, the test time of the ROMDUMP test can be reduced to half.
【００５３】（２）請求項２記載の発明によれば、ＲＯ
Ｍの読み出し動作の試験方法において、２n バイトのＲ
ＯＭを２n-2 バイトずつの４ブロックとし、対応するア
ドレスを生成し、４つのポートに同時にデータを読み出
すようにしたので、ＲＯＭＤＵＭＰテストのテスト時間
を４分の１に短縮することができる。 （３）請求項３記載の発明によれば、短時間で確実なＲ
ＯＭの読み出し動作の試験が可能なＲＯＭの読み出し動
作の試験回路を得ることができる。特に、ＥＰＲＯＭな
どユーザーにおいてデータを書き込むＲＯＭの試験回路
として好適である。(2) According to the second aspect of the invention, RO
In the test method of the read operation of M, 2 n bytes of R
Since the OM is made up of 4 blocks of 2 n−2 bytes, corresponding addresses are generated, and data is simultaneously read out to the four ports, the test time of the ROMDUMP test can be reduced to ４. (3) According to the third aspect of the present invention, R
It is possible to obtain a ROM read operation test circuit capable of testing the OM read operation. In particular, it is suitable as a test circuit for a ROM for writing data in a user such as an EPROM.
【００５４】（４）請求項４記載の発明によれば、短時
間で確実なＲＯＭの読み出し動作の試験が可能なＲＯＭ
の読み出し動作の試験回路を得ることができる。特に、
マスクＲＯＭなどユーザーにおいてデータを書き込まな
いＲＯＭの試験回路として好適であり、スイッチ回路を
有するＲＯＭアドレスバスを構成する方法に比べ、回路
の簡略化、ＲＯＭのサイズの縮小化を図ることができ
る。(4) According to the fourth aspect of the present invention, a ROM capable of performing a reliable ROM read operation in a short time.
And a test circuit for the read operation can be obtained. Especially,
It is suitable as a test circuit for a ROM in which data is not written by a user such as a mask ROM. The circuit can be simplified and the size of the ROM can be reduced as compared with a method of configuring a ROM address bus having a switch circuit.
【００５５】（５）請求項５記載の発明によれば、更に
短時間で確実なＲＯＭの読み出し動作の試験が可能なＲ
ＯＭの読み出し動作の試験回路を得ることができる。特
に、ＥＰＲＯＭなどユーザーにおいてデータを書き込む
ＲＯＭの試験回路として好適である。 （６）請求項６記載の発明によれば、更に短時間で確実
なＲＯＭの読み出し動作の試験が可能なＲＯＭの読み出
し動作の試験回路を得ることができる。特に、マスクＲ
ＯＭなどユーザーにおいてデータを書き込まないＲＯＭ
の試験回路として好適であり、スイッチ回路を有するＲ
ＯＭアドレスバスを構成する方法に比べ、回路の簡略
化、ＲＯＭのサイズの縮小化を図ることができる。(5) According to the fifth aspect of the present invention, it is possible to perform a more reliable test of the read operation of the ROM in a shorter time.
A test circuit for the OM read operation can be obtained. In particular, it is suitable as a test circuit for a ROM for writing data in a user such as an EPROM. (6) According to the invention described in claim 6, it is possible to obtain a ROM read operation test circuit capable of performing a reliable ROM read operation in a shorter time. In particular, the mask R
ROM that does not write data in the user such as OM
R having a switch circuit
The circuit can be simplified and the size of the ROM can be reduced as compared with the method of configuring the OM address bus.
【図１】本発明の第１実施例を示す２ブロックに分けた
ＲＯＭ ＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。FIG. 1 is a block diagram showing a ROM DUMP test divided into two blocks according to a first embodiment of the present invention (64-Kbyte ROM
Case).
【図２】本発明の第１実施例を示す２ブロックに分けた
ＲＯＭアドレスを示す図である。FIG. 2 is a diagram showing ROM addresses divided into two blocks according to the first embodiment of the present invention.
【図３】本発明の第２実施例を示す４ブロックに分けた
ＲＯＭ ＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。FIG. 3 is a block diagram of a ROM DUMP test divided into four blocks according to a second embodiment of the present invention (64 Kbytes of ROM);
Case).
【図４】本発明の第２実施例を示す切り換え回路図であ
る。FIG. 4 is a switching circuit diagram showing a second embodiment of the present invention.
【図５】本発明の第２実施例を示す４ブロックに分けた
ＲＯＭアドレスを示す図である。FIG. 5 is a diagram showing ROM addresses divided into four blocks according to a second embodiment of the present invention.
【図６】本発明の第３実施例を示す２ブロックに分けた
ＲＯＭ ＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。FIG. 6 is a block diagram showing a ROM DUMP test divided into two blocks according to a third embodiment of the present invention (64 Kbytes of ROM);
Case).
【図７】本発明の第４実施例を示す４ブロックに分けた
ＲＯＭ ＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。FIG. 7 is a block diagram of a ROM DUMP test divided into four blocks according to a fourth embodiment of the present invention (64 Kbytes of ROM);
Case).
１，２，２１，２２，２３，２４ ＲＯＭ ３，４，２５，２６，２７，２８ ポート Ａ，Ｂ，Ｃ，Ｄ スイッチ回路 Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ 切り換え回路 1, 2, 21, 22, 23, 24 ROM 3, 4, 25, 26, 27, 28 ports A, B, C, D switch circuit E, F, G, H, I, J switch circuit
Claims (6)
の２ブロックとし、ＲＯＭアドレスバスを構成すること
により対応するアドレスを生成し、ＲＯＭの読み出し動
作の試験時のみ通常のデータバスを介さず、試験専用の
バスを通して直接２つのポートに同時にデータを読み出
すことを特徴とするＲＯＭの読み出し動作の試験方法。1. A a 2 n byte ROM and two blocks of each 2 n-1 bytes, generates a corresponding address by configuring the ROM address bus, the normal data bus only during testing of the operation of the read ROM A test method for a read operation of a ROM, wherein data is simultaneously read directly to two ports through a test dedicated bus without intervening.
の４ブロックとし、ＲＯＭアドレスバスを構成すること
により対応するアドレスを生成し、ＲＯＭの読み出し動
作の試験時のみ通常のデータバスを介さず、試験専用の
バスを通して直接４つのポートに同時にデータを読み出
すことを特徴とするＲＯＭの読み出し動作の試験方法。Wherein the 2 n byte ROM and 4 blocks of each 2 n-2 bytes, generates a corresponding address by configuring the ROM address bus, the normal data bus only during testing of the operation of the read ROM A test method for a read operation of a ROM, characterized in that data is simultaneously read directly to four ports via a test dedicated bus without intervention.
力可能なスイッチ回路を有するＲＯＭアドレスバス部
と、（ｂ）２n-1 バイトずつの２ブロックとした２n バ
イトのＲＯＭと、（ｃ）該ＲＯＭの出力側に接続される
通常のデータバスと試験専用バスとの切り換え回路と、
（ｄ）該切り換え回路に接続される２つのポートとを具
備することを特徴とするＲＯＭの読み出し動作の試験回
路。3. A (a) ROM address bus portion having a normal switch circuit capable of inputting a test signal to the address bus, and a ROM 2 n bytes and two blocks of each (b) 2 n-1 bytes, (C) a switching circuit for switching between a normal data bus connected to the output side of the ROM and a dedicated test bus;
(D) a test circuit for a read operation of a ROM, comprising: two ports connected to the switching circuit.
れ接続される２n-1 バイトずつの２ブロックとした２n
バイトのＲＯＭと、（ｃ）該ＲＯＭの出力側に接続され
る通常のデータバスと試験専用バスとの切り換え回路
と、（ｄ）該切り換え回路に接続される２つのポートと
を具備することを特徴とするＲＯＭの読み出し動作の試
験回路。Wherein (a) the address bus group is 2 minutes, 2 n that the two blocks of each 2 n-1 bytes are connected
A byte ROM, (c) a switching circuit for switching between a normal data bus and a dedicated test bus connected to the output side of the ROM, and (d) two ports connected to the switching circuit. Characteristic test circuit for ROM read operation.
力可能なスイッチ回路を有するＲＯＭアドレスバス部
と、（ｂ）２n-2 バイトずつの４ブロックとした２n バ
イトのＲＯＭと、（ｃ）該ＲＯＭの出力側に接続される
通常のデータバスと試験専用バスとの切り換え回路と、
（ｄ）該切り換え回路に接続される４つのポートとを具
備することを特徴とするＲＯＭの読み出し動作の試験回
路。5. A (a) ROM address bus unit having a switching circuit capable of inputting a test signal to the normal address bus, and a ROM (b) 2 n bytes with 4 blocks of each 2 n-2 bytes, (C) a switching circuit for switching between a normal data bus connected to the output side of the ROM and a dedicated test bus;
(D) a test circuit for a read operation of a ROM, comprising: four ports connected to the switching circuit.
れ接続される２n-2 バイトずつの４ブロックとした２n
バイトのＲＯＭと、（ｂ）該ＲＯＭの出力側に接続され
る通常のデータバスと試験専用バスとの切り換え回路
と、（ｃ）該切り換え回路に接続される４つのポートと
を具備することを特徴とするＲＯＭの読み出し動作の試
験回路。6. (a) the address bus group is 4 minutes, 2 n which the four blocks of each 2 n-2 bytes that are connected
A byte ROM, (b) a switching circuit for switching between a normal data bus and a dedicated test bus connected to the output side of the ROM, and (c) four ports connected to the switching circuit. Characteristic test circuit for ROM read operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30803496A JPH10149700A (en) | 1996-11-19 | 1996-11-19 | Testing method for rom reading operation and testing circuit therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30803496A JPH10149700A (en) | 1996-11-19 | 1996-11-19 | Testing method for rom reading operation and testing circuit therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149700A true JPH10149700A (en) | 1998-06-02 |
Family
ID=17976098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30803496A Withdrawn JPH10149700A (en) | 1996-11-19 | 1996-11-19 | Testing method for rom reading operation and testing circuit therefor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10149700A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100775166B1 (en) | 2001-02-26 | 2007-11-12 | 모리시타 기까이 가부시끼가이샤 | Automatic Separation and Grinding Device |
-
1996
- 1996-11-19 JP JP30803496A patent/JPH10149700A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100775166B1 (en) | 2001-02-26 | 2007-11-12 | 모리시타 기까이 가부시끼가이샤 | Automatic Separation and Grinding Device |
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