JPH10149700A

JPH10149700A - Ｒｏｍの読み出し動作の試験方法及びその試験回路

Info

Publication number: JPH10149700A
Application number: JP30803496A
Authority: JP
Inventors: Akira Aikawa; 明良合川; Toshiyuki Tanaka; 敏之田中
Original assignee: OKI LSI TECHNOL KANSAI KK; Oki Electric Industry Co Ltd
Current assignee: OKI LSI TECHNOL KANSAI KK; Oki Electric Industry Co Ltd
Priority date: 1996-11-19
Filing date: 1996-11-19
Publication date: 1998-06-02

Abstract

(57)【要約】【課題】通常のデータ読み出し回路には変更を加える
ことなく、短時間で確実なＲＯＭの読み出し動作の試験
を可能にするＲＯＭの読み出し動作の試験方法及びその
試験回路を提供する。【解決手段】ＲＯＭの読み出し動作の試験回路におい
て、通常のアドレスバスに試験信号を入力可能なスイッ
チ回路Ａ，Ｂを有するＲＯＭアドレスバス部と、２^n-1
バイトずつの２ブロックとした２ⁿバイトのＲＯＭ１，
２と、このＲＯＭ１，２の出力側に接続される通常のア
ドレスバスと試験専用バスとの切り換え回路Ｅ，Ｆと、
この切り換え回路Ｅ，Ｆに接続される２つのポート３，
４とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＯＭを内蔵した
ＩＣ（集積回路）のＲＯＭＤＵＭＰ（ＲＯＭの読み出
し動作）試験（テスト）方法及びその試験回路に関する
ものである。

【０００２】

【従来の技術】従来のＲＯＭＤＵＭＰ試験は、０番地
から順にポートにデータを読み出して期待値と一致して
いる否かの試験であった。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ＲＯＭＤＵＭＰテストでは、０番地から順に１番地、
２番地、３番地・・・というふうにポートにデータを読
み出して、期待値と一致しているか否かのテストを行う
ため、テスト時間が長時間かかってしまう。本発明は、
上記問題点を除去し、短時間で確実なＲＯＭの読み出し
動作の試験を可能にするＲＯＭの読み出し動作の試験方
法及びその試験回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明は、上記目的を達
成するために、（１）ＲＯＭの読み出し動作の試験方法において、２ⁿ
バイトのＲＯＭを、２ ^n-1バイトずつの２ブロックと
し、ＲＯＭアドレスバスを構成することにより対応する
アドレスを生成し、ＲＯＭの読み出し動作の試験時のみ
通常のデータバスを介さず、試験専用のバスを通して直
接２つのポートに同時にデータを読み出すようにしたも
のである。

【０００５】このように、２ⁿバイトのＲＯＭを２^n-1
バイトずつの２ブロックとし、対応するアドレスを生成
し、２つのポートに同時にデータを読み出すようにした
ので、ＲＯＭＤＵＭＰテストのテスト時間を２分の１
に短縮することができる。（２）ＲＯＭの読み出し動作の試験方法において、２ⁿ
バイトのＲＯＭを２^n- ²バイトずつの４ブロックとし、
ＲＯＭアドレスバスを構成することにより対応するアド
レスを生成し、ＲＯＭの読み出し動作の試験時のみ通常
のデータバスを介さず、試験専用のバスを通して直接４
つのポートに同時にデータを読み出すようにしたもので
ある。

【０００６】このように、２ⁿバイトのＲＯＭを２^n-2
バイトずつの４ブロックとし、対応するアドレスを生成
し、４つのポートに同時にデータを読み出すようにした
ので、ＲＯＭＤＵＭＰテストのテスト時間を４分の１
に短縮することができる。（３）ＲＯＭの読み出し動作の試験回路において、通常
のアドレスバスに試験信号を入力可能なスイッチ回路を
有するＲＯＭアドレスバス部と、２^n-1バイトずつの２
ブロックとした２ⁿバイトのＲＯＭと、このＲＯＭの出
力側に接続される通常のデータバスと試験専用バスとの
切り換え回路と、この切り換え回路に接続される２つの
ポートとを設けるようにしたものである。

【０００７】したがって、短時間で確実なＲＯＭの読み
出し動作の試験が可能なＲＯＭの読み出し動作の試験回
路を得ることができる。特に、内蔵されるＲＯＭの容量
が増えるほど効果は大きい。（４）ＲＯＭの読み出し動作の試験回路において、アド
レスバス群が２分され、それぞれ接続される２^n-1バイ
トずつの２ブロックとした２ⁿバイトのＲＯＭと、この
ＲＯＭの出力側に接続される通常のデータバスと試験専
用バスとの切り換え回路と、この切り換え回路に接続さ
れる２つのポートとを設けるようにしたものである。

【０００８】したがって、短時間で確実なＲＯＭの読み
出し動作の試験が可能なＲＯＭの読み出し動作の試験回
路を得ることができる。特に、マスクＲＯＭなどユーザ
ーにおいてデータを書き込まないＲＯＭの試験回路とし
て好適であり、スイッチ回路を有するＲＯＭアドレスバ
スを構成する方法に比べ、回路の簡略化、ＲＯＭのサイ
ズの縮小化を図ることができる。

【０００９】（５）ＲＯＭの読み出し動作の試験回路に
おいて、通常のアドレスバスに試験信号を入力可能なス
イッチ回路を有するＲＯＭアドレスバス部と、２^n-2バ
イトずつの４ブロックとした２ⁿバイトのＲＯＭと、こ
のＲＯＭの出力側に接続される通常のデータバスと試験
専用バスとの切り換え回路と、この切り換え回路に接続
される４つのポートとを設けるようにしたものである。

【００１０】したがって、更に短時間で確実なＲＯＭの
読み出し動作の試験が可能なＲＯＭの読み出し動作の試
験回路を得ることができる。特に、内蔵されるＲＯＭの
容量が増えるほど効果は大きい。（６）ＲＯＭの読み出し動作の試験回路において、アド
レスバス群が４分され、それぞれ接続される２^n-2バイ
トずつの４ブロックとした２ⁿバイトのＲＯＭと、この
ＲＯＭの出力側に接続される通常のデータバスと試験専
用バスとの切り換え回路と、この切り換え回路に接続さ
れる４つのポートとを設けるようにしたものである。

【００１１】したがって、更に短時間で確実なＲＯＭの
読み出し動作の試験が可能なＲＯＭの読み出し動作の試
験回路を得ることができる。特に、マスクＲＯＭなどユ
ーザーにおいてデータを書き込まないＲＯＭの試験回路
として好適であり、スイッチ回路を有するＲＯＭアドレ
スバスを構成する方法に比べ、回路の簡略化、ＲＯＭの
サイズの縮小化を図ることができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。図１は本発明の第
１実施例を示す２ブロックに分けたＲＯＭＤＵＭＰテ
スト構成図、図２はその２ブロックに分けたＲＯＭアド
レスを示す図である。これらの図において、ＡはＲＯＭ
アドレスバス部（上位アドレス）に設けられる通常のア
ドレスバスに試験信号を入力可能なスイッチ回路、Ｂは
ＲＯＭアドレスバス部（下位アドレス）に設けられる通
常のアドレスバスに試験信号を入力可能なスイッチ回路
である。

【００１３】１は２ブロックにされた内の１つである上
位アドレスのＲＯＭ、２は２ブロックにされた内の１つ
である下位アドレスのＲＯＭ、ＥはＲＯＭ１の出力側に
接続され、通常のデータバスと試験専用バスとの切り換
えを行う切り換え回路、ＦはＲＯＭ２の出力側に接続さ
れ、通常のデータバスと試験専用バスとの切り換えを行
う切り換え回路である。

【００１４】また、ポート３は切り換え回路Ｅに接続さ
れ、ポート４は切り換え回路Ｆに接続される。なお、ス
イッチ回路ＡはＮチャネルＭＯＳＦＥＴ５，６が並列に
接続されて成り、ＦＥＴ５のゲートにテスト信号が、Ｆ
ＥＴ６のゲートにＲＯＭアドレス信号のビットＲＯＭＡ
Ｄ１５が印加されるようになっている。また、スイッチ
回路ＢはＮチャネルＭＯＳＦＥＴ７とＰチャネルＭＯＳ
ＦＥＴ８が並列に接続されて成り、ＦＥＴ７のゲートに
テスト信号が、ＦＥＴ８のゲートにＲＯＭアドレス信号
のビットＲＯＭＡＤ１５が印加されるようになってい
る。

【００１５】更に、切り換え回路Ｅはテスト信号が印加
されるゲートを有するＰチャネルＭＯＳＦＥＴ９とＮＯ
Ｒ回路１０とＮチャネルＭＯＳＦＥＴ１１とＮＯＲ回路
１０の一方の入力端子に接続されるＮＡＮＤ回路１２か
らなる通常のデータバスと、テスト信号が印加されるゲ
ートを有するＮチャネルＭＯＳＦＥＴ１３とが接続され
た試験専用バスとからなる。また、切り換え回路Ｆは、
切り換え回路ＥのＮＡＮＤ回路１２の一方の入力端子側
にインバータ１４を接続して信号を反転するようにして
いる。ＮＡＮＤ回路１２の入力端子にはＥＮＡＢＬＥ信
号とＲＯＭアドレス信号のビットＲＯＭＡＤ１５が接続
されている。

【００１６】図１の回路図中では、ＮＯＲ回路１０とＮ
チャネルＭＯＳＦＥＴ１１を３ステートゲート回路１５
として示している。図１の下方に示すように、３ステー
トゲート回路１５のシンボル図は、ＮＯＲ回路１０とＮ
チャネルＭＯＳＦＥＴ１１とで示される回路図と等価と
なる。従って、シンボル図中の信号ａはＰチャネルトラ
ンジスタを介して転送されるＲＯＭの出力信号に相当
し、信号ｂはＮＡＮＤ回路１２の出力信号に相当し、信
号ｃは切り換え回路Ｅ又はＦの出力信号に相当してい
る。また、信号ｃはそれぞれデータバスの対応するビッ
ト線〔ＤＢ０〜７（データバスのビット０〜７〕に接続
されている。

【００１７】なお、このバス構成は、ＲＯＭデータが書
き換え可能なＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇ
ｒａｍｍａｂｌｅＲＯＭ）やＯＴＰ（ＯｎｅＴｉｍ
ｅＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）やフラッシュメ
モリに好適である。この実施例では、２ⁿバイトのＲＯ
Ｍを２^n-1バイトずつの２ブロックのＲＯＭ１，２と
し、対応するアドレスを生成し、２つのポート３，ポー
ト４に同時にデータを読み出すことにより、ＲＯＭＤ
ＵＭＰテスト時間の短縮化を図るようにしている。

【００１８】また、この実施例では、図１に示すよう
に、６４ＫバイトのＲＯＭ（データのビット幅は８ビッ
ト）を例にしている。６４ＫバイトのＲＯＭの場合、３
２Ｋバイト＋３２Ｋバイトに分けると、図２に示すよう
に、アドレスの最上位ビット（ビット１５）以外は同じ
アドレスになる。この点に着目し、ＴＥＳＴ信号が
「１」の時、２つのアドレスを同時にアクセスすること
ができ、ＴＥＳＴ信号が「０」の時、最上位ビットであ
るＲＯＭＡＤ１５が「０」か、「１」かによって、上位
３２Ｋバイトまたは下位３２ＫバイトのＲＯＭ１，２を
選択することができる、図１に示すようなＲＯＭアドレ
スバスを構成する。

【００１９】ＲＯＭＤＵＭＰテスト時、ＴＥＳＴ信号
を「１」にすると、あたかも上位、下位３２Ｋバイトの
アドレスを同一アドレスとして扱うことができ、また、
２つのアドレスデータを同時に２つのポートに読み出す
ため、ＲＯＭＤＵＭＰテスト時のみ通常のデータバス
を介さず、試験専用のバスを通して直接ポートに読み出
す構成とした。

【００２０】以下、このＲＯＭＤＵＭＰテスト回路の
動作について説明する。ＲＯＭＤＵＭＰテスト時、Ｔ
ＥＳＴ信号を「１」にすることにより、例えばＲＯＭア
ドレスバスが全て「０」だった場合、００００Ｈ番地と
８０００Ｈ番地の２つのアドレスを同時にアクセスする
ことができる。これにより、００００Ｈ番地と８０００
Ｈ番地のデータを専用のバスを通して直接２つのポート
３，４に同時に読み出すことができる。また、通常のＲ
ＯＭとして使用する場合（ＲＯＭＤＵＭＰテスト以外、
ＴＥＳＴ信号は「０」）、最上位ビットであるＲＯＭＡ
Ｄ１５が「０」か、「１」かによって上位３２Ｋバイト
のＲＯＭ１または下位３２ＫバイトのＲＯＭ２が選択さ
れて、ＥＮＡＢＬＥ信号によってポートにデータが読み
出される。

【００２１】このように、第１実施例によれば、２ⁿバ
イトのＲＯＭを２^n-1バイトずつの２ブロックとし、対
応するアドレスを生成し、２つのポートに同時にデータ
を読み出すことができるため、ＲＯＭＤＵＭＰテスト
のテスト時間を２分の１に短縮することができる。次
に、本発明の第２実施例について説明する。

【００２２】図３は本発明の第２実施例を示す４ブロッ
クに分けたＲＯＭＤＵＭＰテスト構成図（６４Ｋバイ
トのＲＯＭの場合）、図４はその切り換え回路図、図５
はその４ブロックに分けたＲＯＭアドレスを示す図であ
る。図３において、２１，２２，２３，２４は４ブロッ
クに分けたＲＯＭ、２５，２６，２７，２８はポート、
Ａ〜Ｄはスイッチ回路、Ｇ〜Ｊは切り換え回路である。

【００２３】スイッチ回路Ａは、ＮチャネルＭＯＳＦＥ
Ｔ３１と３２を並列にし、その並列回路と直列にＮチャ
ネルＭＯＳＦＥＴ３３と３４の並列回路を接続するよう
にしている。ＦＥＴ３１とＦＥＴ３３のゲートにはテス
ト信号を、ＦＥＴ３２のゲートにはＲＯＭアドレス信号
のビットＲＯＭＡＤ１５が、ＦＥＴ３４のゲートにはＲ
ＯＭアドレス信号のビットＲＯＭＡＤ１４がそれぞれ印
加されるようになっている。

【００２４】また、スイッチ回路Ｂは、ＮチャネルＭＯ
ＳＦＥＴ３５と３６を並列にし、更に、それと直列にＮ
チャネルＭＯＳＦＥＴ３７とＰチャネルＭＯＳＦＥＴ３
８の並列回路を接続するようにしている。ＦＥＴ３５と
ＦＥＴ３７のゲートにはテスト信号を、ＦＥＴ３６のゲ
ートにはＲＯＭアドレス信号のビットＲＯＭＡＤ１５
が、ＦＥＴ３８のゲートにはＲＯＭアドレス信号のビッ
トＲＯＭＡＤ１４がそれぞれ印加されるようになってい
る。

【００２５】更に、スイッチ回路Ｃは、ＮチャネルＭＯ
ＳＦＥＴ３９とＰチャネルＭＯＳＦＥＴ４０を並列に
し、更に、それと直列にＮチャネルＭＯＳＦＥＴ４１，
４２の並列回路を接続するようにしている。ＦＥＴ３９
とＦＥＴ４１のゲートにはテスト信号を、ＦＥＴ４０の
ゲートにはＲＯＭアドレス信号のビットＲＯＭＡＤ１５
が、ＦＥＴ４２のゲートにはＲＯＭアドレス信号のビッ
トＲＯＭＡＤ１４がそれぞれ印加されるようになってい
る。

【００２６】また、スイッチ回路Ｄは、ＮチャネルＭＯ
ＳＦＥＴ４３とＰチャネルＭＯＳＦＥＴ４４を並列に
し、更に、それと直列にＮチャネルＭＯＳＦＥＴ４５と
ＰチャネルＭＯＳＦＥＴ４６の並列回路を接続するよう
にしている。ＦＥＴ４３とＦＥＴ４５のゲートにはテス
ト信号を、ＦＥＴ４４のゲートにはＲＯＭアドレス信号
のビットＲＯＭＡＤ１５が、ＦＥＴ４６のゲートにはＲ
ＯＭアドレス信号のビットＲＯＭＡＤ１４がそれぞれ印
加されるようになっている。

【００２７】一方、図４（ａ）に示すように、切り換え
回路Ｇは、切り換え回路Ｅに示したＮＡＮＤ回路１２の
入力端子にはＥＮＡＢＬＥ信号とＲＯＭアドレス信号の
ビットＲＯＭＡＤ１５とＲＯＭアドレス信号のビットＲ
ＯＭＡＤ１４とが接続されるＡＮＤ回路４７の出力信号
が接続されるようになっている。また、図４（ｂ）に示
すように、切り換え回路Ｈは、切り換え回路Ｅに示した
ＮＡＮＤ回路１２の入力端子にはＥＮＡＢＬＥ信号とＲ
ＯＭアドレス信号のビットＲＯＭＡＤ１５とＲＯＭアド
レス信号のビットＲＯＭＡＤ１４とが接続されるＩＮＨ
ＩＢＩＴＮＡＮＤ回路４８（ＲＯＭアドレス信号のビ
ットＲＯＭＡＤ１４を反転）の出力信号が接続されるよ
うになっている。

【００２８】更に、図４（ｃ）に示すように、切り換え
回路Ｉは、切り換え回路Ｅに示したＮＡＮＤ回路１２の
入力端子にはＥＮＡＢＬＥ信号とＲＯＭアドレス信号の
ビットＲＯＭＡＤ１５とＲＯＭアドレス信号のビットＲ
ＯＭＡＤ１４とが接続されるＩＮＨＩＢＩＴＮＡＮＤ
回路４９（ＲＯＭアドレス信号のビットＲＯＭＡＤ１５
を反転）の出力信号が接続されるようになっている。

【００２９】また、図４（ｄ）に示すように、切り換え
回路Ｊは、切り換え回路Ｅに示したＮＡＮＤ回路１２の
入力端子にはＥＮＡＢＬＥ信号とＲＯＭアドレス信号の
ビットＲＯＭＡＤ１５とＲＯＭアドレス信号のビットＲ
ＯＭＡＤ１４とが接続されるＮＯＲ回路５０の出力信号
が接続されるようになっている。この実施例では、６４
ＫバイトのＲＯＭ（データのビット幅は８ビット）を例
にしている。６４ＫバイトのＲＯＭの場合、１６Ｋバイ
ト＋１６Ｋバイト＋１６Ｋバイト＋１６Ｋバイトに分け
ると、図５に示すように、アドレスの上位２ビット（ビ
ットＲＯＭＡＤ１５、ビットＲＯＭＡＤ１４）以外は同
じアドレスになる。

【００３０】この点に着目し、ＴＥＳＴ信号が「１」の
時、４つのアドレスを同時にアクセスすることができ、
ＴＥＳＴ信号が「０」の時、上位２ビットであるＲＯＭ
ＡＤ１５とＲＯＭＡＤ１４が「０」か、「１」の組み合
わせによって４つのうち１つの１６ＫバイトのＲＯＭを
選択することができる、図３に示すようなＲＯＭアドレ
スバスを構成する。

【００３１】なお、このバス構成は、ＲＯＭデータが書
き換え可能なＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇ
ｒａｍｍａｂｌｅＲＯＭ）やＯＴＰ（ＯｎｅＴｉｍ
ｅＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）やフラッシュメ
モリに好適である。ＲＯＭＤＵＭＰテスト時、ＴＥＳ
Ｔ信号を「１」にすると、００００Ｈ〜３ＦＦＦＨ、４
０００Ｈ〜７ＦＦＦＨ、８０００Ｈ〜ＢＦＦＦＨ、Ｃ０
００Ｈ〜ＦＦＦＦＨのそれぞれ１６Ｋバイトのアドレス
が同一アドレスとして扱うことができ、また、４つのア
ドレスデータを同時に４つのポートに読み出すため、Ｒ
ＯＭＤＵＭＰテスト時のみ通常のデータバスを介さず、
試験専用のバスを通して、直接ポートに読み出す構成と
した。

【００３２】以下、このＲＯＭＤＵＭＰテスト回路の
動作について説明する。ＲＯＭＤＵＭＰテスト時、Ｔ
ＥＳＴ信号を「１」にすることにより、例えばＲＯＭア
ドレスバスが全て「０」だった場合、００００Ｈ番地、
４０００Ｈ番地、８０００Ｈ番地、Ｃ０００Ｈ番地の４
つのアドレスを同時にアクセスすることができる。これ
により、００００Ｈ番地、４０００Ｈ番地、８０００Ｈ
番地、Ｃ０００Ｈ番地のデータを、専用のバスを通して
直接４つのポートに同時に読み出すことができる。

【００３３】また、通常のＲＯＭとして使用する場合
（ＲＯＭＤＵＭＰテスト以外、ＴＥＳＴ信号は
「０」）、上位２ビットであるＲＯＭＡＤ１５とＲＯＭ
ＡＤ１４が「０」か、「１」の組み合わせによって４つ
のうち１つの１６ＫバイトのＲＯＭが選択されて、切り
換え回路Ｇ〜ＪのＥＮＡＢＬＥ信号によってポート２５
〜２８にデータが読み出される。

【００３４】このように、第２実施例によれば、２ⁿバ
イトのＲＯＭを２^n-2バイトずつの４ブロックとし、対
応するアドレスを生成し、４つのポートに同時にデータ
を読み出すようにしたので、ＲＯＭＤＵＭＰテストの
テスト時間を４分の１に短縮することができる。次に、
本発明の第３実施例について説明する。

【００３５】図６は本発明の第３実施例を示す２ブロッ
クに分けたＲＯＭＤＵＭＰテスト構成図（６４Ｋバイ
トのＲＯＭの場合）であり、第１実施例のその２（変形
例）に対応する。なお、図１と同じ部分については、同
じ符号を付してそれらの説明は省略する。この実施例で
は、第１実施例のように、ＲＯＭアドレスバス部には通
常のアドレスバスに試験信号を入力可能なスイッチ回路
Ａ、Ｂは不要とし、ＲＯＭアドレスバスを単に２ブロッ
クに分岐してＲＯＭ１と、ＲＯＭ２へと接続するように
している。このバス構成は、ＲＯＭデータが書き換え可
能なＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍ
ａｂｌｅＲＯＭ）やＯＴＰ（ＯｎｅＴｉｍｅＰｒｏ
ｇｒａｍｍａｂｌｅＲＯＭ）やフラッシュメモリには
不向きであり、専らマスクＲＯＭに用いられる。

【００３６】そして、２ⁿバイトのＲＯＭを２^n-1バイ
トずつの２ブロックのＲＯＭ１，２とし、２つのポート
３，４に同時にデータを読み出すことにより、ＲＯＭ
ＤＵＭＰテスト時間の短縮化を図ることを特徴としてい
る。ここでは、６４ＫバイトのＲＯＭ（データのビット
幅は８ビット）を例にしている。６４ＫバイトのＲＯＭ
の場合、３２Ｋバイト＋３２Ｋバイトに分けると、アド
レスの最上位ビット（ビット１５：ＲＯＭＡＤ１５）以
外は同じアドレスになる（図２参照）。

【００３７】この点に着目し、２つのアドレスを同時に
アクセスすることができる、図６に示すようなＲＯＭア
ドレスバスを構成する。また、２つのアドレスデータを
同時に２つのポートに読み出すため、ＲＯＭＤＵＭＰ
テスト時のみ通常のデータバスを介さず、試験専用のバ
スを通して直接ポートに読み出す構成とした。例えば、
ＲＯＭアドレスバス（ＲＯＭＡＤ０〜ＲＯＭＡＤ１５）
が全て「０」だった場合、００００Ｈ番地と８０００Ｈ
番地の２つのアドレスを同時にアクセスすることができ
る。これにより、ＲＯＭＤＵＭＰテスト時（ＴＥＳＴ
信号は「１」）、００００Ｈ番地と８０００Ｈ番地のデ
ータを専用のバスを通して直接２つのポート３，４に同
時に読み出すことができる。

【００３８】また、通常のＲＯＭとして使用する場合
（ＲＯＭＤＵＭＰテスト以外、ＴＥＳＴ信号は
「０」）、最上位ビットであるＲＯＭＡＤ１５の値
（「０」または「１」）と切り換え回路Ｅ，ＧのＥＮＡ
ＢＬＥ信号（＝「１」）によって、上位３２Ｋバイト、
下位３２Ｋバイト、どちらかのＲＯＭアドレスデータ
が、ポート３，４に読み出される（図６参照）。

【００３９】このように、第３実施例によれば、マスク
ＲＯＭなどのデータの書込みが行われないＲＯＭにおい
て、２ⁿバイトのＲＯＭを２^n-1バイトずつの２ブロッ
クのＲＯＭ１，２とし、２つのポートに同時にデータを
読み出すことができるため、ＲＯＭＤＵＭＰテストの
テスト時間を２分の１に短縮することができる。次に、
本発明の第４実施例について説明する。

【００４０】図７は本発明の第４実施例を示す４ブロッ
クに分けたＲＯＭＤＵＭＰテスト構成図（６４Ｋバイ
トのＲＯＭの場合）であり、第２実施例のその２（変形
例）に対応する。なお、図３と同じ部分については、同
じ符号を付してそれらの説明は省略する。この実施例で
は、第２実施例のように、ＲＯＭアドレスバス部には通
常のアドレスバスに試験信号を入力可能なスイッチ回路
Ａ，Ｂ，Ｃ，Ｄは不要とし、ＲＯＭアドレスバスを単に
４ブロックに分岐して、ＲＯＭ２１，２２，２３，２４
へと接続するようにしている。このバス構成は、ＲＯＭ
データが書き換え可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）やＯＴＰ（Ｏｎ
ｅＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）やフ
ラッシュメモリには不向きであり、専らマスクＲＯＭに
用いられる。

【００４１】そして、２ⁿバイトのＲＯＭを、２^n-2バ
イトずつの４ブロックとし、４つのポート２５，２６，
２７，２８に同時にデータを読み出すことにより、更
に、ＲＯＭＤＵＭＰテスト時間の短縮を図ることを特
徴としている。ここでは、６４ＫバイトのＲＯＭ（デー
タのビット幅は８ビット）を例にしている。６４Ｋバイ
トのＲＯＭの場合、１６Ｋバイト＋１６Ｋバイト＋１６
Ｋバイト＋１６Ｋバイトに分けると、アドレスの上位２
ビット（ビット１５：ＲＯＭＡＤ１５、ビット１４：Ｒ
ＯＭＡＤ１４）以外は同じアドレスになる（図５参
照）。

【００４２】この点に着目し、４つのアドレスを同時に
アクセスすることができる、図７に示すような、ＲＯＭ
アドレスバスを構成する。また、４つのアドレスデータ
を同時に４つのポート２５，２６，２７，２８に読み出
すため、ＲＯＭＤＵＭＰテスト時のみ通常のデータバ
スを介さず、専用のバスを通して直接ポート２５，２
６，２７，２８に読み出す構成とした。

【００４３】以下、このＲＯＭＤＵＭＰテスト回路の
動作について説明する。例えば、ＲＯＭアドレスバス
（ＲＯＭＡＤ０〜ＲＯＭＡＤ１５）が全て「０」だった
場合、００００Ｈ番地、４０００Ｈ番地、８０００Ｈ番
地、Ｃ０００Ｈ番地の４つのアドレスを同時にアクセス
することができる。これにより、ＲＯＭＤＵＭＰテスト
時（ＴＥＳＴ信号は「１」）、００００Ｈ番地、４００
０Ｈ番地、８０００Ｈ番地、Ｃ０００Ｈ番地のデータを
専用のバスを通して、直接４つのポート２５，２６，２
７，２８に同時に読み出すことができる。

【００４４】また、通常のＲＯＭとして使用する場合
（ＲＯＭＤＵＭＰテスト以外、ＴＥＳＴ信号は
「０」）、上位２ビットであるＲＯＭＡＤ１５とＲＯＭ
ＡＤ１４が「０」か、「１」の組み合わせと、切り換え
回路Ｇ〜ＪのＥＮＡＢＬＥ信号（＝「１」）によって４
つのうち１つの１６ＫバイトのＲＯＭアドレスデータが
ポート２５〜２８に読み出される。

【００４５】このように、第４実施例によれば、同時に
ＲＯＭの４つのアドレスデータを読み出すことができる
ため、ＲＯＭＤＵＭＰテストのテスト時間を４分の１
に短縮することができる。本発明は、上記実施例に加え
て、以下のような利用形態を有する。第１実施例〜第４
実施例で説明したようなＲＯＭを構成すれば、電流検出
型のＲＯＭ、プリチャージ方式のＲＯＭに関係なく対応
が可能である。

【００４６】また、第１実施例ではＴＥＳＴ信号が
「１」のとき２つのアドレスを同時にアクセスし、ＴＥ
ＳＴ信号が「０」の時、ビット１５の値によって上位ま
たは下位３２ＫバイトのＲＯＭを選択することができる
ＲＯＭアドレスバス（６４ＫバイトのＲＯＭの場合）で
あるのに対し、第３実施例では、ＴＥＳＴ信号にかかわ
らず、２つのアドレスを同時にアクセスするＲＯＭアド
レスバスになっている。

【００４７】したがって、第３実施例は、ＥＰＲＯＭな
どユーザーにおいてデータを書き込む場合、ＲＯＭ容量
の２分の１（６４Ｋバイトの場合、３２Ｋバイト）しか
使用できないため有効でない。ただし、ユーザーにおい
てデータが書き込めないマスクＲＯＭについては、第１
実施例よりＲＯＭのサイズを小さくすることができるの
で有効である。

【００４８】同様に、第２実施例ではＴＥＳＴ信号が
「１」の時、４つのアドレスを同時にアクセスし、ＴＥ
ＳＴ信号が「０」の時、ビット１５、ビット１４の値に
よって４つのうち１つの１６ＫバイトのＲＯＭを選択す
ることができるＲＯＭアドレスバス（６４ＫバイトのＲ
ＯＭの場合）であるのに対し、第４実施例ではＴＥＳＴ
信号にかかわらず、４つのアドレスを同時にアクセスす
るＲＯＭアドレスバスになっている。

【００４９】したがって、第４実施例は、ＥＰＲＯＭな
どユーザーにおいてデータを書き込む場合、ＲＯＭ容量
の４分の１（６４Ｋバイトの場合、１６Ｋバイト）しか
使用できないため有効でない。ただし、ユーザーにおい
てデータが書き込めないマスクＲＯＭについては、第２
実施例よりＲＯＭのサイズを小さくすることができるの
で有効である。

【００５０】また、本発明は通常ＲＯＭに比べＲＯＭサ
イズが大きくなるため、多ピン品でパッドネックなどに
よりＩＣの中に空きスペースがある場合、このスペース
を利用し、本発明ＲＯＭに変更することにより、テスト
時間の短縮ができ、コストダウンを図ることができる。
また、本発明はマイコン（バス方式はプリチャージ方
式）を例にしたが、２ⁿバイトのＲＯＭ、ポート、ＣＰ
Ｕなどを内蔵しているゲートアレイなどに対応が可能で
あり、テストを行うＲＯＭ容量が多くなる程その効果は
大きくなる。

【００５１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００５２】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。（１）請求項１記載の発明によれば、ＲＯＭの読み出し
動作の試験方法において、２ⁿバイトのＲＯＭを２^n-1
バイトずつの２ブロックとし、対応するアドレスを生成
し、２つのポートに同時にデータを読み出すようにした
ので、ＲＯＭＤＵＭＰテストのテスト時間を２分の１に
短縮することができる。

【００５３】（２）請求項２記載の発明によれば、ＲＯ
Ｍの読み出し動作の試験方法において、２ⁿバイトのＲ
ＯＭを２^n-2バイトずつの４ブロックとし、対応するア
ドレスを生成し、４つのポートに同時にデータを読み出
すようにしたので、ＲＯＭＤＵＭＰテストのテスト時間
を４分の１に短縮することができる。（３）請求項３記載の発明によれば、短時間で確実なＲ
ＯＭの読み出し動作の試験が可能なＲＯＭの読み出し動
作の試験回路を得ることができる。特に、ＥＰＲＯＭな
どユーザーにおいてデータを書き込むＲＯＭの試験回路
として好適である。

【００５４】（４）請求項４記載の発明によれば、短時
間で確実なＲＯＭの読み出し動作の試験が可能なＲＯＭ
の読み出し動作の試験回路を得ることができる。特に、
マスクＲＯＭなどユーザーにおいてデータを書き込まな
いＲＯＭの試験回路として好適であり、スイッチ回路を
有するＲＯＭアドレスバスを構成する方法に比べ、回路
の簡略化、ＲＯＭのサイズの縮小化を図ることができ
る。

【００５５】（５）請求項５記載の発明によれば、更に
短時間で確実なＲＯＭの読み出し動作の試験が可能なＲ
ＯＭの読み出し動作の試験回路を得ることができる。特
に、ＥＰＲＯＭなどユーザーにおいてデータを書き込む
ＲＯＭの試験回路として好適である。（６）請求項６記載の発明によれば、更に短時間で確実
なＲＯＭの読み出し動作の試験が可能なＲＯＭの読み出
し動作の試験回路を得ることができる。特に、マスクＲ
ＯＭなどユーザーにおいてデータを書き込まないＲＯＭ
の試験回路として好適であり、スイッチ回路を有するＲ
ＯＭアドレスバスを構成する方法に比べ、回路の簡略
化、ＲＯＭのサイズの縮小化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す２ブロックに分けた
ＲＯＭＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。

【図２】本発明の第１実施例を示す２ブロックに分けた
ＲＯＭアドレスを示す図である。

【図３】本発明の第２実施例を示す４ブロックに分けた
ＲＯＭＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。

【図４】本発明の第２実施例を示す切り換え回路図であ
る。

【図５】本発明の第２実施例を示す４ブロックに分けた
ＲＯＭアドレスを示す図である。

【図６】本発明の第３実施例を示す２ブロックに分けた
ＲＯＭＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。

【図７】本発明の第４実施例を示す４ブロックに分けた
ＲＯＭＤＵＭＰテスト構成図（６４ＫバイトのＲＯＭ
の場合）である。

【符号の説明】

１，２，２１，２２，２３，２４ＲＯＭ３，４，２５，２６，２７，２８ポートＡ，Ｂ，Ｃ，Ｄスイッチ回路Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ切り換え回路

Claims

【特許請求の範囲】

【請求項１】２ⁿバイトのＲＯＭを２^n-1バイトずつ
の２ブロックとし、ＲＯＭアドレスバスを構成すること
により対応するアドレスを生成し、ＲＯＭの読み出し動
作の試験時のみ通常のデータバスを介さず、試験専用の
バスを通して直接２つのポートに同時にデータを読み出
すことを特徴とするＲＯＭの読み出し動作の試験方法。
【請求項２】２ⁿバイトのＲＯＭを２^n-2バイトずつ
の４ブロックとし、ＲＯＭアドレスバスを構成すること
により対応するアドレスを生成し、ＲＯＭの読み出し動
作の試験時のみ通常のデータバスを介さず、試験専用の
バスを通して直接４つのポートに同時にデータを読み出
すことを特徴とするＲＯＭの読み出し動作の試験方法。
【請求項３】（ａ）通常のアドレスバスに試験信号を入
力可能なスイッチ回路を有するＲＯＭアドレスバス部
と、（ｂ）２^n-1バイトずつの２ブロックとした２ⁿバ
イトのＲＯＭと、（ｃ）該ＲＯＭの出力側に接続される
通常のデータバスと試験専用バスとの切り換え回路と、
（ｄ）該切り換え回路に接続される２つのポートとを具
備することを特徴とするＲＯＭの読み出し動作の試験回
路。
【請求項４】（ａ）アドレスバス群が２分され、それぞ
れ接続される２^n-1バイトずつの２ブロックとした２ⁿ
バイトのＲＯＭと、（ｃ）該ＲＯＭの出力側に接続され
る通常のデータバスと試験専用バスとの切り換え回路
と、（ｄ）該切り換え回路に接続される２つのポートと
を具備することを特徴とするＲＯＭの読み出し動作の試
験回路。
【請求項５】（ａ）通常のアドレスバスに試験信号を入
力可能なスイッチ回路を有するＲＯＭアドレスバス部
と、（ｂ）２^n-2バイトずつの４ブロックとした２ⁿバ
イトのＲＯＭと、（ｃ）該ＲＯＭの出力側に接続される
通常のデータバスと試験専用バスとの切り換え回路と、
（ｄ）該切り換え回路に接続される４つのポートとを具
備することを特徴とするＲＯＭの読み出し動作の試験回
路。
【請求項６】（ａ）アドレスバス群が４分され、それぞ
れ接続される２^n-2バイトずつの４ブロックとした２ⁿ
バイトのＲＯＭと、（ｂ）該ＲＯＭの出力側に接続され
る通常のデータバスと試験専用バスとの切り換え回路
と、（ｃ）該切り換え回路に接続される４つのポートと
を具備することを特徴とするＲＯＭの読み出し動作の試
験回路。