JPH10150040A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10150040A JPH10150040A JP30853296A JP30853296A JPH10150040A JP H10150040 A JPH10150040 A JP H10150040A JP 30853296 A JP30853296 A JP 30853296A JP 30853296 A JP30853296 A JP 30853296A JP H10150040 A JPH10150040 A JP H10150040A
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Abstract
(57)【要約】
【課題】 溝配線を完全なバンブー構造とすることがで
き、良好なエレクトロマイグレーション耐性を確保する
ことができる半導体装置およびその製造方法を提供す
る。 【解決手段】 溝配線を有する半導体装置において、溝
配線のうち配線幅を太くすることが設計上許容される部
分を、配線幅を太くする代わりに、例えば３本の互いに
平行に配置された溝配線１ａ、１ｂ、１ｃにより構成
し、それぞれの溝配線１ａ、１ｂ、１ｃの幅および厚さ
を配線材料の平坦面上における平均結晶粒径の１／２以
下にする。
き、良好なエレクトロマイグレーション耐性を確保する
ことができる半導体装置およびその製造方法を提供す
る。 【解決手段】 溝配線を有する半導体装置において、溝
配線のうち配線幅を太くすることが設計上許容される部
分を、配線幅を太くする代わりに、例えば３本の互いに
平行に配置された溝配線１ａ、１ｂ、１ｃにより構成
し、それぞれの溝配線１ａ、１ｂ、１ｃの幅および厚さ
を配線材料の平坦面上における平均結晶粒径の１／２以
下にする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、溝配線を有する半導体装
置に適用して好適なものである。
びその製造方法に関し、特に、溝配線を有する半導体装
置に適用して好適なものである。
【０００２】
【従来の技術】超ＬＳＩの高集積化によるその内部配線
の微細化に伴い、微細配線の加工技術および層間絶縁膜
の平坦化技術が重要になっている。
の微細化に伴い、微細配線の加工技術および層間絶縁膜
の平坦化技術が重要になっている。
【０００３】最近、配線の微細化および層間絶縁膜の平
坦化を簡便なプロセスにより実現することができる方法
として、いわゆる溝配線技術が検討されている。この溝
配線とは、あらかじめ層間絶縁膜に所定の配線溝を形成
し、この配線溝の内部にアルミニウム（Ａｌ）、Ａｌ合
金、銅（Ｃｕ）などの配線材料を埋め込みながら成膜し
た後、例えばＣＭＰ（Chemical Mechanical Polish）法
などにより、配線溝以外の部分に成膜された配線材料を
除去して、配線溝の内部だけに配線材料を残すことによ
り形成された配線をいう。
坦化を簡便なプロセスにより実現することができる方法
として、いわゆる溝配線技術が検討されている。この溝
配線とは、あらかじめ層間絶縁膜に所定の配線溝を形成
し、この配線溝の内部にアルミニウム（Ａｌ）、Ａｌ合
金、銅（Ｃｕ）などの配線材料を埋め込みながら成膜し
た後、例えばＣＭＰ（Chemical Mechanical Polish）法
などにより、配線溝以外の部分に成膜された配線材料を
除去して、配線溝の内部だけに配線材料を残すことによ
り形成された配線をいう。
【０００４】また、配線溝にＡｌ、Ａｌ合金、Ｃｕなど
の配線材料を埋め込む技術として、高温スパッタ法、リ
フロー法、高圧リフロー法などが検討されている。ここ
で、高温スパッタ法とは、基板を例えば５００℃程度の
高温に加熱した状態でスパッタにより配線材料を成膜
し、フローさせる技術である。リフロー法とは、低温ま
たは中温において一旦配線材料を成膜した後に基板を加
熱し、配線材料をさらにフローさせる技術である。ま
た、高圧リフロー法では、上述のリフロー法において基
板を加熱する時にさらに高圧ガスを導入することで、埋
め込み性の向上および加熱温度の低温化を図っている。
の配線材料を埋め込む技術として、高温スパッタ法、リ
フロー法、高圧リフロー法などが検討されている。ここ
で、高温スパッタ法とは、基板を例えば５００℃程度の
高温に加熱した状態でスパッタにより配線材料を成膜
し、フローさせる技術である。リフロー法とは、低温ま
たは中温において一旦配線材料を成膜した後に基板を加
熱し、配線材料をさらにフローさせる技術である。ま
た、高圧リフロー法では、上述のリフロー法において基
板を加熱する時にさらに高圧ガスを導入することで、埋
め込み性の向上および加熱温度の低温化を図っている。
【０００５】この高圧リフロー法による配線材料の埋め
込み方法の一例を図７に示す。すなわち、まず、図７Ａ
に示すように、シリコン（Ｓｉ）基板１０１上に形成さ
れた層間絶縁膜１０２に所定の配線溝１０３を形成した
後、スパッタ法により全面に例えばチタン（Ｔｉ）膜お
よび窒化チタン（ＴｉＮ）膜を順次成膜してＴｉＮ／Ｔ
ｉ膜１０４を形成する。次に、同じくスパッタ法によ
り、４００℃程度の基板温度で例えばＡｌ合金膜１０５
を全面に成膜する。このとき、配線溝１０３の上部の開
口部がＡｌ合金膜１０５により閉塞され、配線溝１０３
の内部にボイドが残された形状となる。次に、高圧リフ
ロー炉（図示せず）内にＳｉ基板１０１を入れた後、炉
内を高真空雰囲気にし、このＳｉ基板１０１を４００〜
４５０℃程度に加熱してＡｌ合金膜１０５を軟化させ
る。同時に、炉内にアルゴン（Ａｒ）などの高圧ガスを
導入し、図７Ｂに示すように、Ａｌ合金膜１０５を流動
させながら高圧ガスにより配線溝１０３内に押し込む。
このようにして、図７Ｃに示すように、Ａｌ合金膜１０
５を配線溝１０３内に充填し、同時にＡｌ合金膜１０５
の表面の平坦化を行う。
込み方法の一例を図７に示す。すなわち、まず、図７Ａ
に示すように、シリコン（Ｓｉ）基板１０１上に形成さ
れた層間絶縁膜１０２に所定の配線溝１０３を形成した
後、スパッタ法により全面に例えばチタン（Ｔｉ）膜お
よび窒化チタン（ＴｉＮ）膜を順次成膜してＴｉＮ／Ｔ
ｉ膜１０４を形成する。次に、同じくスパッタ法によ
り、４００℃程度の基板温度で例えばＡｌ合金膜１０５
を全面に成膜する。このとき、配線溝１０３の上部の開
口部がＡｌ合金膜１０５により閉塞され、配線溝１０３
の内部にボイドが残された形状となる。次に、高圧リフ
ロー炉（図示せず）内にＳｉ基板１０１を入れた後、炉
内を高真空雰囲気にし、このＳｉ基板１０１を４００〜
４５０℃程度に加熱してＡｌ合金膜１０５を軟化させ
る。同時に、炉内にアルゴン（Ａｒ）などの高圧ガスを
導入し、図７Ｂに示すように、Ａｌ合金膜１０５を流動
させながら高圧ガスにより配線溝１０３内に押し込む。
このようにして、図７Ｃに示すように、Ａｌ合金膜１０
５を配線溝１０３内に充填し、同時にＡｌ合金膜１０５
の表面の平坦化を行う。
【０００６】この高圧リフロー法は、高温スパッタ法や
通常のリフロー法に比べて、より微細な配線溝に配線材
料を埋め込むことができるという利点がある。
通常のリフロー法に比べて、より微細な配線溝に配線材
料を埋め込むことができるという利点がある。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来の溝配線技術には次のような問題があった。すなわ
ち、微細配線の形成においては、良好なエレクトロマイ
グレーション耐性の確保が重要である。図８に示すよう
に、溝配線１０６のエレクトロマイグレーション耐性
は、配線材料の粒界ａ、ｂ、ｃ、ｄが配線の長手方向に
対してほぼ垂直に存在する場合（以下「バンブー構造」
という。）には良好である。しかしながら、図９に示す
ように、配線の長手方向に沿う粒界ｅ、ｆが存在する場
合、すなわち粒界の三重点ａ´、ｂ´、ｃ´、ｄ´が存
在する場合には、溝配線１０６のエレクトロマイグレー
ション耐性は劣化することが知られている。これは、溝
配線１０６を流れる電流によるストレスにより、配線材
料の構成原子が配線の長手方向の粒界ｅ、ｆに沿って移
動してしまうためである。したがって、良好なエレクト
ロマイグレーション耐性を確保するためには、溝配線を
バンブー構造とすることが重要になる。しかしながら、
従来の技術においては、完全なバンブー構造を安定して
形成することは困難であった。
従来の溝配線技術には次のような問題があった。すなわ
ち、微細配線の形成においては、良好なエレクトロマイ
グレーション耐性の確保が重要である。図８に示すよう
に、溝配線１０６のエレクトロマイグレーション耐性
は、配線材料の粒界ａ、ｂ、ｃ、ｄが配線の長手方向に
対してほぼ垂直に存在する場合（以下「バンブー構造」
という。）には良好である。しかしながら、図９に示す
ように、配線の長手方向に沿う粒界ｅ、ｆが存在する場
合、すなわち粒界の三重点ａ´、ｂ´、ｃ´、ｄ´が存
在する場合には、溝配線１０６のエレクトロマイグレー
ション耐性は劣化することが知られている。これは、溝
配線１０６を流れる電流によるストレスにより、配線材
料の構成原子が配線の長手方向の粒界ｅ、ｆに沿って移
動してしまうためである。したがって、良好なエレクト
ロマイグレーション耐性を確保するためには、溝配線を
バンブー構造とすることが重要になる。しかしながら、
従来の技術においては、完全なバンブー構造を安定して
形成することは困難であった。
【０００８】一方、溝配線技術によらずに通常のドライ
エッチング法により配線パターンを形成する場合におい
ては、配線の線幅を細くすることにより、よりバンブー
構造化が進み、エレクトロマイグレーション耐性が向上
することが知られている。しかしながら、一旦平面上に
配線材料を成膜した後に、この配線材料を所定のパター
ンにエッチング加工する従来の方法では、配線幅をいく
ら細くしても配線の内部にはある確率で粒界の三重点が
必ず存在し、完全なバンブー構造を安定して形成するこ
とは困難である。
エッチング法により配線パターンを形成する場合におい
ては、配線の線幅を細くすることにより、よりバンブー
構造化が進み、エレクトロマイグレーション耐性が向上
することが知られている。しかしながら、一旦平面上に
配線材料を成膜した後に、この配線材料を所定のパター
ンにエッチング加工する従来の方法では、配線幅をいく
ら細くしても配線の内部にはある確率で粒界の三重点が
必ず存在し、完全なバンブー構造を安定して形成するこ
とは困難である。
【０００９】したがって、この発明の目的は、溝配線を
完全なバンブー構造とすることができ、溝配線のエレク
トロマイグレーション耐性を良好に確保することができ
る半導体装置およびその製造方法を提供することにあ
る。
完全なバンブー構造とすることができ、溝配線のエレク
トロマイグレーション耐性を良好に確保することができ
る半導体装置およびその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、溝配線を有する半導体装
置において、溝配線の少なくとも一部が、互いに並列に
設けられた複数の溝配線からなり、複数の溝配線のそれ
ぞれの溝配線の幅および厚さが、配線材料の平坦面上に
おける平均結晶粒径の１／２以下であることを特徴とす
るものである。
に、この発明の第１の発明は、溝配線を有する半導体装
置において、溝配線の少なくとも一部が、互いに並列に
設けられた複数の溝配線からなり、複数の溝配線のそれ
ぞれの溝配線の幅および厚さが、配線材料の平坦面上に
おける平均結晶粒径の１／２以下であることを特徴とす
るものである。
【００１１】この発明の第１の発明において、複数の溝
配線のそれぞれの溝配線の幅は例えば０．６μｍ以下で
ある。
配線のそれぞれの溝配線の幅は例えば０．６μｍ以下で
ある。
【００１２】この発明の第１の発明においては、複数の
溝配線の少なくとも一つの溝配線の底部に接続孔が設け
られ、この接続孔の径が配線材料の平均結晶粒径の１／
２以下である。この接続孔の径は例えば０．６μｍ以下
である。
溝配線の少なくとも一つの溝配線の底部に接続孔が設け
られ、この接続孔の径が配線材料の平均結晶粒径の１／
２以下である。この接続孔の径は例えば０．６μｍ以下
である。
【００１３】この発明の第２の発明は、溝配線を有する
半導体装置の製造方法において、互いに並列に設けら
れ、かつ、それらの幅および深さが配線材料の平坦面上
における平均結晶粒径の１／２以下である複数の配線溝
を層間絶縁膜に形成する工程と、高温スパッタ法、リフ
ロー法または高圧リフロー法により複数の配線溝に配線
材料を埋め込む工程と、複数の配線溝以外の部分に成膜
された配線材料を除去することにより複数の配線溝の内
部にのみ配線材料を残す工程とを有することを特徴とす
るものである。
半導体装置の製造方法において、互いに並列に設けら
れ、かつ、それらの幅および深さが配線材料の平坦面上
における平均結晶粒径の１／２以下である複数の配線溝
を層間絶縁膜に形成する工程と、高温スパッタ法、リフ
ロー法または高圧リフロー法により複数の配線溝に配線
材料を埋め込む工程と、複数の配線溝以外の部分に成膜
された配線材料を除去することにより複数の配線溝の内
部にのみ配線材料を残す工程とを有することを特徴とす
るものである。
【００１４】この発明の第２の発明において、複数の配
線溝のそれぞれの配線溝の幅は例えば０．６μｍ以下で
ある。
線溝のそれぞれの配線溝の幅は例えば０．６μｍ以下で
ある。
【００１５】この発明の第２の発明においては、複数の
配線溝の少なくとも一つの配線溝の底部に接続孔が設け
られ、この接続孔の径が配線材料の平均結晶粒径の１／
２以下である。この接続孔の径は例えば０．６μｍ以下
である。
配線溝の少なくとも一つの配線溝の底部に接続孔が設け
られ、この接続孔の径が配線材料の平均結晶粒径の１／
２以下である。この接続孔の径は例えば０．６μｍ以下
である。
【００１６】この発明において、配線材料は例えばＡ
ｌ、Ａｌ合金、ＣｕまたはＡｇである。
ｌ、Ａｌ合金、ＣｕまたはＡｇである。
【００１７】上述のように構成されたこの発明において
は、溝配線を構成する複数の溝配線のそれぞれの溝配線
の幅および厚さが、配線材料の平坦面上における平均結
晶粒径の１／２以下であることにより、それぞれの溝配
線を完全なバンブー構造とすることができ、良好なエレ
クトロマイグレーション耐性を確保することができる。
は、溝配線を構成する複数の溝配線のそれぞれの溝配線
の幅および厚さが、配線材料の平坦面上における平均結
晶粒径の１／２以下であることにより、それぞれの溝配
線を完全なバンブー構造とすることができ、良好なエレ
クトロマイグレーション耐性を確保することができる。
【００１８】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
においては、同一または対応する部分には同一の符号を
付す。
て図面を参照しながら説明する。なお、以下の実施形態
においては、同一または対応する部分には同一の符号を
付す。
【００１９】まず、この発明の第１の実施形態による半
導体装置について説明する。図１はこの第１の実施形態
による半導体装置の溝配線の部分の平面図を示し、図２
は図１のＩＩ−ＩＩ線に沿った断面図である。
導体装置について説明する。図１はこの第１の実施形態
による半導体装置の溝配線の部分の平面図を示し、図２
は図１のＩＩ−ＩＩ線に沿った断面図である。
【００２０】図１に示すように、この第１の実施形態に
よる半導体装置においては、溝配線のうち配線幅を太く
することが設計上許容される部分が、配線幅を太くする
代わりに、例えば３本の互いに平行に配置された溝配線
１ａ、１ｂ、１ｃにより構成されている。すなわち、こ
の部分では、これらの溝配線１ａ、１ｂ、１ｃが全体と
して一つの太い溝配線を構成している。ここで、これら
の溝配線１ａ、１ｂ、１ｃの配線材料は、例えばＣｕを
０．５％含んだＡｌ合金である。
よる半導体装置においては、溝配線のうち配線幅を太く
することが設計上許容される部分が、配線幅を太くする
代わりに、例えば３本の互いに平行に配置された溝配線
１ａ、１ｂ、１ｃにより構成されている。すなわち、こ
の部分では、これらの溝配線１ａ、１ｂ、１ｃが全体と
して一つの太い溝配線を構成している。ここで、これら
の溝配線１ａ、１ｂ、１ｃの配線材料は、例えばＣｕを
０．５％含んだＡｌ合金である。
【００２１】図２に示すように、この半導体装置におい
ては、Ｓｉ基板２上に例えば酸化シリコン（ＳｉＯ2 ）
膜からなる層間絶縁膜３が設けられている。層間絶縁膜
３には互いに平行な３本の配線溝４ａ、４ｂ、４ｃが形
成されており、これらの配線溝４ａ、４ｂ、４ｃの内部
に、ＴｉＮ／Ｔｉ膜５を密着層として、それぞれ溝配線
１ａ、１ｂ、１ｃが埋め込まれている。
ては、Ｓｉ基板２上に例えば酸化シリコン（ＳｉＯ2 ）
膜からなる層間絶縁膜３が設けられている。層間絶縁膜
３には互いに平行な３本の配線溝４ａ、４ｂ、４ｃが形
成されており、これらの配線溝４ａ、４ｂ、４ｃの内部
に、ＴｉＮ／Ｔｉ膜５を密着層として、それぞれ溝配線
１ａ、１ｂ、１ｃが埋め込まれている。
【００２２】この場合、これらの配線溝４ａ、４ｂ、４
ｃの幅および深さはそれぞれ配線材料、ここではＡｌ合
金の平均結晶粒径の１／２以下に選ばれ、具体的には例
えば約０．５μｍに選ばれている。言い換えれば、溝配
線１ａ、１ｂ、１ｃの幅および厚さはそれぞれＡｌ合金
の平均結晶粒径の１／２に選ばれ、具体的には、例えば
約０．５μｍに選ばれている。ここで、Ａｌ合金の平均
結晶粒径は一般に約１．１〜１．５μｍである。
ｃの幅および深さはそれぞれ配線材料、ここではＡｌ合
金の平均結晶粒径の１／２以下に選ばれ、具体的には例
えば約０．５μｍに選ばれている。言い換えれば、溝配
線１ａ、１ｂ、１ｃの幅および厚さはそれぞれＡｌ合金
の平均結晶粒径の１／２に選ばれ、具体的には、例えば
約０．５μｍに選ばれている。ここで、Ａｌ合金の平均
結晶粒径は一般に約１．１〜１．５μｍである。
【００２３】図１に示すように、この半導体装置におい
ては、上述のように溝配線１ａ、１ｂ、１ｃの幅および
厚さがＡｌ合金の平均結晶粒径の１／２以下に選ばれて
いることによって、これらの溝配線１ａ、１ｂ、１ｃの
粒界６ａ、６ｂ、６ｃは長手方向にほぼ垂直になってお
り、いずれも完全なバンブー構造となっている。
ては、上述のように溝配線１ａ、１ｂ、１ｃの幅および
厚さがＡｌ合金の平均結晶粒径の１／２以下に選ばれて
いることによって、これらの溝配線１ａ、１ｂ、１ｃの
粒界６ａ、６ｂ、６ｃは長手方向にほぼ垂直になってお
り、いずれも完全なバンブー構造となっている。
【００２４】次に、上述のように構成されたこの第１の
実施形態による半導体装置の製造方法について説明す
る。
実施形態による半導体装置の製造方法について説明す
る。
【００２５】まず、図３に示すように、Ｓｉ基板２上に
例えばＣＶＤ法により例えばＳｉＯ2 膜からなる層間絶
縁膜３を成膜する。次に、層間絶縁膜３上に、リソグラ
フィー工程により所定形状のレジストパターン（図示せ
ず）を形成した後、そのレジストパターン（図示せず）
をマスクとして例えば反応性イオンエッチング（ＲＩ
Ｅ）法などによりエッチングを行い、配線溝４ａ、４
ｂ、４ｃを形成する。その後、このレジストパターンを
除去する。
例えばＣＶＤ法により例えばＳｉＯ2 膜からなる層間絶
縁膜３を成膜する。次に、層間絶縁膜３上に、リソグラ
フィー工程により所定形状のレジストパターン（図示せ
ず）を形成した後、そのレジストパターン（図示せず）
をマスクとして例えば反応性イオンエッチング（ＲＩ
Ｅ）法などによりエッチングを行い、配線溝４ａ、４
ｂ、４ｃを形成する。その後、このレジストパターンを
除去する。
【００２６】次に、Ｓｉ基板２を熱処理装置のチャンバ
ー（図示せず）内のヒーターステージ（図示せず）上に
載せ、例えば層間絶縁膜３の脱ガスなどを目的として、
加熱処理を行う。この加熱処理の条件の一例を挙げる
と、プロセスガスとしてＡｒガスを用い、チャンバー内
圧力を１３３Ｐａとし、加熱温度を４５０℃、加熱時間
を２分間とする。
ー（図示せず）内のヒーターステージ（図示せず）上に
載せ、例えば層間絶縁膜３の脱ガスなどを目的として、
加熱処理を行う。この加熱処理の条件の一例を挙げる
と、プロセスガスとしてＡｒガスを用い、チャンバー内
圧力を１３３Ｐａとし、加熱温度を４５０℃、加熱時間
を２分間とする。
【００２７】次に、図４に示すように、例えばＤＣマグ
ネトロンスパッタ法により全面に例えば膜厚が２０ｎｍ
のＴｉ膜および例えば膜厚が５０ｎｍのＴｉＮ膜を順次
成膜してＴｉＮ／Ｔｉ膜５を形成する。このＴｉ膜の成
膜におけるスパッタ条件の一例を挙げると、プロセスガ
スとしてＡｒガスを用い、その流量は１００ｓｃｃｍと
し、圧力は０．４Ｐａ、ＤＣパワーは６ｋＷ、成膜温度
は４００℃とする。また、このＴｉＮ膜の成膜における
スパッタ条件の一例を挙げると、プロセスガスとしてＡ
ｒと窒素（Ｎ2 ）との混合ガスを用い、これらのＡｒガ
スおよびＮ2 ガスの流量をそれぞれ２０ｓｃｃｍ、７０
ｓｃｃｍ、圧力を０．４Ｐａ、ＤＣパワーを１２ｋＷ、
成膜温度を４００℃とする。
ネトロンスパッタ法により全面に例えば膜厚が２０ｎｍ
のＴｉ膜および例えば膜厚が５０ｎｍのＴｉＮ膜を順次
成膜してＴｉＮ／Ｔｉ膜５を形成する。このＴｉ膜の成
膜におけるスパッタ条件の一例を挙げると、プロセスガ
スとしてＡｒガスを用い、その流量は１００ｓｃｃｍと
し、圧力は０．４Ｐａ、ＤＣパワーは６ｋＷ、成膜温度
は４００℃とする。また、このＴｉＮ膜の成膜における
スパッタ条件の一例を挙げると、プロセスガスとしてＡ
ｒと窒素（Ｎ2 ）との混合ガスを用い、これらのＡｒガ
スおよびＮ2 ガスの流量をそれぞれ２０ｓｃｃｍ、７０
ｓｃｃｍ、圧力を０．４Ｐａ、ＤＣパワーを１２ｋＷ、
成膜温度を４００℃とする。
【００２８】引き続いて、同様にしてＤＣマグネトロン
スパッタ法により、例えば膜厚が５００ｎｍのＡｌ合金
膜７を成膜する。このとき、図４に示すように、配線溝
４ａ、４ｂ、４ｃの上部の開口部がＡｌ合金膜７により
閉塞され、これらの配線溝４ａ、４ｂ、４ｃの内部にボ
イドが形成された形状が形成される。このＡｌ合金膜７
の成膜におけるスパッタ条件の一例を挙げると、プロセ
スガスとしてＡｒガスを用い、その流量を１００ｓｃｃ
ｍとし、圧力を０．４Ｐａ、ＤＣパワーを１５ｋＷ、成
膜温度を４００℃とする。
スパッタ法により、例えば膜厚が５００ｎｍのＡｌ合金
膜７を成膜する。このとき、図４に示すように、配線溝
４ａ、４ｂ、４ｃの上部の開口部がＡｌ合金膜７により
閉塞され、これらの配線溝４ａ、４ｂ、４ｃの内部にボ
イドが形成された形状が形成される。このＡｌ合金膜７
の成膜におけるスパッタ条件の一例を挙げると、プロセ
スガスとしてＡｒガスを用い、その流量を１００ｓｃｃ
ｍとし、圧力を０．４Ｐａ、ＤＣパワーを１５ｋＷ、成
膜温度を４００℃とする。
【００２９】次に、高圧リフロー炉（図示せず）内にＳ
ｉ基板２を入れた後、Ａｌ合金膜７の高圧リフローを行
う。この高圧リフローの条件の一例を挙げると、プロセ
スガスとしてＡｒガスを用い、その圧力を７０ＭＰａと
し、リフロー時間を１分間、基板温度を４５℃とする。
これによって、図５に示すように、Ａｌ合金膜７がリフ
ローして配線溝４ａ、４ｂ、４ｃのそれぞれの内部にＡ
ｌ合金が充填されるとともに、Ａｌ合金膜７の表面平坦
化が行われる。
ｉ基板２を入れた後、Ａｌ合金膜７の高圧リフローを行
う。この高圧リフローの条件の一例を挙げると、プロセ
スガスとしてＡｒガスを用い、その圧力を７０ＭＰａと
し、リフロー時間を１分間、基板温度を４５℃とする。
これによって、図５に示すように、Ａｌ合金膜７がリフ
ローして配線溝４ａ、４ｂ、４ｃのそれぞれの内部にＡ
ｌ合金が充填されるとともに、Ａｌ合金膜７の表面平坦
化が行われる。
【００３０】次に、例えばＣＭＰ法により、Ａｌ合金膜
７およびＴｉＮ／Ｔｉ膜５を順次ラッピングして、配線
溝４ａ、４ｂ、４ｃの内部だけにこれらのＡｌ合金膜７
およびＴｉＮ／Ｔｉ膜５を残す。このＣＭＰ法による研
磨の条件の一例を挙げると、ＮＨ4 ＯＨベースでフュー
ムドシリカ含有のスラリーを用い、研磨圧力を１００ｇ
／ｃｍ2 、流量を１００ｃｃ／ｍｉｎ、温度を２５〜３
０℃とし、定盤および研磨ヘッドの回転数をそれぞれ３
０ｒｐｍとする。
７およびＴｉＮ／Ｔｉ膜５を順次ラッピングして、配線
溝４ａ、４ｂ、４ｃの内部だけにこれらのＡｌ合金膜７
およびＴｉＮ／Ｔｉ膜５を残す。このＣＭＰ法による研
磨の条件の一例を挙げると、ＮＨ4 ＯＨベースでフュー
ムドシリカ含有のスラリーを用い、研磨圧力を１００ｇ
／ｃｍ2 、流量を１００ｃｃ／ｍｉｎ、温度を２５〜３
０℃とし、定盤および研磨ヘッドの回転数をそれぞれ３
０ｒｐｍとする。
【００３１】この後、必要に応じてシンタ（Sinter）処
理を行う。このシンタ処理の条件の一例を挙げると、プ
ロセスガスとしてＮ2 ガスを用い、基板温度を４５０℃
とし、加熱時間を６０分とする。
理を行う。このシンタ処理の条件の一例を挙げると、プ
ロセスガスとしてＮ2 ガスを用い、基板温度を４５０℃
とし、加熱時間を６０分とする。
【００３２】以上の工程を経て、図１および図２に示す
ように、Ａｌ合金からなる完全なバンブー構造を有する
溝配線１ａ、１ｂ、１ｃが形成される。
ように、Ａｌ合金からなる完全なバンブー構造を有する
溝配線１ａ、１ｂ、１ｃが形成される。
【００３３】以上のように、この第１の実施形態によれ
ば、溝配線のうち配線幅を太くすることが設計上許容さ
れる部分を互いに平行な３本の溝配線１ａ、１ｂ、１ｃ
により構成し、それぞれの溝配線１ａ、１ｂ、１ｃの幅
および厚さを配線材料の平均結晶粒径の１／２以下にし
ていることにより、これらの溝配線１ａ、１ｂ、１ｃの
長手方向に沿った粒界は発生せず、完全なバンブー構造
を有するので、良好なエレクトロマイグレーション耐性
を確保することができる。また、これらの溝配線１ａ、
１ｂ、１ｃにより構成された部分の溝配線は全体として
断面積を大きくすることができることから、この溝配線
に大電流を流すことができるという利点を得ることもで
きる。
ば、溝配線のうち配線幅を太くすることが設計上許容さ
れる部分を互いに平行な３本の溝配線１ａ、１ｂ、１ｃ
により構成し、それぞれの溝配線１ａ、１ｂ、１ｃの幅
および厚さを配線材料の平均結晶粒径の１／２以下にし
ていることにより、これらの溝配線１ａ、１ｂ、１ｃの
長手方向に沿った粒界は発生せず、完全なバンブー構造
を有するので、良好なエレクトロマイグレーション耐性
を確保することができる。また、これらの溝配線１ａ、
１ｂ、１ｃにより構成された部分の溝配線は全体として
断面積を大きくすることができることから、この溝配線
に大電流を流すことができるという利点を得ることもで
きる。
【００３４】次に、この発明の第２の実施形態について
説明する。
説明する。
【００３５】この第２の実施形態においては、第１の実
施形態における溝配線１ａ、１ｂ、１ｃをそれぞれ配線
溝４ａ、４ｂ、４ｃの底部に形成された接続孔を介して
下層配線と接続する場合について説明する。図６は、こ
の半導体装置において３本の溝配線が接続孔を介して下
層配線と電気的に接続される部分を示す断面図である。
この半導体装置の平面図は図１と同様である。
施形態における溝配線１ａ、１ｂ、１ｃをそれぞれ配線
溝４ａ、４ｂ、４ｃの底部に形成された接続孔を介して
下層配線と接続する場合について説明する。図６は、こ
の半導体装置において３本の溝配線が接続孔を介して下
層配線と電気的に接続される部分を示す断面図である。
この半導体装置の平面図は図１と同様である。
【００３６】図６に示すように、この第２の実施形態に
よる半導体装置においては、Ｓｉ基板２上に例えばＳｉ
Ｏ2 膜からなる層間絶縁膜８が設けられ、その上面には
所定パターンの下層Ａｌ合金配線９が設けられている。
下層Ａｌ合金配線９の全面は例えばＳｉＯ2 膜からなる
層間絶縁膜３で覆われている。この層間絶縁膜３には、
配線溝４ａ、４ｂ、４ｃおよび接続孔１０ａ、１０ｂ、
１０ｃが形成されている。これらの配線溝４ａ、４ｂ、
４ｃおよび接続孔１０ａ、１０ｂ、１０ｃには、ＴｉＮ
／Ｔｉ膜５を密着層として、例えばＣｕを０．５％含ん
だＡｌ合金からなる溝配線１ａ、１ｂ、１ｃが埋め込ま
れている。これらの溝配線１ａ、１ｂ、１ｃはそれぞれ
接続孔１０ａ、１０ｂ、１０ｃを介して下層Ａｌ合金配
線９にコンタクトしている。ここで、接続孔１０ａ、１
０ｂ、１０ｃの径は、配線材料であるＡｌ合金の平均結
晶粒径の１／２以下に選ばれ、具体的には、例えば約
０．４μｍに選ばれている。その他のことは、第１の実
施形態による半導体装置と同様である。
よる半導体装置においては、Ｓｉ基板２上に例えばＳｉ
Ｏ2 膜からなる層間絶縁膜８が設けられ、その上面には
所定パターンの下層Ａｌ合金配線９が設けられている。
下層Ａｌ合金配線９の全面は例えばＳｉＯ2 膜からなる
層間絶縁膜３で覆われている。この層間絶縁膜３には、
配線溝４ａ、４ｂ、４ｃおよび接続孔１０ａ、１０ｂ、
１０ｃが形成されている。これらの配線溝４ａ、４ｂ、
４ｃおよび接続孔１０ａ、１０ｂ、１０ｃには、ＴｉＮ
／Ｔｉ膜５を密着層として、例えばＣｕを０．５％含ん
だＡｌ合金からなる溝配線１ａ、１ｂ、１ｃが埋め込ま
れている。これらの溝配線１ａ、１ｂ、１ｃはそれぞれ
接続孔１０ａ、１０ｂ、１０ｃを介して下層Ａｌ合金配
線９にコンタクトしている。ここで、接続孔１０ａ、１
０ｂ、１０ｃの径は、配線材料であるＡｌ合金の平均結
晶粒径の１／２以下に選ばれ、具体的には、例えば約
０．４μｍに選ばれている。その他のことは、第１の実
施形態による半導体装置と同様である。
【００３７】図６に示すように、この半導体装置におい
ては、上述のように、接続孔１０ａ、１０ｂ、１０ｃの
径がＡｌ合金の平均結晶粒径の１／２以下に選ばれてい
ることによって、接続孔１０ａ、１０ｂ、１０ｃの内部
のそれぞれの結晶粒１１ａ、１１ｂ、１１ｃは接続孔１
０ａ、１０ｂ、１０ｃに対して輪切り状に存在し、その
粒界１２ａ、１２ｂ、１２ｃは電流の流れる方向とほぼ
垂直に形成される。そのため接続孔１０ａ、１０ｂ、１
０ｃの内部に粒界の三重点は存在せず、そこの配線材料
は完全なバンブー構造となっている。
ては、上述のように、接続孔１０ａ、１０ｂ、１０ｃの
径がＡｌ合金の平均結晶粒径の１／２以下に選ばれてい
ることによって、接続孔１０ａ、１０ｂ、１０ｃの内部
のそれぞれの結晶粒１１ａ、１１ｂ、１１ｃは接続孔１
０ａ、１０ｂ、１０ｃに対して輪切り状に存在し、その
粒界１２ａ、１２ｂ、１２ｃは電流の流れる方向とほぼ
垂直に形成される。そのため接続孔１０ａ、１０ｂ、１
０ｃの内部に粒界の三重点は存在せず、そこの配線材料
は完全なバンブー構造となっている。
【００３８】次に、上述のように構成されたこの第２の
実施形態による半導体装置の製造方法について説明す
る。
実施形態による半導体装置の製造方法について説明す
る。
【００３９】まず、Ｓｉ基板２上に例えばＣＶＤ法によ
り例えばＳｉＯ2 膜からなる層間絶縁膜８を成膜する。
次に、層間絶縁膜８上に、所定パターンの下層Ａｌ合金
配線９を形成した後、その全面を例えばＳｉＯ2 膜の層
間絶縁膜３で覆う。次に、層間絶縁膜３に接続孔１０
ａ、１０ｂ、１０ｃおよび配線溝４ａ、４ｂ、４ｃを形
成する。すなわち、例えば、まず、層間絶縁膜３上に、
リソグラフィー工程により所定形状のレジストパターン
（図示せず）を形成した後、そのレジストパターン（図
示せず）をマスクとして例えばＲＩＥ法などによりエッ
チングを行い、接続孔１０ａ、１０ｂ、１０ｃを形成す
る。その後、第１の実施形態と同様にして配線溝４ａ、
４ｂ、４ｃを形成する。
り例えばＳｉＯ2 膜からなる層間絶縁膜８を成膜する。
次に、層間絶縁膜８上に、所定パターンの下層Ａｌ合金
配線９を形成した後、その全面を例えばＳｉＯ2 膜の層
間絶縁膜３で覆う。次に、層間絶縁膜３に接続孔１０
ａ、１０ｂ、１０ｃおよび配線溝４ａ、４ｂ、４ｃを形
成する。すなわち、例えば、まず、層間絶縁膜３上に、
リソグラフィー工程により所定形状のレジストパターン
（図示せず）を形成した後、そのレジストパターン（図
示せず）をマスクとして例えばＲＩＥ法などによりエッ
チングを行い、接続孔１０ａ、１０ｂ、１０ｃを形成す
る。その後、第１の実施形態と同様にして配線溝４ａ、
４ｂ、４ｃを形成する。
【００４０】次に、第１の実施形態と同様に、層間絶縁
膜３の脱ガスなどを目的としてＳｉ基板２の加熱処理を
行う。その後、Ａｒガスを用いたスパッタエッチング法
などにより、接続孔１０ａ、１０ｂ、１０ｃの底部にお
ける下層Ａｌ合金配線９の表面に形成された自然酸化膜
（図示せず）を除去する。
膜３の脱ガスなどを目的としてＳｉ基板２の加熱処理を
行う。その後、Ａｒガスを用いたスパッタエッチング法
などにより、接続孔１０ａ、１０ｂ、１０ｃの底部にお
ける下層Ａｌ合金配線９の表面に形成された自然酸化膜
（図示せず）を除去する。
【００４１】この後、第１の実施形態と同様にして、Ａ
ｌ合金膜７の成膜、高圧リフローおよびＣＭＰ法による
ラッピングを順次行い、Ａｌ合金からなる完全なバンブ
ー構造を有する溝配線１ａ、１ｂ、１ｃを形成する。
ｌ合金膜７の成膜、高圧リフローおよびＣＭＰ法による
ラッピングを順次行い、Ａｌ合金からなる完全なバンブ
ー構造を有する溝配線１ａ、１ｂ、１ｃを形成する。
【００４２】以上のように、この第２の実施形態によれ
ば、接続孔１０ａ、１０ｂ、１０ｃの内部の部分を含む
溝配線１ａ、１ｂ、１ｃの全体が完全なバンブー構造を
有することにより、第１の実施形態と同様に、良好なエ
レクトロマイグレーション耐性を確保することができ、
また、溝配線に大電流を流すことができるという利点を
得ることができる。
ば、接続孔１０ａ、１０ｂ、１０ｃの内部の部分を含む
溝配線１ａ、１ｂ、１ｃの全体が完全なバンブー構造を
有することにより、第１の実施形態と同様に、良好なエ
レクトロマイグレーション耐性を確保することができ、
また、溝配線に大電流を流すことができるという利点を
得ることができる。
【００４３】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００４４】例えば、上述の実施形態における基板加熱
処理条件、ＴｉＮ／Ｔｉ膜５およびＡｌ合金膜７の成膜
条件、高圧リフロー条件およびＣＭＰ条件はあくまでも
例に過ぎず、必要に応じてこれらとは異なる条件で、基
板加熱、成膜、高圧リフローおよびラッピングを行って
もよい。
処理条件、ＴｉＮ／Ｔｉ膜５およびＡｌ合金膜７の成膜
条件、高圧リフロー条件およびＣＭＰ条件はあくまでも
例に過ぎず、必要に応じてこれらとは異なる条件で、基
板加熱、成膜、高圧リフローおよびラッピングを行って
もよい。
【００４５】また、上述の実施形態においては、配線材
料としてＣｕを０．５％含んだＡｌ合金を用いたが、Ｃ
ｕの含有率は０．５％以外であってもよいことは勿論、
Ｃｕ、Ｓｉ、ゲルマニウム（Ｇｅ）などの元素を少なく
とも一種類含んだＡｌ合金、例えばＡｌ−Ｓｉ、Ａｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｇｅなどを用いてもよい。
料としてＣｕを０．５％含んだＡｌ合金を用いたが、Ｃ
ｕの含有率は０．５％以外であってもよいことは勿論、
Ｃｕ、Ｓｉ、ゲルマニウム（Ｇｅ）などの元素を少なく
とも一種類含んだＡｌ合金、例えばＡｌ−Ｓｉ、Ａｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｇｅなどを用いてもよい。
【００４６】さらに、上述の実施形態において用いたＴ
ｉＮ／Ｔｉ膜５の代わりに、Ｔｉ単層膜、ＴｉＮ単層
膜、Ｔｉ／ＴｉＮ／Ｔｉ膜などを用いてもよく、また、
ＴｉＮ以外にＴｉＷ、Ｗまたはこれらの積層膜を用いて
もよい。
ｉＮ／Ｔｉ膜５の代わりに、Ｔｉ単層膜、ＴｉＮ単層
膜、Ｔｉ／ＴｉＮ／Ｔｉ膜などを用いてもよく、また、
ＴｉＮ以外にＴｉＷ、Ｗまたはこれらの積層膜を用いて
もよい。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、溝配線の少なくとも一部が互いに並列に設けられた
複数の溝配線からなり、この複数の溝配線のそれぞれの
溝配線の幅および厚さが配線材料の平坦面上における平
均結晶粒径の１／２以下であることにより、溝配線を完
全なバンブー構造とすることができ、良好なエレクトロ
マイグレーション耐性を確保することができる。
ば、溝配線の少なくとも一部が互いに並列に設けられた
複数の溝配線からなり、この複数の溝配線のそれぞれの
溝配線の幅および厚さが配線材料の平坦面上における平
均結晶粒径の１／２以下であることにより、溝配線を完
全なバンブー構造とすることができ、良好なエレクトロ
マイグレーション耐性を確保することができる。
【図１】この発明の第１の実施形態による半導体装置を
示す平面図である。
示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿った断面図である。
【図３】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図４】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図５】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図６】この発明の第２の実施形態による半導体装置を
示す断面図である。
示す断面図である。
【図７】高圧リフローを用いた従来の溝配線技術を説明
するための断面図である。
するための断面図である。
【図８】溝配線におけるバンブー構造を説明するための
断面図である。
断面図である。
【図９】従来の技術における溝配線の問題点を説明する
ための断面図である。
ための断面図である。
１ａ、１ｂ、１ｃ・・・溝配線、２・・・Ｓｉ基板、
３、８・・・層間絶縁膜、４ａ、４ｂ、４ｃ・・・配線
溝、６ａ、６ｂ、６ｃ、１２ａ、１２ｂ、１２ｃ・・・
粒界、７・・・Ａｌ合金膜、９・・・下層Ａｌ合金配
線、１１ａ、１１ｂ、１１ｃ・・・結晶粒
３、８・・・層間絶縁膜、４ａ、４ｂ、４ｃ・・・配線
溝、６ａ、６ｂ、６ｃ、１２ａ、１２ｂ、１２ｃ・・・
粒界、７・・・Ａｌ合金膜、９・・・下層Ａｌ合金配
線、１１ａ、１１ｂ、１１ｃ・・・結晶粒
Claims (10)
- 【請求項１】 溝配線を有する半導体装置において、 上記溝配線の少なくとも一部が、互いに並列に設けられ
た複数の溝配線からなり、 上記複数の溝配線のそれぞれの溝配線の幅および厚さ
が、配線材料の平坦面上における平均結晶粒径の１／２
以下であることを特徴とする半導体装置。 - 【請求項２】 上記複数の溝配線のそれぞれの溝配線の
幅が０．６μｍ以下であることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 上記複数の溝配線の少なくとも一つの溝
配線の底部に接続孔が設けられ、この接続孔の径が上記
配線材料の上記平均結晶粒径の１／２以下であることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記接続孔の径が０．６μｍ以下である
ことを特徴とする請求項３記載の半導体装置。 - 【請求項５】 上記配線材料は、アルミニウム、アルミ
ニウム合金、銅または銀であることを特徴とする請求項
１記載の半導体装置。 - 【請求項６】 溝配線を有する半導体装置の製造方法に
おいて、 互いに並列に設けられ、かつ、それらの幅および深さが
配線材料の平坦面上における平均結晶粒径の１／２以下
である複数の配線溝を層間絶縁膜に形成する工程と、 高温スパッタ法、リフロー法または高圧リフロー法によ
り上記複数の配線溝に配線材料を埋め込む工程と、 上記複数の配線溝以外の部分に成膜された上記配線材料
を除去することにより上記複数の配線溝の内部にのみ上
記配線材料を残す工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項７】 上記複数の配線溝のそれぞれの配線溝の
幅が０．６μｍ以下であることを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項８】 上記複数の配線溝の少なくとも一つの配
線溝の底部に接続孔が設けられ、この接続孔の径が上記
配線材料の上記平均結晶粒径の１／２以下であることを
特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項９】 上記接続孔の径が０．６μｍ以下である
ことを特徴とする請求項８記載の半導体装置の製造方
法。 - 【請求項１０】 上記配線材料は、アルミニウム、アル
ミニウム合金、銅または銀であることを特徴とする請求
項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30853296A JPH10150040A (ja) | 1996-11-19 | 1996-11-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30853296A JPH10150040A (ja) | 1996-11-19 | 1996-11-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150040A true JPH10150040A (ja) | 1998-06-02 |
Family
ID=17982173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30853296A Pending JPH10150040A (ja) | 1996-11-19 | 1996-11-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407453B1 (en) | 1999-03-11 | 2002-06-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1996
- 1996-11-19 JP JP30853296A patent/JPH10150040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407453B1 (en) | 1999-03-11 | 2002-06-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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