JPH10150165A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 DRAM(ダイナミックランダムアクセスメモリ)
では大容量化に伴い、動作時に同時に充放電されるデー
タ線の本数が増加し、消費電力が増大する問題がある。
これを抑えるためにデータ線を多分割して短くした場
合、チップ面積の増加が問題となる。 【解決手段】 データ線を多分割し、データ線と平行に
グローバルデータ線を配線して階層化することによりチ
ップ面積の増加を抑える。このとき、データ線とグロー
バルデータ線を接続するスイッチを分離、または交互配
置にして、さらにチップ面積を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にDRAM(ダイナミック・ランダム・アクセス・メ
モリ)の低消費電力化・高速化・小面積化に関するもの
である。

【０００２】

【従来の技術】近年、DRAMは高集積化が進み、すでに1G
b DRAMの試作チップが発表されている。このような大容
量のDRAMを実現する際の最も大きな問題点は消費電力の
増加である。DRAMの消費電力はメモリアレイによるもの
と周辺回路によるものに分けられるが、通常、前者が大
きな割合を占める。メモリアレイが消費する電力はデー
タ線の寄生容量Cdの充放電によるものであるが、大容量
になるほど同時に充放電されるデータ線の本数が増加す
るため、このメモリアレイの消費電力が大きくなる。

【０００３】このCdの充放電電力を低減するため、ある
いはメモリセルの読み出し信号を増加させるため、デー
タ線を階層化し、多分割する方式が注目されている。デ
ータ線の分割数を増やしたときに、チップ面積を増加さ
せない方式としてBMGB (Bidirectional Matched Global
Bit Line)方式が、"1993 Symposium on VLSI Circuits
Digest of Technical Papers" (IEEE、1993年発行、91
-92ページ)に詳述されている。

【０００４】図16に上記文献のFig.1に記載のBMGB方式
のメモリアレイを示す。本例ではセンスアンプ(SA)間
に、データ線をデータ線方向に4対、ワード線方向に2対
の8対(D0-D0B、D1-D1Bなど)配置している。ワード線(W)
とデータ線(D)の交点にはメモリセル(MC)を接続する。
折り返し型データ線方式のセル配置を用いている。各々
のDにはデータ線接続用スイッチ(QT)を設ける。Dと平行
にグローバルデータ線対(GD-GDB)を配線する。3本のGD
をデータ線方向に並べて(GD0からGD2)、互いにグローバ
ルデータ線分離用スイッチ(QM)で接続する。両端のGD対
にはセンスアンプ(SA0、SA1)を接続する。

【０００５】DとGDの接続関係は次のようになってい
る。D0-D0B、D1-D1Bは右端にそれぞれQT0、QT1が接続さ
れる。QT0、QT1はそれぞれGD0-GD0B、GD1-GD1Bへ接続さ
れる。D2-D2B、D3-D3Bは左端にそれぞれQT2、QT3が接続
される。QT2、QT3はそれぞれGD1-GD1B、GD0-GD0Bへ接続
される。すなわち、本例では、QTおよびQMがスイッチブ
ロックSWBの部分に集中して配置されている。ほかのDに
ついても同様にGDと接続される。

【０００６】図16ではW0とD0、D1の交点のMCからデータ
を読み出す場合のスイッチの制御を示している。QT0、Q
T1のみをオンし、他のQTはオフする。QM0-QM0Bをオフし
てQM1-QM1Bをオンする。これにより、D0-D0BはGD0-GD0B
を介してSA0に接続され、D1-D1BはGD1-GD1B、GD2-GD2B
を介してSA1に接続される。

【０００７】この方式ではセンスアンプに接続されるD
の長さが通常のアレイ構成に比較して1/4になり、Cdが1
/4に低減される。その分GDの寄生容量が余分に接続され
るが、Dには多数のメモリセルのトランジスタが接続さ
れており寄生容量が大きいのに対して、GDはDより上層
の配線層を用いた単純な配線であるため比較的寄生容量
が小さい。従ってセンスアンプに接続される寄生容量の
トータルは従来方式のCdよりも小さくなる。これによ
り、アレイの充放電電力の低減および高S/N化が可能に
なる。

【０００８】図23に、上記文献のFig.2に示された従来
のツイストグローバルデータ線を示す。GD間のカップリ
ングノイズを低減するために、GD線をツイストした例で
ある。図ではGDの長さをワード線1024本分、Dの長さを
ワード線128本分としている。ここでセンスアンプブロ
ックSBにはCMOSセンスアンプ等が含まれる。また、DとQ
Tを省略して示している。

【０００９】図のようにSB0、SB1に接続されるGDはQM0
とQM1の領域でツイストし、SB2、SB3に接続されるGDは
一列ずらして、QM6とQM8の領域でツイストする。他のGD
は図23に示した分を単位として、ワード線方向に繰り返
す形で配置される。

【００１０】

【発明が解決しようとする課題】

(1)スイッチの面積の問題 図１６のBMGB方式のスイッチブロックSWBを具体的な集
積回路上で実現するための平面図(レイアウト)の例を図
17に示す。スイッチQT及びQMはそれぞれ１個のＭＯＳト
ランジスタで実現できると仮定した。ここで、ACTはMOS
トランジスタを形成する活性領域、FGはゲート電極、CO
NTはDを形成する導電層とACTの接続領域、TC1はDを形成
する導電層とGDを形成する導電層との接続領域である。
図17のレイアウトにおいては最小加工寸法をFとし、層
間の合わせ余裕を0とした理想的なレイアウトルールを
想定しており、ワード線方向には8F、データ線方向には
13Fでレイアウトでき、図16に示したアレイでのスイッ
チ部分のトータルの長さは26Fとなる。しかし、本レイ
アウトでは配線の交差が多く、レイアウトが困難であり
面積が大きくなる問題がある。さらに、交差部分で細長
い拡散層を用いて配線する必要があり、スイッチ部分で
の抵抗が大きくなる問題がある。

【００１１】(2)GDが長くなった場合の、信号遅延、消
費電力の問題 図16のアレイでは、チップが大容量化してアレイサイズ
が大きくなると、GDが長くなり、GDでの信号遅延や消費
電力が増加する問題がある。

【００１２】(3)GDが長くなった場合の、S/Nの問題 SA0とSA1に接続されるグローバルデータ線GDの長さのア
ンバランスがS/Nを低下させる問題がある。例えば、図1
6においてワード線W0が選択された場合、データ対線D0-
D0Bは対線GD0-GD0Bを介してSA0に接続されるが、対線D1
-D1Bは対線GD1-GD1BとGD2-GD2Bを介してSA1に接続され
る。この方式では以下のように固有のS/Nの問題があ
る。

【００１３】今、Dの1本あたりの寄生容量をCd、GDのD
と同じ長さの部分の寄生容量をCgd、メモリセル容量をC
sとする。SA0の入力GD0に接続される寄生容量は、メモ
リセルが繋がるためにCsa0(t)=Cs+Cd+Cgdであり、入力G
D0Bに接続される寄生容量は、メモリセルが繋がらない
ためにCsa0(b)=Cd+Cgdである。同様に、SA1の入力GD1に
接続される寄生容量はCsa1(t)=Cs+Cd+3Cgdであり、入力
GD1Bに接続される寄生容量はCsa1(b)=Cd+3Cgdである。
ここで、SA0、SA1において、メモリセル容量分の入力対
線間のアンバランスで引き起こされるノイズvn(0)及びv
n(1)は「超LSIメモリ」(伊藤清男著、培風館、1994年発
行、205ページ)により以下のように与えられる。

【００１４】vn(0) = A Cs {K0/(Cd+Cgd)}^(1/2) vn(1) = A Cs {K1/(Cd+3Cgd)}^(1/2) ここで、Aは比例定数、K0とK1はそれぞれSA0とSA1の増
幅速度である。GDの寄生容量が無視できない場合、vn
(0)がvn(1)に比較して非常に増加する恐れがある。すな
わちCd+Cgd < Cd+3Cgdであり、またSA0とSA1を同じ駆動
力で駆動した場合、寄生容量の小さいSA0が速く増幅さ
れてK0 > K1となるからである。

【００１５】また、別のノイズとして、D0-D0BからD1-D
1Bへのカップリングノイズが増加する恐れがある。これ
は上に述べたように、SA0とSA1の増幅速度に差がある
と、D0-D0Bが速く大振幅に増幅されるため、遅く増幅さ
れるので、まだ小信号のままの状態にあるD1-D1Bへの容
量結合ノイズが無視できなくなるからである。

【００１６】(4)GD間のカップリングノイズの問題 図23に示したGDのツイスト方法では、ワーストケースの
場合にカップリングにアンバランスがあり、ノイズを完
全にキャンセルできない。

【００１７】読みだし信号量がもっとも小さくなるワー
ストケースである、図23でQM0、QM5をオフ、他のQMをオ
ンした場合を考える。全てのGDが1Vにプリチャージさ
れ、フローティングになっている状態から、SB1中のSA
を起動して、センスアンプノードI1を2Vに、I1Bを0Vに
増幅したとする。このときに、I3、I3BにつながるGDが
受けるカップリングノイズを考える。はじめにI3につい
ては、GD9がGD4Bから負のカップリングを受け、GD6がGD
1から正のカップリングを受ける。しかしながら、GD9の
長さは128W分であり、GD6の長さは256W分であるため、
正のカップリングの方が2倍大きくなり、128W分の正の
ノイズがキャンセルされず残ることになる。次にI3Bに
ついては、GD8BがGD3Bから負のカップリングを受け、GD
7BがGD2から正のカップリングを受ける。この場合は、G
D8B、GD7Bともに長さは256W分であり、正負のカップリ
ングがキャンセルされる。従って、I3、I3Bが受けるノ
イズが異なるため、SB3中のSAの動作マージンが低下す
る。

【００１８】今度は逆に、SB3中のSAを起動して、セン
スアンプノードI3を2Vに、I3Bを0Vに増幅した場合にI
1、I1BにつながるGDが受けるカップリングノイズを考え
る。はじめにI1については、GD2がGD7Bから負のカップ
リングを受け、GD1がGD6から正のカップリングを受け
る。この場合は、GD2、GD1ともに長さは256W分であり、
正負のカップリングがキャンセルされる。次にI1Bにつ
いては、GD4BがGD9から正のカップリングを受け、GD3B
がGD8Bから負のカップリングを受ける。しかしながら、
GD4Bの長さは128W分であり、GD3Bの長さは256W分である
ため、負のカップリングの方が2倍大きくなり、128W分
の負のノイズがキャンセルされず残ることになる。従っ
て、この場合もI1、I1Bが受けるノイズが異なるため、S
B1中のSAの動作マージンが低下する。

【００１９】本発明の目的は、階層データ線方式のDRAM
において、 (1)データ線を階層化する際のスイッチを小さくし、デ
ータ線の分割数を増加したときにチップ面積を増加させ
ない回路方式を提供することにある。

【００２０】(2)また、グローバルデータ線での信号遅
延や消費電力の増加を抑えることにある。

【００２１】(3)また、グローバルデータ線の寄生容量
にアンバランスがあってもS/Nを低下させない動作方式
を提供することにある。

【００２２】(4)また、グローバルデータ線間のカップ
リングノイズを低減することにある。

【００２３】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体記憶装置は、 (1) 長さ方向を第一の方向に平行に配線されたワード
線と、長さ方向を第一の方向と直交する第二の方向に平
行に配線されたデータ線と、前記ワード線と前記データ
線の交点に配置されたメモリセルと、データ線接続用ス
イッチと、長さ方向を第二の方向に平行に配線されたグ
ローバルデータ線と、グローバルデータ線分離用スイッ
チと、センスアンプを備え、グローバルデータ線は第二
の方向に複数配置され、両端に配置された2対のグロー
バルデータ線には、各々異なるセンスアンプが接続さ
れ、第二の方向に隣接するグローバルデータ線は、互い
に2個の直列に接続されたグローバルデータ線分離用ス
イッチにより接続され、第一の方向に並んだ2対のデー
タ線のうち、1対のデータ線はグローバルデータ線とグ
ローバルデータ線分離用スイッチの接続点にデータ線接
続用スイッチを介して接続され、もう1対のデータ線は2
個のグローバルデータ線分離用スイッチの接続点にデー
タ線接続用スイッチを介して接続されることを特徴とす
る。

【００２４】(2) 長さ方向を第一の方向に平行に配線
されたワード線と、長さ方向を第一の方向と直交する第
二の方向に平行に配線されたデータ線と、前記ワード線
と前記データ線の交点に配置されたメモリセルと、デー
タ線接続用スイッチと、長さ方向を第二の方向に平行に
配線されたグローバルデータ線と、グローバルデータ線
分離用スイッチと、センスアンプを備え、グローバルデ
ータ線は第二の方向に複数配置され、両端に配置された
2対のグローバルデータ線には、各々異なるセンスアン
プが接続され、第二の方向に隣接するグローバルデータ
線は、互いに1個のグローバルデータ線分離用スイッチ
により接続され、第一の方向に並んだ2対のデータ線
が、各々異なるグローバルデータ線対に、データ線接続
用スイッチを介して接続され、第一の方向に並んだ2対
のデータ線のデータ線接続用スイッチが、データ線をは
さんで互いに反対側にあることを特徴とする。

【００２５】(3) 長さ方向を第一の方向に平行に配線
されたワード線と、長さ方向を第一の方向と直交する第
二の方向に平行に配線されたデータ線と、前記ワード線
と前記データ線の交点に配置されたメモリセルと、デー
タ線接続用スイッチと、長さ方向を第二の方向に平行に
配線されたグローバルデータ線と、グローバルデータ線
分離用スイッチと、センスアンプを備え、グローバルデ
ータ線は第二の方向に複数配置され、両端に配置された
2対のグローバルデータ線には、各々異なるセンスアン
プが接続され、第二の方向に隣接するグローバルデータ
線は、互いに1個のグローバルデータ線分離用スイッチ
により接続され、第一の方向に並んだ2対のデータ線
が、各々異なるグローバルデータ線対に、データ線接続
用スイッチを介して接続され、第一の方向に並んだ2対
のデータ線のデータ線接続用スイッチが、データ線に対
して同じ側にあり、第二の方向にずらして配置されてい
ることを特徴とする。

【００２６】(4) 前記(1)から(3)に記載の半導体記憶
装置において、第一の方向に並んだ2対のデータ線から
データを読み出す、または、これらにデータを書き込む
際に、第一のデータ線対と第一のグローバルデータ線対
の間にある第一のデータ線接続用スイッチを導通して、
第一のデータ線と第一のセンスアンプを接続し、第二の
データ線対と第二のグローバルデータ線対の間にある第
二のデータ線接続用スイッチを導通して、第二のデータ
線と第二のセンスアンプを接続し、第一のグローバルデ
ータ線対と第二のグローバルデータ線対の間に接続され
た1個または2個のグローバルデータ分離用スイッチを非
導通状態にすることを特徴とする。

【００２７】(5) 前記(1)から(3)に記載の半導体記憶
装置において、列スイッチと、長さ方向を第二の方向に
平行に配線され、上記列スイッチを制御する列選択線
と、基板と、第一の配線層と、第二の配線層を備え、列
スイッチは基板上に形成され、データ線は第一の配線層
で形成され、グローバルデータ線と、列選択線は、第二
の配線層で形成され、第一の配線層は基板と第二の配線
層に挟まれており、グローバルデータ線はデータ線2本
につき1本のピッチで配線され、列選択線はデータ線4本
以上につき1本のピッチで配線されることを特徴とす
る。

【００２８】(6) 前記(1)から(3)に記載の半導体記憶
装置において、列スイッチと、長さ方向を第二の方向に
平行に配線され、上記列スイッチを制御する列選択線
と、基板と、第一の配線層と、第二の配線層と、第三の
配線層を備え、列スイッチは基板上に形成され、データ
線は第一の配線層で形成され、グローバルデータ線は、
第二の配線層で形成され、列選択線は、第三の配線層で
形成され、基板からの距離が、第一の配線層、第二の配
線層、第三の配線層の順で大きくなり、グローバルデー
タ線はデータ線2本につき1本のピッチで配線され、列選
択線はデータ線4本以上につき1本のピッチで配線される
ことを特徴とする。

【００２９】(7) 長さ方向を第一の方向に平行に配線
されたワード線と、長さ方向を第一の方向と直交する第
二の方向に平行に配線されたデータ線と、前記ワード線
と前記データ線の交点に配置されたメモリセルと、デー
タ線接続用スイッチと、長さ方向を第二の方向に平行に
配線されたグローバルデータ線と、グローバルデータ線
分離用スイッチと、センスアンプと、センスアンプNMOS
駆動線と、センスアンプPMOS駆動線と、センスアンプ駆
動回路を備え、グローバルデータ線は第二の方向に複数
配置され、両端に配置された2対のグローバルデータ線
には、各々異なるセンスアンプが接続され、第二の方向
に隣接するグローバルデータ線は、互いに1個または2個
のグローバルデータ線分離用スイッチにより接続され、
センスアンプ駆動回路は第一のNMOSトランジスタと、第
二のNMOSトランジスタと、第一のPMOSトランジスタと、
第二のPMOSトランジスタからなり、第一、第二のNMOSト
ランジスタのソースは第一の電源に接続され、ドレイン
はセンスアンプNMOS駆動線に接続され、第一、第二のPM
OSトランジスタのソースは第二の電源に接続され、ドレ
インはセンスアンプPMOS駆動線に接続され、第一のNMOS
トランジスタの電流駆動力が第二のNMOSトランジスタよ
り大きく、第一のPMOSトランジスタの電流駆動力が第二
のPMOSトランジスタより大きいことを特徴とする。

【００３０】(8) 前記(7)に記載の半導体記憶装置にお
いて、センスアンプの負荷が大きい場合には、第一のNM
OSトランジスタ及び第一のPMOSトランジスタを導通させ
ることにより、センスアンプNMOS駆動線を第一の電源に
接続させ、センスアンプPMOS駆動線を第二の電源に接続
させ、センスアンプの負荷が小さい場合には、第二のNM
OSトランジスタ及び第二のPMOSトランジスタを導通させ
ることにより、センスアンプNMOS駆動線を第一の電源に
接続させ、センスアンプPMOS駆動線を第二の電源に接続
させることにより、センスアンプ駆動回路の電流駆動力
を変化できることを特徴とする。

【００３１】(9) 長さ方向を第一の方向に平行に配線
されたワード線と、長さ方向を第一の方向と直交する第
二の方向に平行に配線されたデータ線と、前記ワード線
と前記データ線の交点に配置されたメモリセルと、デー
タ線接続用スイッチと、長さ方向を第二の方向に平行に
配線されたグローバルデータ線と、グローバルデータ線
分離用スイッチと、センスアンプを備え、グローバルデ
ータ線は第二の方向に複数配置され、両端に配置された
2対のグローバルデータ線には、各々異なるセンスアン
プが接続され、第二の方向に隣接するグローバルデータ
線は、互いに1個または2個のグローバルデータ線分離用
スイッチにより接続され、データ線接続スイッチが導通
した状態でワード線を活性化した後、センスアンプを活
性化する際に、データ線接続スイッチの抵抗を高めるこ
とを特徴とする。

【００３２】(10) メモリセルはスイッチ用のMOSFET1
個と情報蓄積用キャパシタから成ることを特徴とする前
記(1)から(9)までの半導体記憶装置。

【００３３】(11) 長さ方向を第一の方向に平行に配線
されたワード線と、長さ方向を第一の方向と直交する第
二の方向に平行に配線されたデータ線と、前記ワード線
と前記データ線の交点に配置されたメモリセルと、デー
タ線接続用スイッチと、長さ方向を第二の方向に平行に
配線されたグローバルデータ線と、グローバルデータ線
用センスアンプと、データ線用センスアンプと、グロー
バルデータ線分離用スイッチを備え、グローバルデータ
線は第二の方向に複数配置され、両端に配置された2対
のグローバルデータ線には、各々異なるグローバルデー
タ線用センスアンプが接続され、隣接するグローバルデ
ータ線は、互いにグローバルデータ線分離用スイッチに
より接続され、データ線には、データ線用センスアンプ
が接続され、メモリセルはスイッチ用のMOSFET1個と情
報蓄積用キャパシタから成り、データ線用センスアンプ
はメモリセルのMOSFETと同じ導電型のMOSFETから成り、
グローバルデータ線用センスアンプはメモリセルのMOSF
ETと異なる導電型のMOSFETを含むことを特徴とする。

【００３４】(12) 前記(11)に記載の半導体記憶装置に
おいて、データ線用センスアンプが電流・電圧変換機能
を持つことを特徴とする。

【００３５】(13) 長さ方向を第一の方向に平行に配線
されたワード線と、長さ方向を第一の方向と直交する第
二の方向に平行に配線されたデータ線と、前記ワード線
と前記データ線の交点に配置されたメモリセルと、デー
タ線接続用スイッチと、長さ方向を第二の方向に平行に
配線されたグローバルデータ線と、グローバルデータ線
分離用スイッチと、センスアンプを備え、グローバルデ
ータ線を第一の方向に2本隣接して並べて、グローバル
データ線対とし、グローバルデータ線分離用スイッチま
たはグローバルデータ線分離用スイッチを2個直列に接
続したものを、第一の方向に2組配置してグローバルデ
ータ線分離用スイッチ対とし、第二の方向に第一のグロ
ーバルデータ線対、第一のグローバルデータ線分離用ス
イッチ対、第二のグローバルデータ線対、第二のグロー
バルデータ線分離用スイッチ対の順に隣接して配置して
第一のグローバルデータ線群とし、第三、第四のグロー
バルデータ線対をそれぞれ第一、第二のグローバルデー
タ線対の第一の方向に隣接して配置し、第三、第四のグ
ローバルデータ線分離用スイッチ対をそれぞれ第一、第
二のグローバルデータ線分離用スイッチ対の第一の方向
に隣接して配置して第二のグローバルデータ線群とし、
第一、第二のグローバルデータ線群を合わせて単位グロ
ーバルデータ線群とし、単位グローバルデータ線群を第
一および第二の方向に繰り返して配置し、第二の方向の
端のグローバルデータ線分離用スイッチ対にさらに第二
の方向に隣接してグローバルデータ線対を配置して、メ
モリアレイを形成し、第一、第四のグローバルデータ線
分離用スイッチ対は第二の方向に隣接した両側のグロー
バルデータ線対を接続する際、第一の方向の位置が同じ
グローバルデータ線どおしを接続し、第二、第三のグロ
ーバルデータ線分離用スイッチ対は第二の方向に隣接し
た両側のグローバルデータ線対を接続する際、第一の方
向の位置が異なるグローバルデータ線どおしを接続し、
グローバルデータ線群が第二の方向に繰り返されたもの
をグローバルデータ線列とすると、センスアンプは各グ
ローバルデータ線列の、少なくとも2個のグローバルデ
ータ線対に接続され、その接続位置がグローバルデータ
線のほぼ中央部であることを特徴とする。

【００３６】(14) 長さ方向を第一の方向に平行に配線
されたワード線と、長さ方向を第一の方向と直交する第
二の方向に平行に配線されたデータ線と、前記ワード線
と前記データ線の交点に配置されたメモリセルと、デー
タ線接続用スイッチと、長さ方向を第二の方向に平行に
配線されたグローバルデータ線と、グローバルデータ線
分離用スイッチと、センスアンプを備え、グローバルデ
ータ線を第一の方向に2本隣接して並べて、グローバル
データ線対とし、グローバルデータ線分離用スイッチま
たはグローバルデータ線分離用スイッチを2個直列に接
続したものを、第一の方向に2組配置してグローバルデ
ータ線分離用スイッチ対とし、第二の方向に第一のグロ
ーバルデータ線対、第一のグローバルデータ線分離用ス
イッチ対、第二のグローバルデータ線対、第二のグロー
バルデータ線分離用スイッチ対の順に隣接して配置して
第一のグローバルデータ線群とし、第三、第四のグロー
バルデータ線対をそれぞれ第一、第二のグローバルデー
タ線対の第一の方向に隣接して配置し、第三、第四のグ
ローバルデータ線分離用スイッチ対をそれぞれ第一、第
二のグローバルデータ線分離用スイッチ対の第一の方向
に隣接して配置して第二のグローバルデータ線群とし、
第一、第二のグローバルデータ線群を合わせて単位グロ
ーバルデータ線群とし、単位グローバルデータ線群を第
一および第二の方向に繰り返して配置し、第二の方向の
端のグローバルデータ線分離用スイッチ対にさらに第二
の方向に隣接してグローバルデータ線対を配置して、メ
モリアレイを形成し、第一から第四のグローバルデータ
線分離用スイッチ対は第二の方向に隣接した両側のグロ
ーバルデータ線対を接続する際、第一の方向の位置が同
じグローバルデータ線の端どおしを接続し、第二、第三
のグローバルデータ線対はグローバルデータ線のほぼ中
央部で第二の方向の位置を入れ換え、第一、第四のグロ
ーバルデータ線対は第二の方向の位置を入れ換えず、グ
ローバルデータ線群が第二の方向に繰り返されたものを
グローバルデータ線列とすると、センスアンプは各グロ
ーバルデータ線列の、少なくとも2個のグローバルデー
タ線対に接続され、その接続位置がグローバルデータ線
のほぼ中央部であることを特徴とする。

【００３７】(15) (13)または(14)に記載の半導体記憶
装置において、第一の方向に並んだ2対のデータ線のう
ち、1対のデータ線はグローバルデータ線とグローバル
データ線分離用スイッチの接続点にデータ線接続用スイ
ッチを介して接続され、もう1対のデータ線は2個のグロ
ーバルデータ線分離用スイッチの接続点にデータ線接続
用スイッチを介して接続されることを特徴とする。

【００３８】(16) (13)または(14)に記載の半導体記憶
装置において、第一の方向に並んだ2対のデータ線が、
各々異なるグローバルデータ線対に、データ線接続用ス
イッチを介して接続され、第一の方向に並んだ2対のデ
ータ線のデータ線接続用スイッチが、データ線をはさん
で互いに反対側にあることを特徴とする。

【００３９】(17) (13)または(14)に記載の半導体記憶
装置において、第一の方向に並んだ2対のデータ線が、
各々異なるグローバルデータ線対に、データ線接続用ス
イッチを介して接続され、第一の方向に並んだ2対のデ
ータ線のデータ線接続用スイッチが、データ線に対して
同じ側にあり、第二の方向にずらして配置されているこ
とを特徴とする。

【００４０】

【発明の実施の形態】以下で本発明の実施例を図面を用
いて詳細に説明する。実施例の各ブロックを構成する回
路素子は、特に制限されないが、公知のＣＭＯＳ（相補
型ＭＯＳトランジスタ）等の集積回路技術によって、単
結晶シリコンのような１個の半導体基板上に形成され
る。ＭＯＳトランジスタの回路記号は矢印をつけないも
のはＮ形ＭＯＳトランジスタ（ＮＭＯＳ）を表し、矢印
をつけたＰ形ＭＯＳトランジスタ（ＰＭＯＳ）と区別さ
れる。

【００４１】(実施例1)図1に本発明のスイッチ分離型階
層データ線方式DRAMのメモリアレイ(1)を示す。本例で
はセンスアンプ(SA)間に、データ線をデータ線方向に4
対、ワード線方向に2対の8対(D0-D0B、D1-D1Bなど)配置
した例を示す。ワード線(W)とデータ線(D)の交点にはメ
モリセル(MC)を接続する。折り返し型データ線方式の変
形のセル配置(1)を用いており、W0とD0の交点にはMCが
あるが、W0とD0Bの交点にはMCがなく、データ線1本おき
にD0-D0B、D1-D1Bが対になる。セルは図に示したセルブ
ロックUCB1を単位として、データ線方向に繰り返して配
置される。各々のDにはデータ線接続用スイッチ(QT)を
設ける。D0に関係するデータ線に着目すれば、元々１本
の長いデータ線であったものを４つの区分（D0,D3,..)
に分割したと見ることもできる。

【００４２】Dと平行にグローバルデータ線対(GD-GDB)
を配線する。3本のGDをデータ線方向に並べて(GD0からG
D2)、互いに2個直列に接続したグローバルデータ線分離
用スイッチ(QM)で接続する。GD0に関係するグローバル
データ線に着目すれば、元々１本の長いグローバルデー
タ線であったものを３つの区分（GD0,GD1,GD2)に分割
し、その分割点を直列接続された第１及び第２スイッチ
（QM0TとQM1Tの対、及びQM2TとQM3Tの対)で接続したと
見ることもできる。両端のGD対にはセンスアンプ(SA0、
SA1)を接続する。

【００４３】データ線やグローバルデータ線は、階層構
造をより明瞭にするために、それぞれ副データ線及び主
データ線と呼び代えてもよい。また、主及び副データ線
は差動で増幅するために相補形で設けられる。一例とし
て非反転副データ線D0と反転副データ線D0Bとは副デー
タ線対（より簡便には副データ線と呼ぶ）をなし、非反
転主データ線GD0と反転相補データ線GD0Bとは主データ
線対（より簡便には主データ線と呼ぶ）をなす。

【００４４】D0とD0Bには右端にQT0T、QT0Bが接続さ
れ、QT0TはGD0とQM0Tの接続点に接続され、QT0BはGD0B
とQM0Bの接続点に接続される。一方、D1とD1Bには右端
にQT1T、QT1Bが接続され、QT1TはQM0TとQM1Tの接続点に
接続され、QT1BはQM0BとQM1Bの接続点に接続される。ま
た、D2とD2Bには左端にQT2T、QT2Bが接続され、QT2TはQ
M0TとQM1Tの接続点に接続され、QT2BはQM0BとQM1Bの接
続点に接続される。一方、D3とD3Bには左端にQT3T、QT3
Bが接続され、QT3TはGD1とQM1Tの接続点に接続され、QT
3BはGD1BとQM1Bの接続点に接続される。図1でW0とD0、D
1の交点のMCからデータを読み出す場合、T0を活性化し
てQT0T-QT0BとQT1T-QT1Bをオンし、他のQTはオフする。
QM0T-QM0Bをオフして他のQMはオンする。これにより、D
0-D0BはGD0-GD0Bを介してSA0に接続され、D1-D1BはGD1-
GD1B、GD2-GD2Bを介してSA1に接続される。

【００４５】本発明のアレイはグローバルデータ線分離
用スイッチを2個直列に接続して、両側のデータ線でこ
れらを独立に用いること、すなわち、左側のスイッチを
左側のデータ線分離用に用い、右側のスイッチを右側の
データ線分離用に用いることが特長である。

【００４６】本発明の利点は、データ線接続用スイッチ
と、グローバルデータ線、及びグローバルデータ線分離
用スイッチを接続する際に、配線の交差数を減らせるた
めに回路レイアウトが容易になり、従来BMGB方式のアレ
イよりも面積を小さくできることである。図2(a)にアレ
イ(1)のスイッチブロックSWB1のレイアウトを示す。こ
こで、ACTはMOSトランジスタを形成する活性領域、CONT
はDを形成する導電層とACTの接続領域、TC1はDを形成す
る導電層とGDを形成する導電層との接続領域である。こ
のレイアウトにおいては最小加工寸法をFとし、層間の
合わせ余裕を0とした理想的なレイアウトルールを想定
している。ワード線方向には8F、データ線方向には9Fで
レイアウトでき、センスアンプ間のスイッチのオーバー
ヘッドはトータルで18Fとなる。これは、従来例の値26F
よりも小さい。チップ全体での面積低減効果は以下のよ
うになる。チップを大容量化するほど、データ線の分割
数、すなわちスイッチの個数が多くなる。1Gb DRAMで
は、ワード線本数は32Kとなり、1対のデータ線に繋がる
セル数を128、センスアンプ間にデータ線をデータ線方
向に4本並べるとすると、チップ全体ではデータ線方向
に32K/(128x4)=64個のスイッチが必要になる。従って、
従来例と比較すると、データ線方向にはL＝(26F-18F)x6
4=512Fだけ、チップの長さを短縮できる。これはF=0.15
μmとすると、L＝76.8 μmである。

【００４７】なお、図1ではSA0とSA1の間にデータ線を
データ線方向に4本ならべているが、これが2本である場
合は、GD1にSA1を接続し、QMは不要であり、単純にGD0
とGD1を分離すればよい。したがってこの場合、QMの分
チップ面積が低減できる。また、SA0とSA1の間にならべ
るデータ線数を図1に示したGRNを単位として増やすこと
もできる。

【００４８】(実施例2)図3に示したメモリアレイ(2)で
は、上に示したスイッチ分離型階層データ線方式でメモ
リセルの配置を折り返し型データ線方式のセル配置(2)
としている。セルは図に示したセルブロックUCB2を単位
として、データ線方向に繰り返して配置される。ただ
し、センスアンプとデータ線の接続は通常の折り返し型
データ線方式と異なり、ワード線方向に並んだ4本のう
ち外側2本のD0-D0Bと、内側2本のD1-D1Bがそれぞれ対に
なる。

【００４９】このようにセンスアンプとデータ線を接続
すると、折り返し型データ線方式のセル配置を用いても
スイッチ部分で配線の交差がなくなり、面積を小さくで
きる利点がある。

【００５０】(実施例3)図4に示したメモリアレイ(3)で
は、上に示したスイッチ分離型階層データ線方式でメモ
リセルの配置を折り返し型データ線方式のセル配置(2)
としている。セルは図に示したセルブロックUCB2を単位
として、データ線方向に繰り返して配置される。センス
アンプとデータ線の接続も通常の折り返し型データ線方
式とし、ワード線方向に隣接した2本が対になる。

【００５１】このようにセンスアンプとデータ線を接続
すると、データ線間のカップリングノイズを最小にでき
る利点がある。

【００５２】(実施例4)図5に本発明のスイッチ交互配置
型階層データ線方式DRAMのメモリアレイ(4)を示す。本
例ではセンスアンプ(SA)間に、データ線をデータ線方向
に4対、ワード線方向に2対の8対(D0-D0B、D1-D1Bなど)
配置した例を示す。ワード線(W)とデータ線(D)の交点に
はメモリセル(MC)を接続する。折り返し型データ線方式
のセル配置(UCB2)を用いており、センスアンプとデータ
線との接続もワード線方向に隣接した2本が対になる通
常の折り返し型データ線方式である。各々のDにはデー
タ線接続用スイッチ(QT)を設ける。Dと平行にグローバ
ルデータ線対(GD-GDB)を配線する。3本のGDをデータ線
方向に並べて(GD0からGD2)、互いに1個のグローバルデ
ータ線分離用スイッチ(QM0、QM1など)で接続する。両端
のGD対にはセンスアンプ(SA0、SA1)を接続する。

【００５３】D0-D0Bは左端にQT0が接続され、D1-D1Bは
右端にQT1が接続される。QT0、QT1はそれぞれGD0-GD0
B、GD1-GD1Bへ接続される。D2-D2Bは左端にQT2が接続さ
れ、D3-D3Bは右端にQT3が接続される。QT2、QT3はそれ
ぞれGD0-GD0B、GD1-GD1Bへ接続される。

【００５４】本実施例のメモリアレイは隣り合うデータ
線対のデータ線接続用スイッチが交互配置、すなわち、
データ線に対して互いに反対側に配置されていることが
特長である。ほかのDについても同様にGDと接続され
る。

【００５５】スイッチブロックSWB4から6のレイアウト
を図18に示すが、データ線接続用スイッチ(QT0T-QT0Bな
ど)のワード線方向のピッチが、データ線のワード線方
向のピッチの2倍に緩和され、回路レイアウトが容易に
なることである。

【００５６】(実施例5)図6に本発明のスイッチ交互配置
型階層データ線方式DRAMのメモリアレイ(5)を示す。本
実施例のアレイは隣り合うデータ線対のデータ線接続用
スイッチ(QT0、QT1など)がデータ線に対して同じ側にあ
り、なおかつデータ線方向にずらして配置されているこ
とが特長である。

【００５７】本実施例の利点もデータ線接続用スイッチ
のワード線方向のピッチが、データ線のワード線方向の
ピッチの2倍に緩和され、回路レイアウトが容易になる
ことである。

【００５８】(実施例6)図7に本発明のスイッチ分離型階
層データ線方式またはスイッチ交互配置型階層データ線
方式において、データ線方向の複数の列スイッチで列デ
コーダを共用する場合(YS制御方式)のチップ構成を示
す。本チップは、大きく分けてメモリマット(MAT0)と周
辺回路からなる。図には示さないが、チップ内に複数の
メモリマットを持つこともできる。メモリマットは大き
な部分から小さな部分へと順に、サブメモリアレイ(SMA
0、SMA1、…)、単位メモリアレイ(UA0、UA1、…)と階層
的な構造を持つ。UAにはメモリセル、データ線接続用ス
イッチ、グローバルデータ線分離用スイッチが配置され
た要素単位メモリアレイ(PUA)とセンスアンプ、プリチ
ャージ回路、列スイッチからなるセンスアンプブロック
(SB)が交互に配置される。ここで、ワード線(W)は縦方
向に、データ線は横方向に配線される。

【００５９】周辺回路について説明する。アドレス端子
(A)には、行アドレス(XAD)及び、列アドレス(YAD)が時
分割して入力されるアドレスマルチ方式が通常用いられ
る。XADは行アドレスストローブ信号(RASB)を立下げる
ことにより、行アドレスラッチ(XLTC)に記憶され、YAD
は列アドレスストローブ信号CASBを立下げることによ
り、列アドレスラッチ(YLTC)に記憶される。アドレス端
子に余裕があるならばXADとYADを同時に入力するフルア
ドレス方式としてもよい。XADが行制御回路(XC)に入力
され、後に説明する制御信号PC、M、Tが発生される。ま
た、XADは行デコーダ(Xdec)でデコードされ、対応したW
が選択される。Wに接続されたメモリセルからデータが
読み出されると、XCから発生されたセンスアンプ制御信
号SN、SPによりデータが増幅される。YADが列デコーダ
(Ydec)でデコードされ、列選択線(YS)が選択される。Yd
ecは複数のSB内の列スイッチで共有され、YSが複数のSB
に共通に入力される。読み出しの場合には、YSで選択さ
れた列のデータが列スイッチを介して共通入出力線対(I
/O)へ読み出され、リードライト回路(RWC)、出力バッフ
ァ(DOB)によって入出力ピン(DQ)よりチップ外へ読み出
される。書き込みの場合には、YADにより選択された列
のメモリセルに、チップ外からのデータが入力バッファ
(DINB)、RWC、I/Oを介して書き込まれる。

【００６０】以下の説明では、図7のUA0の部分の詳細を
説明する。図8(a)に図１（実施例1）で示した本発明の
スイッチ分離型階層データ線方式のアレイ(1)にYS制御
方式を適用したアレイ(6)を示すが、その他の実施例で
示したアレイにも同様にYS方式を適用可能である。ワー
ド線方向に2対、データ線方向に4対のデータ線(D0-D0
B、D1-D1Bなど)を、データ線と平行に配線したグローバ
ルデータ線(GD0-GD0BからGD2-GD2B)に、QTを介して接続
して一つの要素単位メモリアレイ(PUA0)を構成する。グ
ローバルデータ線対GD0-GD0BとGD1-GD1BはQM0T-QM0B及
びQM1T-QM1Bを介して互いに接続し、GD1-GD1BとGD2-GD2
BはQM2T-QM2B及びQM3T-QM3Bを介して互いに接続する。
両端のGD対にはセンスアンプブロック(SB)が接続され
る。図7に示したようにSB1の右側には別の要素単位メモ
リアレイPUA1が接続される。SBはCMOSセンスアンプ(S
A)、プリチャージ回路(PB)、列スイッチ(YG)から成る。
主入出力線対(I/O-I/OB)にはYG、およびリードライト回
路(RWC)が接続されている。MC、SA、PB、YGの具体的な
回路図を図8(b)、(c)、(d)、(e)に示す。CMOSセンスア
ンプSAは、それぞれソースが共通接続されゲートとドレ
インが交差結合された一対のＰ形ＭＯＳトランジスタ及
び一対のＮ形ＭＯＳトランジスタからなる。Ydecの出力
には列選択線(YS)が接続され、YADが同じYGは1本のYS0
で共通に制御される。

【００６１】本実施例では一つの単位メモリアレイ(UA)
を複数のPUAとSBで分割して構成している。これはメモ
リの集積度が上がり、UAが長くなった場合に、グローバ
ルデータ線での信号遅延や消費電力を抑える効果があ
る。また、データ線方向の複数の列スイッチをYSで共通
に制御しているため、UAの分割数を増やしてもYdecが一
つだけあればよいため、チップ面積の増加を防ぐことが
できる。なお、1本のデータ線対に接続されるMCの個
数、PUA内のGD対の数、および一つのUA内のPUAの個数は
本例で示されたものと異なっていても同様の効果が得ら
れる。

【００６２】図2(b)にメモリアレイ(6)でのスイッチの
レイアウトを示す。また、図9に図2(b)のB-B'での断面
構造を示す。

【００６３】図8の回路図に示したように、本実施例に
おいてはデータ線2対に対してグローバルデータ線を1対
配線すればよい。通常、配線工程では上層ほど微細化が
困難になるため、上層のピッチが大きい必要がある。本
実施例のアレイでは、図9に示すようにデータ線よりも
上層にグローバルデータ線とYSを同じ配線層を用いて配
線しても、この層の配線のピッチはデータ線層のピッチ
よりも大きくなり、この条件が満たされる。したがって
グローバルデータ線とYSを同じ配線層を用いて配線すれ
ば配線層数が増えないという利点がある。

【００６４】一方、YSをグローバルデータ線よりもさら
に上層の配線層をもちいて配線することもできる。この
場合、YSの配線層はピッチを広くできるため、配線間の
カップリング容量が小さくなり、信号の伝送速度が高速
になる利点がある。

【００６５】図9の断面図において、MOSトランジスタの
ゲート(T1など)及びデータ線(D1など)の配線材料として
はポリシリコン、ポリシリコンと金属の化合物、タング
ステンなどの高融点金属を用いると、その後にメモリセ
ルを形成する際の高温プロセスの影響を受けない利点が
ある。また、GD、YSにはアルミ、銅などの低抵抗材料を
用いると、信号遅延を抑制できる利点がある。

【００６６】以下、図１０と図１１により図８に示した
回路による、メモリアクセス即ちメモリセルからの読み
出し及び書き込み動作について説明する。

【００６７】図10は、図8の回路のリード動作を示した
タイミングチャートである。。ここではW0とD0の交点の
MCからデータを読み出す。RASBが2Vの初期状態ではプリ
チャージ信号PC0、PC1は2V、グローバルデータ線分離用
スイッチ制御線M0からM3及びデータ線接続用スイッチ制
御線T0からT3までは2.5Vであり、全てのDはGDを通じて1
Vにプリチャージされている。この状態からRASBを0Vに
下げて行アドレスを確定した後、PC0、PC1、M0、及びT1
からT3までを0Vに下げる。M1からM3まで、及びT0は2.5V
のままである。これにより、D0-D0BがGD0-GD0Bを介して
SA0に接続され、D1-D1BがGD1-GD1BとGD2-GD2Bを介してS
A1に接続され、フローティング状態となる。他のDはGD
から切り離される。ここでW0を2.5Vに上げる。するとD0
上にMCから0.1V程度の信号が出てきて、D0-D0Bの間に電
位差が生ずる。そこでセンスアンプNMOS駆動線SN0を0V
へ、センスアンプPMOS駆動線SP0を2Vへと変化すること
により、この電位差をSA0で増幅する。なお、同時にD1
にも信号が出てくるが、これはSA1で増幅する。GD0とGD
1はQM0Tで分離されているため、データは衝突しない。D
0-D0Bの電位差が十分増幅された後、CASBを0Vに下げて
列アドレスを確定し、YS0を2Vに上げてYGを開き、GD0-G
D0BとI/O0-I/O0Bを接続する。I/O0-I/O0Bは初期状態で
は1Vにプリチャージされているが、YG0を開くことによ
り、GD0-GD0B上の相補データがI/O0-I/O0Bに現われる。
高速化のため、RWC0にバイアス回路を設けてI/O0-I/O0B
上での信号を0.5Vの小振幅にする。RWC0はI/O線対上の
相補データを増幅して出力バッファへと伝送し、出力バ
ッファはチップ外へデータを出力する。CASBが再び2Vに
戻った後、YS0を0Vに戻してYGを閉じる。RASBが2Vに戻
った後は、WL0を0Vに下げ、D0、D1からデータを再度MC
に書き込む。その後SN0、SP0、SN1、SP1を1Vに戻して、
PC0、PC1、M0、T1からT3までを2.5Vに上げ、D0-D0B、D1
-D1Bを再度1Vにプリチャージすることにより、Readサイ
クルを終了する。

【００６８】図11にライト動作を示す。リード同様にW0
とD0の交点のMCへデータを書き込む。初めに上記のリー
ド動作と同様の制御を行い、MCから古い情報を読み出
す。D0-D0Bの電位差がSA0により十分増幅された後に、C
ASBを0Vに下げて列アドレスを確定する。これによりI/O
0-I/O0BはRWCにより書き込みデータに対応して、相補に
駆動される。これとともに、YS0を2Vに上げてYG0を開
き、I/O0-I/O0B上のデータをGD0-GD0Bを通じてD0-D0Bに
書き込む。CASBが再び2Vに戻った後、YS0を0Vに戻してY
G0を閉じる。RASBが再び2Vに戻った後は、リードサイク
ルと同様の終了動作を行って、ライトサイクルを終了す
る。

【００６９】(実施例7)図12に本発明のスイッチ交互配
置型階層データ線方式におけるセンスアンプ駆動回路SA
Dを示す。この回路はXCに含まれる。このセンスアンプ
駆動回路の特徴は、グローバルワード線分離用スイッチ
の開閉状態に応じてセンスアンプの駆動すべき負荷の大
小が変動することに応じて、センスアンプの駆動能力を
可変とすることである。SAD0にはSN0を駆動するためのN
MOSトランジスタDNL0とDNS0と、SP0を駆動するためのPM
OSトランジスタDPL0とDPS0が含まれている。ここで、DN
L0の電流駆動能力をとDNS0よりも大きくする。そのた
め、例えばDNL0とDNS0のゲート長を等しくし、ゲート幅
をDNL0の方を大きくする。同様にDPL0の電流駆動力をDP
S0よりも大きくする。SAD1も同様な構成を持つ。

【００７０】図12においてワード線W0が選択された場
合、データ対線D0-D0Bは対線GD0-GD0Bを介してSA0に接
続され、対線D1-D1Bは対線GD1-GD1BとGD2-GD2Bを介して
SA1に接続される。ここで、GD0、GD2はDとほぼ同じ長さ
であるが、GD1はDの2本分の長さを持つ。したがって、S
A0に接続されるGDの長さはDと同じであるが、SA1に接続
されるGDの長さはDの3倍になり、センスアンプに接続さ
れる寄生容量はSA1のほうがSA0よりも大きい。

【００７１】図10にリード時のタイミングチャートを示
すが、このときは、SAD0ではSTS0を2Vに上げて、DNS0と
DPS0をオンにし、SAD1ではSTL1を2Vに上げて、DNL1とDP
L1をオンにする。つまり、負荷容量の小さいSA0に対し
てはSN0とSP0を駆動力の小さいDNS0とDPS0で駆動し、負
荷容量の大きいSA1に対してはSN1とSP1を駆動力の大き
いDNL1とDPL1で駆動することにより、SA0とSA1の増幅速
度がほぼ等しくなるようにする。ここで、GD2と交差す
るワード線が選択された場合は、SA0よりもSA1の方が負
荷が小さくなるため、STS1とSTL0を2Vに上げてSN0とSP0
の方を駆動力の大きいDNL0とDPL0で駆動する。

【００７２】従って本方式によれば、グローバルデータ
線の長さにアンバランスがあっても、負荷が小さいSA0
が過度に高速に増幅される恐れがないため、S/Nが低下
しない利点がある。

【００７３】セル容量によるセンスアンプ入力対線間の
負荷のアンバランスの影響をなくすために、図13の駆動
方式をとることもできる。W0を2.5Vに上げてD0とGD0に
信号を読みだした後にT0を一瞬0Vに下げ、QTの抵抗を高
めながらセンスアンプを起動する。SA0とD0、D0Bが高抵
抗で分離された状態で増幅を行なっており、センスアン
プからセル容量がほとんど見えなくなるため、入力対線
の負荷が等しくなり、S/Nが大きくなる。

【００７４】上ではセンスアンプ間にデータ線方向にデ
ータ線を4本配置した場合に、両側のセンスアンプに接
続されるGDの長さのアンバランスが3:1になることを示
した。しかし、メモリチップの容量が大きくなった場合
には、センスアンプの数を減らすためにセンスアンプ間
にデータ線方向にデータ線を8本配置する必要が出てく
る。この場合はGDの長さのアンバランスが7:1にまで増
加し、以上の制御法がさらに重要になる。

【００７５】(実施例8)図14に本発明のメモリアレイ(7)
を示す。図８のPUA0の変形例を一部を省略して示してい
る。本実施例は図5のアレイ(4)を変形したものである。
MCのトランスファーゲートとしてNチャネルMOSトランジ
スタを用いる場合に、図5のアレイ(4)においてCMOSセン
スアンプSAの代わりに、D上にNMOSから成るセンスアン
プNSAを設け、GD上のSB中にPMOSから成るセンスアンプP
SAを設ける。他のデータ線対もD0-D0BおよびD1-D1Bと同
様の構成である。このようにD上にNSAを配置すると、MC
とNSAともにNチャネルMOSトランジスタを用いているた
めに、データ線ごとにN/P分離領域を設ける必要はな
い。N/P分離領域が必要なのはGD上のPSAの部分だけであ
る。したがって、D上にNSAを設けても、面積の増加は少
ない。なお、MCのトランスファーゲートとしてPMOSを用
いる場合には、図5のアレイ(4)においてCMOSセンスアン
プSAの代わりに、D上にPMOSセンスアンプPSAを設け、GD
上のSB中にNMOSセンスアンプNSAを設ける。

【００７６】読み出し時には、プリチャージを止めた
後、T0からT7を全て閉じ、W0を活性化してD0とD1上に信
号を読み出す。その後、SN0、SN1を0Vに下げて信号を増
幅する。このとき、データ線対はほぼ0Vと1Vに増幅され
る。それからT0とT1を開け、GD0、GD1上に信号を読み出
した後、SP0、SP1を2Vにあげて、データ線を0Vと2Vに増
幅する。

【００７７】このように、初めにデータ線内で初期増幅
を行なうことにより、S/Nに対するグローバルデータ線
の寄生容量の影響をなくすことができる。したがって本
実施例はチップが大容量化されPUAが長くなった場合
に、S/Nを高めるのに有効である。

【００７８】また、本アレイではデータ線接続スイッチ
(QT)を交互配置しているため、NSAのワード線方向の長
さをデータ線2対分とることができ、レイアウトが容易
になる利点がある。

【００７９】(実施例9)図15に本発明のメモリアレイ(8)
を示す。図８のPUA0他のへんんけいれいを一部を省略し
て示している。本実施例は図5のアレイ(4)を変形したも
のである。MCのトランスファーゲートとしてNチャネルM
OSトランジスタを用いる場合に、D上にNMOSから成るセ
ンスアンプDSAを設け、GD上のSB中にCMOSセンスアンプS
Aを設ける。ここで、DSAは電圧・電流変換回路（また
は、電圧・電流変換形のセンス回路）である。他のデー
タ線対もD0-D0BおよびD1-D1Bと同様の構成である。この
ようにD上にDSAを配置すると、MCとDSAともにNチャネル
MOSトランジスタを用いているために、データ線ごとにN
/P分離領域を設ける必要はない。N/P分離領域が必要な
のはGD上のSAの部分だけである。したがって、D上にDSA
を設けても、面積の増加は少ない。なお、MCのトランス
ファーゲートとしてPMOSを用いる場合には、D上にPMOS
センスアンプからなるDSAを設ける。

【００８０】プリチャージ時には、全てのTWが2.5V、全
てのTRが0V、M0とM1が2.5Vになっている。W0とD0、D1の
交点のMCからデータを読みだす場合、プリチャージを止
めた後、全てのTWを0Vに下げ、TR0とTR1を2.5Vに上げ、
M1を0Vに下げる。W0を2.5Vに上げてD0上に信号を読み出
し、D0とD0Bの電圧差をDSA0で電流差に変換する。GD0-G
D0Bの電流差をYSを2Vにあげることにより、SB0中のYG、
IO対を介してRWC0に伝える。これと同時に、SA0のSP0を
2V、SN0を0Vに駆動してGD0-GD0Bを0Vと2Vに増幅する。D
1上の信号についても同様にSB1により処理される。再書
き込み時にはTR0とTR1を0Vに下げ、TW0とTW1を2.5Vに上
げて、メモリセルに0Vまたは2Vの電圧を書き込む。

【００８１】このように、データ線内で電圧・電流変換
を行なうことにより、S/Nに対するグローバルデータ線
の寄生容量の影響をなくすことができる。したがって本
実施例はチップが大容量化されPUAが長くなった場合
に、S/Nを高めるのに有効である。また、Wを2.5Vに上げ
るより前にTRやYSを上げても情報が誤って読み出される
ことがないため、この部分でタイミングマージンがなく
なり、高速な読み出しが可能である。

【００８２】また、本アレイではデータ線接続スイッチ
(QT)を交互配置しているため、DSAのワード線方向の長
さをデータ線2対分とることができ、レイアウトが容易
になる利点がある。

【００８３】(実施例10)上記の実施例で示したようにYS
がGDの1対ごとに配線されている場合は、他のGD対から
のカップリングノイズはシールドされる。しかし、GDと
YSの配線層に許される最小のピッチが大きく、YSを複数
のGD対ごとにしか配線できない場合は他のGD対からのカ
ップリングノイズが問題となる。

【００８４】図19に、本発明のツイストグローバルデー
タ線(1)を示す。GD間のカップリングノイズを低減する
ために、GD線をツイストした例である。図ではGDの長さ
をワード線1024本分、Dの長さをワード線128本分として
いる。ここでセンスアンプブロックSBには図8に示すCMO
Sセンスアンプ、プリチャージ回路、列スイッチが含ま
れる。また、DとQTを省略して示している。

【００８５】図に示すように、メモリアレイは次のよう
に構成される。2組のGDと2組のQMにより、グローバルデ
ータ線群GDGを形成する。2組のGDGによりグローバルデ
ータ線単位GDUを形成する。メモリアレイはGDUをデータ
線方向、ワード線方向へ繰り返し配置して構成される。
センスアンプブロックSBはGDGをデータ線方向に配置し
たグローバルデータ線列ごとに少なくとも2個接続され
る。

【００８６】GDG1においてはGDはQM2の領域でツイスト
し、GDG2においてはQM6の領域でツイストする。スイッ
チ分離型の場合は例えば図1のSWB1の部分で、スイッチ
交互配置型の場合は図5のSWB4の部分でツイストする。

【００８７】本実施例は、次の用にとらえることもでき
る。まず、第１主デ−タ線対があり、それを互いに長さ
が略等しい複数の部分（GD0,GD1,GD2,GD3,GD4の５つに
区分)に分割する。そして、分割点のそれぞれを主デー
タ線分離用スイッチ（QL0,QM0,QM1,QM2,QM3,QMR0)で接
続する。第１主データ線対に隣接する第２主データ線対
にも全く同じことをする。最後に、第１主データ線対に
関しては、主データ線分離用スイッチを左から１から始
まる番号をつければ（参照記号とは一致しないので注意
を要する）偶数番の主データ線分離用スイッチ（QM0,QM
2,QMR0)の近傍で主データ線対のツイストを行う。第２
データ線対は逆に奇数番の主データ線分離用スイッチ
（QML1,QM5,QM8)の近傍で主データ線対のツイストを行
う。このように、分割する主データ線対の分割する区分
の長さを等しくし、かつ隣接する主データ線対のツイス
ト位置を半周期ずらすとカップリング雑音は効果的にキ
ャンセルできる。

【００８８】従来例との違いは、例えばGD0をSB0の所で
切り離さずに反対側のアレイまで伸ばし、両側のGDがSB
を共有し、反対側のアレイのQMで分離している点であ
る。したがって、全てのGDがほぼ同じ長さであり、ほぼ
同数のワード線と交差する。さらにSBの接続位置をGDの
ほぼ中間にする。

【００８９】本発明のGDのツイスト方法では、ワースト
ケースの場合にカップリングにアンバランスがなく、ノ
イズを完全にキャンセルできる。なお、冗長回路を用い
た場合、GDによっては数本程度、交差するワード線数が
異なる場合や、SBの接続位置が中央から数本程度ずれる
場合があるが、この程度のアンバランスであれば、カッ
プリングノイズを許容できる。

【００９０】読みだし信号量がもっとも小さくなるワー
ストケースである、図19でQM0、QM5をオフ、他のQMをオ
ンした場合を考える。隣接マットのGDはQML0、QMR0など
で分離する。したがって、全てのGDは長さが256W分であ
る。GDが1Vにプリチャージされ、フローティングになっ
ている状態から、SB1中のSAを起動して、センスアンプ
ノードI1を2Vに、I1Bを0Vに増幅したとする。このとき
に、I3、I3BにつながるGDが受けるカップリングノイズ
を考える。はじめにI3については、GD9がGD4Bから負の
カップリングを受け、GD6がGD1から正のカップリングを
受ける。しかし、GD9、GD6ともに長さは256W分であり、
正負のカップリングがキャンセルされる。次にI3Bにつ
いては、GD8BがGD3Bから負のカップリングを受け、GD7B
がGD2から正のカップリングを受ける。しかし、GD8B、G
D7Bともに長さは256W分であり、正負のカップリングが
キャンセルされる。従って、I3、I3Bが受けるノイズは
キャンセルされるため、SB3中のSAの動作マージンが低
下しない。

【００９１】今度は逆に、SB3中のSAを起動して、セン
スアンプノードI3を2Vに、I3Bを0Vに増幅した場合にI
1、I1BにつながるGDが受けるカップリングノイズを考え
る。はじめにI1については、GD2がGD7Bから負のカップ
リングを受け、GD1がGD6から正のカップリングを受け
る。しかし、GD2、GD1ともに長さは256W分であり、正負
のカップリングがキャンセルされる。次にI1Bについて
は、GD4BがGD9から正のカップリングを受け、GD3BがGD8
Bから負のカップリングを受ける。しかし、GD4B、GD3B
ともに長さは256W分であり、正負のカップリングがキャ
ンセルされる。従って、この場合もI1、I1Bが受けるノ
イズはキャンセルされるため、SB3中のSAの動作マージ
ンが低下しない。

【００９２】したがって、本発明のツイストグローバル
データ線では、ワーストケースの場合にカップリングに
アンバランスがなく、ノイズを完全にキャンセルできる
という利点がある。

【００９３】スイッチ交互配置型の場合に図5のSWB4の
部分でGDをツイストした場合の、スイッチのレイアウト
を図21に示す。データ線方向には9Fの長さでレイアウト
可能であり、図18の7Fに対して小さなオーバヘッドでデ
ータ線のツイストが実現できる。

【００９４】(実施例１１）図２０に、本発明のツイス
トグローバルデータ線(2)を示す。実施例10と同様にGD
の長さをワード線1024本分、Dの長さをワード線128本分
としている。ここでセンスアンプブロックSBには図8に
示すCMOSセンスアンプ、プリチャージ回路、列スイッチ
が含まれる。また、DとQTを省略して示している。

【００９５】図に示すように、メモリアレイは次のよう
に構成される。2組のGDと2組のQMにより、グローバルデ
ータ線群GDGを形成する。2組のGDGによりグローバルデ
ータ線単位GDUを形成する。メモリアレイはGDUをデータ
線方向、ワード線方向へ繰り返し配置して構成される。
センスアンプブロックSBはGDGをデータ線方向に配置し
たグローバルデータ線列ごとに少なくとも2個接続され
る。

【００９６】本実施例ではGDG1においてはGD2の中央で
ツイストし、GDG2においてはGD6の中央でツイストす
る。ツイスト領域は、SBの領域および、スイッチ分離型
の場合は例えば図1のGD1の中点部分、スイッチ交互配置
型の場合は図5のSWB5の部分になる。図１９と比較すれ
ばわかるように主データ線をほぼ等しい長さで分割する
ことは先の実施例と同じである。図１９ではツイストの
位置を主データ線の分割位置であるグローバルデータ線
分離用スイッチの近傍に置いたの対し、この実施例では
分割位置の中間にツイスト位置を置いている。

【００９７】本実施例でも前実施例と同様にGD0をSB0の
所で切り離さずに反対側のアレイまで伸ばし、両側のGD
がSBを共有し、反対側のアレイのQMで分離している。し
たがって、全てのGDがほぼ同じ長さであり、ほぼ同数の
ワード線と交差する。さらにSBの接続位置をGDのほぼ中
間にする。なお、冗長回路を用いた場合、GDによっては
数本程度、交差するワード線数が異なる場合があるが、
この程度のアンバランスであれば、カップリングノイズ
を許容できる。

【００９８】本実施例ではGDの中央部分でツイストを行
うことにより、例えば、GD1-GD1BとGD6-GD6Bのように各
GDの単位で隣接したGDがノイズをキャンセルできる。し
たがって、ワーストケースだけでなく、どのデータ線か
ら信号を読みだす場合でも、カップリングにアンバラン
スがなく、ノイズを完全にキャンセルできる特長があ
る。

【００９９】一例として、読みだし信号量がもっとも小
さくなるワーストケースである、図20でQM0、QM5をオ
フ、他のQMをオンした場合を考える。隣接マットのGDは
QML0、QMR0などで分離する。したがって、全てのGDは長
さが256W分である。GDが1Vにプリチャージされ、フロー
ティングになっている状態から、SB1中のSAを起動し
て、センスアンプノードI1を2Vに、I1Bを0Vに増幅した
とする。このときに、I3、I3BにつながるGDが受けるカ
ップリングノイズを考える。はじめにGD6とGD6Bはとも
にGD1Bから負のカップリングを受けるが、カップリング
を受けるGDの部分の長さが等しく、I3、I3Bには同相で
大きさの等しいノイズが生じるため、これによりSAの動
作マージンが低下することはない。GD8とGD8BがともにG
D3から正のカップリングを受ける場合も同様である。GD
7とGD7Bについては、GD7Bのみがカップリングノイズを
受けるが、GD2から正のカップリング、GD2Bから負のカ
ップリングを受け、これらの大きさは等しいためキャン
セルする。GD9についても同様である。従って、I3、I3B
が受けるノイズはキャンセルされるため、SB3中のSAの
動作マージンが低下しない。

【０１００】今度は逆に、SB3中のSAを起動して、セン
スアンプノードI3を2Vに、I3Bを0Vに増幅した場合にI
1、I1BにつながるGDが受けるカップリングノイズを考え
る。はじめにGD2とGD2BはともにGD7Bから負のカップリ
ングを受けるが、カップリングを受けるGDの部分の長さ
が等しく、I1、I1Bには同相で大きさの等しいノイズが
生じるため、これによりSAの動作マージンが低下するこ
とはない。GD4とGD4BがともにGD9から正のカップリング
を受ける場合も同様である。GD1とGD1Bについては、GD1
Bのみがカップリングノイズを受けるが、GD6から正のカ
ップリング、GD6Bから負のカップリングを受け、これら
の大きさは等しいためキャンセルする。GD3についても
同様である。従って、I1、I1Bが受けるノイズはキャン
セルされるため、SB1中のSAの動作マージンが低下しな
い。

【０１０１】容易に推測できるように、ノイズは各GDの
単位でキャンセルされているため、異なるQMで分離した
場合でも、ノイズがキャンセルされることが分かる。

【０１０２】したがって、本発明のツイストグローバル
データ線では、どのデータ線から信号を読みだした場合
でもカップリングにアンバランスがなく、ノイズを完全
にキャンセルできるという利点がある。

【０１０３】スイッチ交互配置型の場合に図5のSWB5の
部分でGDをツイストした場合の、スイッチのレイアウト
を図22に示す。データ線方向には7Fの長さでレイアウト
可能であり、図18の5Fに対して小さなオーバヘッドでデ
ータ線のツイストが実現できる。

【０１０４】

【発明の効果】以上のアレイ構成および動作方式を用い
ると、チップ面積が小さく、消費電力の低い、DRAMが実
現可能である。すなわち、この構成では、面積をほとん
ど増加させずにデータ線を多分割でき、低消費電力化が
可能である。

【図面の簡単な説明】

【図１】本発明のメモリアレイ(1)の回路図である。

【図２】メモリアレイ(1)のスイッチのレイアウトであ
る。

【図３】本発明のメモリアレイ(2)の回路図である。

【図４】本発明のメモリアレイ(3)の回路図である。

【図５】本発明のメモリアレイ(4)の回路図である。

【図６】本発明のメモリアレイ(5)の回路図である。

【図７】チップ構成図である。

【図８】本発明のメモリアレイ(6)の回路図である。

【図９】スイッチ部分の断面構造である。

【図１０】メモリアレイ(6)のリード波形である。

【図１１】メモリアレイ(6)のライト波形である。

【図１２】センスアンプ駆動回路の回路図である。

【図１３】S/Nを向上したリード波形である。

【図１４】本発明のメモリアレイ(7)の回路図である。

【図１５】本発明のメモリアレイ(8)の回路図である。

【図１６】従来のメモリアレイの回路図である。

【図１７】従来のメモリアレイのスイッチのレイアウト
である。

【図１８】本発明のメモリアレイ(4)のスイッチのレイ
アウトである。

【図１９】本発明のツイストグローバルデータ線(1)で
ある。

【図２０】本発明のツイストグローバルデータ線(2)で
ある。

【図２１】本発明のツイストグローバルデータ線(1)の
スイッチのレイアウトである。

【図２２】本発明のツイストグローバルデータ線(2)の
スイッチのレイアウトである。

【図２３】従来のツイストグローバルデータ線である。

【符号の説明】

MC…メモリセル、D…データ線、W…ワード線、SA…セン
スアンプ、GD…グローバルデータ線、QT…データ線接続
用スイッチ、QM…グローバルデータ線分離用スイッチ、
T…データ線接続用スイッチ制御線、M…グローバルデー
タ線分離用スイッチ制御線、PB…プリチャージ回路、YG
…列スイッチ、I/O…主入出力線、YS…列選択線、Ydec
…列デコーダ、MAT…メモリマット、SMA…サブメモリア
レイ、UA…単位メモリアレイ、PUA…要素単位メモリア
レイ、SB…センスアンプブロック、GDG…グローバルデ
ータ線群、GDU…グローバルデータ線単位。

Claims (18)

【特許請求の範囲】
1. 【請求項１】互いに平行して配置された第１及び第２デ
   ータ線と、 前記第１及び第２データ線に交差する複数のワード線
   と、 前記第１及び第２データ線と前記複数のワード線との所
   定の交点に設けられた複数のメモリセルと、 前記データ線と平行して設けられ、その延在する方向で
   ２つに分割された第１及び第２主データ線と、 前記第１及び第２主データ線の分割点において、前記第
   １主データ線の一端と前記第２データ線の一端の間に直
   列に設けられる第１及び第２スイッチと、 前記第１データ線の一端と前記第１主データ線との間に
   設けられる第３スイッチと、 前記第１データ線の一端と同じ側において、前記第２デ
   ータ線の一端と前記第１及び第２スイッチの直列接続さ
   れた中間ノードとの間に設けられる第４スイッチと、 前記第１主データ線の他端と前記第２主データ線の他端
   とのそれぞれに対応して設けられ、その入出力ノードが
   接続可能とされる第１及び第２センスアンプとを備える
   単位メモリアレイを有することを特徴とする半導体記憶
   装置。
2. 【請求項２】請求項１記載の半導体記憶装置において、 前記複数のワード線のうちの選択されたワード線と前記
   第１及び第２データ線の交点にそれぞれ設けられた第１
   及び第２メモリセルは、 前記第１のスイッチを非導通とし、前記第２、第３、及
   び第４スイッチを導通にすることでそれぞれ第１及び第
   ２センスアンプと接続されることにより、それぞれ並列
   にアクセス可能とされることを特徴とする半導体記憶装
   置。
3. 【請求項３】互いに平行して配置された第１及び第２デ
   ータ線と、 前記第１及び第２データ線に交差する複数のワード線
   と、 前記第１及び第２データ線と前記複数のワード線との所
   定の交点に設けられた複数のメモリセルと、 前記データ線と平行して設けられ、その延在する方向で
   ２つに分割された第１及び第２主データ線と、 前記第１及び第２主データ線の分割点において、前記第
   １主データ線の一端と前記第２データ線の一端の間に設
   けられる第１スイッチと、 前記第１データ線の一端と前記第１主データ線との間に
   設けられる第２スイッチと、 前記第１データ線の一端の逆側において、前記第２デー
   タ線の一端と前記第２主データ線との間に設けられる第
   ３スイッチと、 前記第１主データ線の他端と前記第２主データ線の他端
   とのそれぞれに対応して設けられ、その入出力ノードが
   接続可能とされる第１及び第２センスアンプとを備える
   単位メモリアレイを有することを特徴とする半導体記憶
   装置。
4. 【請求項４】請求項３記載の半導体記憶装置において、 前記複数のワード線のうちの選択されたワード線と前記
   第１及び第２データ線の交点にそれぞれ設けられた第１
   及び第２メモリセルは、 前記第１のスイッチを非導通とし、前記第２及び第３ス
   イッチを導通にすることでそれぞれ第１及び第２センス
   アンプと接続されることにより、それぞれ並列にアクセ
   ス可能とされることを特徴とする半導体記憶装置。
5. 【請求項５】請求項１から４のいずれかに記載の半導体
   記憶装置において、 前記単位メモリアレイは更に、前記第１センスアンプの
   入出力ノードを第１共通入出力線と接続するための第１
   列選択スイッチと、前記第２センスアンプの入出力ノー
   ドを第２共通入出力線と接続するための第２列選択スイ
   ッチとを備えるとともに、それぞれ隣接して複数個設け
   られ、 前記単位メモリアレイの各々又は、複数からなる前記単
   位メモリアレイ群のそれぞれに対して設けられ、前記第
   １及び第２列選択スイッチの制御端子に接続される複数
   の列選択線とを備え、 前記データ線は、半導体基板上の第１配線層に形成さ
   れ、 前記主データ線及び列選択線は、前記第１配線層より上
   層の第２配線層に形成され、 前記主データ線は、前記データ線２本につき１本のピッ
   チで配線され、 前記列選択線は、前記データ線４本以上につき１本のピ
   ッチで配線されることを特徴とする半導体装置。
6. 【請求項６】請求項５記載の半導体記憶装置において、 前記列選択線は、前記第２配線層に形成されることに換
   えて、前記第２配線層より上層の第３配線層に形成され
   ることを特徴とする半導体装置。
7. 【請求項７】請求項１から６のいずれかに記載の半導体
   記憶装置は更に、 前記第１及び第２センスアンプをそれぞれ活性状態にす
   るための第１及び第２センスアンプ駆動回路を有し、 前記センスアンプ駆動回路は、対応するセンスアンプの
   駆動する負荷に応じて電流駆動能力を可変とされること
   を特徴とする半導体装置。
8. 【請求項８】請求項１から７のいずれかに記載の半導体
   記憶装置において、 前記第１及び第２センスアンプは、それぞれソースが共
   通接続されゲートとドレインが交差結合された一対のＰ
   形ＭＯＳトランジスタ及び一対のＮ形ＭＯＳトランジス
   タからなる、ＣＭＯＳセンスアンプであることを特徴と
   する半導体記憶装置。
9. 【請求項９】請求項８に記載の半導体記憶装置におい
   て、 前記第１及び第２データ線のそれぞれには、電流・電圧
   変換形の第１及び第２センス回路が更に設けられること
   を特徴とする半導体記憶装置。
10. 【請求項１０】請求項１から７のいずれかに記載の半導
    体記憶装置において、 前記第１及び第２センスアンプは、ソースが共通接続さ
    れゲートとドレインが交差結合された一対のＰ形ＭＯＳ
    トランジスタからなり、 前記第１及び第２データ線のそれぞれには、ソースが共
    通接続されゲートとドレインが交差結合された一対のＮ
    形ＭＯＳトランジスタからなる第３及び第４センスアン
    プが接続されることを特徴とする半導体記憶装置。
11. 【請求項１１】請求項２に記載の半導体記憶装置であっ
    て、 前記第１メモリセルに記憶された情報を読み出す際に、
    第３スイッチを導通にした状態で前記選択されたワード
    線を活性化し、前記第１センスアンプを活性化する際
    に、前記所定の期間前記第３スイッチを非導通状態にし
    て前記第３スイッチの抵抗を高めることを特徴とする半
    導体記憶装置。
12. 【請求項１２】請求項４に記載の半導体記憶装置であっ
    て、 前記第１メモリセルに記憶された情報を読み出す際に、
    第２スイッチを導通にした状態で前記選択されたワード
    線を活性化し、前記第１センスアンプを活性化する際
    に、前記所定の期間前記第２スイッチを非導通状態にし
    て前記第２スイッチの抵抗を高めることを特徴とする半
    導体記憶装置。
13. 【請求項１３】前記メモリセルはスイッチ用のMOSFET1
    個と情報蓄積用キャパシタから成ることを特徴とする請
    求項1から１０のいずれかに記載の半導体記憶装置。
14. 【請求項１４】長さ方向を第一の方向に平行に配線され
    たワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
    線されたデータ線と、 前記ワード線と前記データ線の交点に配置されたメモリ
    セルと、 データ線接続用スイッチと、 長さ方向を第二の方向に平行に配線されたグローバルデ
    ータ線と、 グローバルデータ線分離用スイッチと、 センスアンプを備え、 グローバルデータ線を第一の方向に2本隣接して並べ
    て、グローバルデータ線対とし、 グローバルデータ線分離用スイッチまたはグローバルデ
    ータ線分離用スイッチを2個直列に接続したものを、第
    一の方向に2組配置してグローバルデータ線分離用スイ
    ッチ対とし、 第二の方向に第一のグローバルデータ線対、第一のグロ
    ーバルデータ線分離用スイッチ対、第二のグローバルデ
    ータ線対、第二のグローバルデータ線分離用スイッチ対
    の順に隣接して配置して第一のグローバルデータ線群と
    し、 第三、第四のグローバルデータ線対をそれぞれ第一、第
    二のグローバルデータ線対の第一の方向に隣接して配置
    し、第三、第四のグローバルデータ線分離用スイッチ対
    をそれぞれ第一、第二のグローバルデータ線分離用スイ
    ッチ対の第一の方向に隣接して配置して第二のグローバ
    ルデータ線群とし、 第一、第二のグローバルデータ線群を合わせて単位グロ
    ーバルデータ線群とし、 単位グローバルデータ線群を第一および第二の方向に繰
    り返して配置し、第二の方向の端のグローバルデータ線
    分離用スイッチ対にさらに第二の方向に隣接してグロー
    バルデータ線対を配置して、メモリアレイを形成し、 第一、第四のグローバルデータ線分離用スイッチ対は第
    二の方向に隣接した両側のグローバルデータ線対を接続
    する際、第一の方向の位置が同じグローバルデータ線ど
    おしを接続し、 第二、第三のグローバルデータ線分離用スイッチ対は第
    二の方向に隣接した両側のグローバルデータ線対を接続
    する際、第一の方向の位置が異なるグローバルデータ線
    どおしを接続し、 グローバルデータ線群が第二の方向に繰り返されたもの
    をグローバルデータ線列とすると、センスアンプは各グ
    ローバルデータ線列の、少なくとも2個のグローバルデ
    ータ線対に接続され、その接続位置がグローバルデータ
    線のほぼ中央部であることを特徴とする半導体記憶装
    置。
15. 【請求項１５】長さ方向を第一の方向に平行に配線され
    たワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
    線されたデータ線と、 前記ワード線と前記データ線の交点に配置されたメモリ
    セルと、 データ線接続用スイッチと、 長さ方向を第二の方向に平行に配線されたグローバルデ
    ータ線と、 グローバルデータ線分離用スイッチと、 センスアンプを備え、 グローバルデータ線を第一の方向に2本隣接して並べ
    て、グローバルデータ線対とし、 グローバルデータ線分離用スイッチまたはグローバルデ
    ータ線分離用スイッチを2個直列に接続したものを、第
    一の方向に2組配置してグローバルデータ線分離用スイ
    ッチ対とし、 第二の方向に第一のグローバルデータ線対、第一のグロ
    ーバルデータ線分離用スイッチ対、第二のグローバルデ
    ータ線対、第二のグローバルデータ線分離用スイッチ対
    の順に隣接して配置して第一のグローバルデータ線群と
    し、 第三、第四のグローバルデータ線対をそれぞれ第一、第
    二のグローバルデータ線対の第一の方向に隣接して配置
    し、第三、第四のグローバルデータ線分離用スイッチ対
    をそれぞれ第一、第二のグローバルデータ線分離用スイ
    ッチ対の第一の方向に隣接して配置して第二のグローバ
    ルデータ線群とし、 第一、第二のグローバルデータ線群を合わせて単位グロ
    ーバルデータ線群とし、 単位グローバルデータ線群を第一および第二の方向に繰
    り返して配置し、第二の方向の端のグローバルデータ線
    分離用スイッチ対にさらに第二の方向に隣接してグロー
    バルデータ線対を配置して、メモリアレイを形成し、 第一から第四のグローバルデータ線分離用スイッチ対は
    第二の方向に隣接した両側のグローバルデータ線対を接
    続する際、第一の方向の位置が同じグローバルデータ線
    の端どおしを接続し、 第二、第三のグローバルデータ線対はグローバルデータ
    線のほぼ中央部で第二の方向の位置を入れ換え、第一、
    第四のグローバルデータ線対は第二の方向の位置を入れ
    換えず、 グローバルデータ線群が第二の方向に繰り返されたもの
    をグローバルデータ線列とすると、センスアンプは各グ
    ローバルデータ線列の、少なくとも2個のグローバルデ
    ータ線対に接続され、その接続位置がグローバルデータ
    線のほぼ中央部であることを特徴とする半導体記憶装
    置。
16. 【請求項１６】請求項１４または１５に記載の半導体記
    憶装置において、 第一の方向に並んだ2対のデータ線のうち、1対のデータ
    線はグローバルデータ線とグローバルデータ線分離用ス
    イッチの接続点にデータ線接続用スイッチを介して接続
    され、もう1対のデータ線は2個のグローバルデータ線分
    離用スイッチの接続点にデータ線接続用スイッチを介し
    て接続されることを特徴とする半導体記憶装置。
17. 【請求項１７】請求項１４または１５に記載の半導体記
    憶装置において、 第一の方向に並んだ2対のデータ線が、各々異なるグロ
    ーバルデータ線対に、データ線接続用スイッチを介して
    接続され、 第一の方向に並んだ2対のデータ線のデータ線接続用ス
    イッチが、データ線をはさんで互いに反対側にあること
    を特徴とする半導体記憶装置。
18. 【請求項１８】請求項１４または１５に記載の半導体記
    憶装置において、 第一の方向に並んだ2対のデータ線が、各々異なるグロ
    ーバルデータ線対に、データ線接続用スイッチを介して
    接続され、 第一の方向に並んだ2対のデータ線のデータ線接続用ス
    イッチが、データ線に対して同じ側にあり、第二の方向
    にずらして配置されていることを特徴とする半導体記憶
    装置。