JPH10150331A - 電力増幅器 - Google Patents
電力増幅器Info
- Publication number
- JPH10150331A JPH10150331A JP8322138A JP32213896A JPH10150331A JP H10150331 A JPH10150331 A JP H10150331A JP 8322138 A JP8322138 A JP 8322138A JP 32213896 A JP32213896 A JP 32213896A JP H10150331 A JPH10150331 A JP H10150331A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power amplifier
- power supply
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 カスコード接続されるトランジスタの最大定
格電圧を越える出力電圧が要求される電力増幅器におい
て、電源電圧に対して下段のトランジスタが飽和する電
圧まで出力電圧を飽和させることなく大きく取り出すこ
とができる。 【解決手段】 カスコード接続される上段のトランジス
タ２のバイアス回路に、上段のトランジスタのバイアス
回路に、上段のトランジスタ２のゲート−ソース間電圧
と下段のトランジスタ１のコレクタ−エミッタ間飽和電
圧との和以上のツェナー電圧を有するツェナーダイオー
ド５を設け、このツェナーダイオード５により下段のト
ランジスタ１に加えられる入力電圧が大きくなった時に
上段のトランジスタ２が飽和する前に下段のトランジス
タ１が飽和するのを防止する。
格電圧を越える出力電圧が要求される電力増幅器におい
て、電源電圧に対して下段のトランジスタが飽和する電
圧まで出力電圧を飽和させることなく大きく取り出すこ
とができる。 【解決手段】 カスコード接続される上段のトランジス
タ２のバイアス回路に、上段のトランジスタのバイアス
回路に、上段のトランジスタ２のゲート−ソース間電圧
と下段のトランジスタ１のコレクタ−エミッタ間飽和電
圧との和以上のツェナー電圧を有するツェナーダイオー
ド５を設け、このツェナーダイオード５により下段のト
ランジスタ１に加えられる入力電圧が大きくなった時に
上段のトランジスタ２が飽和する前に下段のトランジス
タ１が飽和するのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、音声信号等信号の
電力増幅に使用される電力増幅器に関する。
電力増幅に使用される電力増幅器に関する。
【０００２】
【従来の技術】従来、トランジスタの最大コレクタ−エ
ミッタ間電圧を越える電源電圧を有する電力増幅器とし
ては、図２に示す構成のものが知られている。同図にお
いて、電力増幅器は、電源Ｖｃｃに対してカスケード接
続された上段のＭＯＳ型電界効果トランジスタ２２及び
下段のＮ型バイポーラトランジスタ２１を有し、電界効
果トランジスタ２２のドレインとゲート間にはバイアス
抵抗２４が接続され、さらに電界効果トランジスタ２２
のゲートとバイポーラトランジスタ２１のエミッタ間に
はバイアス抵抗２３が接続されている。また、バイポー
ラトランジスタ２１のエミッタとグランド間には負荷２
５が直列に接続されてており、バイポーラトランジスタ
２１のベースは入力端子２７に接続されている。
ミッタ間電圧を越える電源電圧を有する電力増幅器とし
ては、図２に示す構成のものが知られている。同図にお
いて、電力増幅器は、電源Ｖｃｃに対してカスケード接
続された上段のＭＯＳ型電界効果トランジスタ２２及び
下段のＮ型バイポーラトランジスタ２１を有し、電界効
果トランジスタ２２のドレインとゲート間にはバイアス
抵抗２４が接続され、さらに電界効果トランジスタ２２
のゲートとバイポーラトランジスタ２１のエミッタ間に
はバイアス抵抗２３が接続されている。また、バイポー
ラトランジスタ２１のエミッタとグランド間には負荷２
５が直列に接続されてており、バイポーラトランジスタ
２１のベースは入力端子２７に接続されている。
【０００３】この構成において、電源電圧を抵抗２３、
２４で分圧した電圧と負荷２５の両端に発生する出力電
圧との差をバイアス電圧として電界効果トランジスタ２
２のゲートに供給することにより、電界効果トランジス
タ２２のドレイン−ソース間電圧とバイポーラトランジ
スタ２１のコレクタ−エミッタ間電圧を最大定格電圧以
内に抑えるようになっている。
２４で分圧した電圧と負荷２５の両端に発生する出力電
圧との差をバイアス電圧として電界効果トランジスタ２
２のゲートに供給することにより、電界効果トランジス
タ２２のドレイン−ソース間電圧とバイポーラトランジ
スタ２１のコレクタ−エミッタ間電圧を最大定格電圧以
内に抑えるようになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のカスコード接続型電力増幅器では、電界効
果トランジスタ２２のドレイン−ソース間電圧とバイポ
ーラトランジスタ２１のコレクタ−エミッタ間飽和電圧
の和がバイポーラトランジスタ２１のコレクタ−エミッ
タ間電圧より大きい場合には、電界効果トランジスタ２
２のドレイン−ソース間電圧が最小になる前にバイポー
ラトランジスタ２１が飽和してしまい、電源電圧を最大
限に有効利用できず、ひいては出力電圧を大きく取りだ
し得ないという問題があった。
ような従来のカスコード接続型電力増幅器では、電界効
果トランジスタ２２のドレイン−ソース間電圧とバイポ
ーラトランジスタ２１のコレクタ−エミッタ間飽和電圧
の和がバイポーラトランジスタ２１のコレクタ−エミッ
タ間電圧より大きい場合には、電界効果トランジスタ２
２のドレイン−ソース間電圧が最小になる前にバイポー
ラトランジスタ２１が飽和してしまい、電源電圧を最大
限に有効利用できず、ひいては出力電圧を大きく取りだ
し得ないという問題があった。
【０００５】本発明は、上記の事情に鑑みなされたもの
で、カスケード接続されたトランジスタの最大定格電圧
を越える出力電圧が要求される電力増幅器において、電
源電圧に対して出力電圧を可能な限り大きく取り出すこ
とができる電力増幅器を提供することを目的とする。
で、カスケード接続されたトランジスタの最大定格電圧
を越える出力電圧が要求される電力増幅器において、電
源電圧に対して出力電圧を可能な限り大きく取り出すこ
とができる電力増幅器を提供することを目的とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
に本発明は、電源に対してカスコード接続された上段及
び下段のトランジスタを有する電力増幅器において、前
記上段のトランジスタのバイアス回路に、前段のトラン
ジスタのゲート−ソース間電圧もしくはコレクタ−エミ
ッタ間電圧と前記下段のトランジスタのコレクタ−エミ
ッタ間もしくはゲート−ソース間飽和電圧との和以上の
ツェナー電圧を有するツェナーダイオードを設けたもの
である。
に本発明は、電源に対してカスコード接続された上段及
び下段のトランジスタを有する電力増幅器において、前
記上段のトランジスタのバイアス回路に、前段のトラン
ジスタのゲート−ソース間電圧もしくはコレクタ−エミ
ッタ間電圧と前記下段のトランジスタのコレクタ−エミ
ッタ間もしくはゲート−ソース間飽和電圧との和以上の
ツェナー電圧を有するツェナーダイオードを設けたもの
である。
【０００７】本発明によれば、ツェナーダイオードによ
り下段のトランジスタに加えられる入力電圧が大きくな
った時に上段のトランジスタが飽和する前に下段のトラ
ンジスタが飽和するのを防止する。これにより、電源電
圧に対して出力電圧を下段のトランジスタが飽和する電
圧まで大きく取り出すことができる。
り下段のトランジスタに加えられる入力電圧が大きくな
った時に上段のトランジスタが飽和する前に下段のトラ
ンジスタが飽和するのを防止する。これにより、電源電
圧に対して出力電圧を下段のトランジスタが飽和する電
圧まで大きく取り出すことができる。
【０００８】
【発明の実施の形態】本発明の請求項１に記載の発明
は、電源に対してカスコード接続された界効果トランジ
スタまたはバイポーラトランジスタのいずれか一方から
なる上段及び下段のトランジスタを有し、かつ前記下段
のトランジスタの出力側には負荷が直列に接続され、さ
らに前記上段のトランジスタのバイアス電圧が電源電圧
と負荷の両端に発生する出力電圧を抵抗分圧して与えら
れる電力増幅器であって、前記上段のトランジスタのバ
イアス入力端と前記下段のトランジスタの負荷接続端間
に、前記上段のトランジスタのゲート−ソース間電圧も
しくはコレクタ−エミッタ間電圧と前記下段のトランジ
スタのコレクタ−エミッタ間もしくはゲート−ソース間
飽和電圧との和以上のツェナー電圧を有するツェナーダ
イオードを直列に接続したことを特徴とする。
は、電源に対してカスコード接続された界効果トランジ
スタまたはバイポーラトランジスタのいずれか一方から
なる上段及び下段のトランジスタを有し、かつ前記下段
のトランジスタの出力側には負荷が直列に接続され、さ
らに前記上段のトランジスタのバイアス電圧が電源電圧
と負荷の両端に発生する出力電圧を抵抗分圧して与えら
れる電力増幅器であって、前記上段のトランジスタのバ
イアス入力端と前記下段のトランジスタの負荷接続端間
に、前記上段のトランジスタのゲート−ソース間電圧も
しくはコレクタ−エミッタ間電圧と前記下段のトランジ
スタのコレクタ−エミッタ間もしくはゲート−ソース間
飽和電圧との和以上のツェナー電圧を有するツェナーダ
イオードを直列に接続したことを特徴とする。
【０００９】また本発明の請求項２に記載の発明は、ツ
ェナーダイオードが、下段のトランジスタに加えられる
入力電圧が大きくなった時に上段のトランジスタが飽和
する前に下段のトランジスタが飽和するのを防止するこ
とを特徴とする。
ェナーダイオードが、下段のトランジスタに加えられる
入力電圧が大きくなった時に上段のトランジスタが飽和
する前に下段のトランジスタが飽和するのを防止するこ
とを特徴とする。
【００１０】よって、下段のトランジスタに加えられる
入力電圧が大きくなった時はツェナーダイオードが上段
のトランジスタが飽和する前に下段のトランジスタが飽
和するのを防止するから、上段のトランジスタのドレイ
ン−ソース間電圧もしくはコレクタ−エミッタ間電圧が
最小になり、電源電圧に対して下段のトランジスタが飽
和する電圧まで出力電圧を飽和させることなく大きく取
り出すことができる。
入力電圧が大きくなった時はツェナーダイオードが上段
のトランジスタが飽和する前に下段のトランジスタが飽
和するのを防止するから、上段のトランジスタのドレイ
ン−ソース間電圧もしくはコレクタ−エミッタ間電圧が
最小になり、電源電圧に対して下段のトランジスタが飽
和する電圧まで出力電圧を飽和させることなく大きく取
り出すことができる。
【００１１】以下、本発明の実施の形態について、図面
を参照して説明する。
を参照して説明する。
【００１２】（実施の形態１）図１は、本発明の一実施
の形態による電力増幅器の回路図である。同図におい
て、電力増幅器は、電源Ｖｃｃに対してカスケード接続
された上段のＭＯＳ型電界効果トランジスタ２及び下段
のＮ型バイポーラトランジスタ１を有し、電界効果トラ
ンジスタ２のドレインとゲート間にはバイアス抵抗４が
接続されており、さらに電界効果トランジスタ２のゲー
トとバイポーラトランジスタ１のエミッタ間にはバイア
ス抵抗３とツェナーダイオード５が直列が接続されてい
る。また、バイポーラトランジスタ１のエミッタとグラ
ンド間には負荷６が直列に接続されており、バイポーラ
トランジスタ１のベースは入力端子７に接続されてい
る。なお、上記ツェナーダイオード５は、電界効果トラ
ンジスタ２のゲート−ソース間電圧とバイポーラトラン
ジスタ１のコレクタ−エミッタ間飽和電圧との和以上の
ツェナー電圧を有する。
の形態による電力増幅器の回路図である。同図におい
て、電力増幅器は、電源Ｖｃｃに対してカスケード接続
された上段のＭＯＳ型電界効果トランジスタ２及び下段
のＮ型バイポーラトランジスタ１を有し、電界効果トラ
ンジスタ２のドレインとゲート間にはバイアス抵抗４が
接続されており、さらに電界効果トランジスタ２のゲー
トとバイポーラトランジスタ１のエミッタ間にはバイア
ス抵抗３とツェナーダイオード５が直列が接続されてい
る。また、バイポーラトランジスタ１のエミッタとグラ
ンド間には負荷６が直列に接続されており、バイポーラ
トランジスタ１のベースは入力端子７に接続されてい
る。なお、上記ツェナーダイオード５は、電界効果トラ
ンジスタ２のゲート−ソース間電圧とバイポーラトラン
ジスタ１のコレクタ−エミッタ間飽和電圧との和以上の
ツェナー電圧を有する。
【００１３】この構成において、入力端子７に入力電圧
Ｖｉが加えられるとバイポーラトランジスタ１は入力電
圧Ｖｉに応じて導通され、そのエミッタ電流が負荷６に
流れることにより、負荷６の両端に出力電圧Ｖｏが発生
する。ここで、電源電圧Ｖｃｃと出力電圧Ｖｏとの差か
らツェナーダイオード５のツェナー電圧Ｖｚを差し引い
た電圧が抵抗３と４により分圧されて電界効果トランジ
スタ２のゲートにバイアスＶｇとして供給される。これ
により、バイポーラトランジスタ１のコレクタ−エミッ
タ間電圧と電界効果トランジスタ２のドレイン−ソース
間電圧はそれぞれ最大定格電圧以内に保持される。
Ｖｉが加えられるとバイポーラトランジスタ１は入力電
圧Ｖｉに応じて導通され、そのエミッタ電流が負荷６に
流れることにより、負荷６の両端に出力電圧Ｖｏが発生
する。ここで、電源電圧Ｖｃｃと出力電圧Ｖｏとの差か
らツェナーダイオード５のツェナー電圧Ｖｚを差し引い
た電圧が抵抗３と４により分圧されて電界効果トランジ
スタ２のゲートにバイアスＶｇとして供給される。これ
により、バイポーラトランジスタ１のコレクタ−エミッ
タ間電圧と電界効果トランジスタ２のドレイン−ソース
間電圧はそれぞれ最大定格電圧以内に保持される。
【００１４】今、出力電圧Ｖｏが電源電圧Ｖｃｃに近づ
いたとすると、Ｖｃｃ−Ｖｏの差電圧がツェナー電圧Ｖ
ｚより大きい場合は、ツェナーダイオード５のツェナー
電圧Ｖｚは、Ｖｚ＞Ｖｇｓ＋Ｖｃｅｓａｔであるので、
バイポーラトランジスタ１は飽和しない。また、出力電
圧Ｖｏが更に大きくなり、Ｖｃｃ−Ｖｏ＜Ｖｚになる
と、ツェナーダイオード５がオフし、電界効果トランジ
スタ２のゲート電圧ＶｇはＶｇ＝Ｖｃｃとなり、電界効
果トランジスタ２のドレイン−ソース間電圧Ｖｄｓは最
小になる。ここで、ツェナーダイオード５のツェナー電
圧Ｖｚは、Ｖｚ＞Ｖｇｓ＋Ｖｃｅｓａｔであるので、バ
イポーラトランジスタ１はＶｇ＝Ｖｃｃとなった後、す
なわち電界効果トランジスタ２のドレイン−ソース間電
圧Ｖｄｓが最小になった後に飽和し、出力電圧Ｖｏは電
源電圧に対して最大の電圧となる。
いたとすると、Ｖｃｃ−Ｖｏの差電圧がツェナー電圧Ｖ
ｚより大きい場合は、ツェナーダイオード５のツェナー
電圧Ｖｚは、Ｖｚ＞Ｖｇｓ＋Ｖｃｅｓａｔであるので、
バイポーラトランジスタ１は飽和しない。また、出力電
圧Ｖｏが更に大きくなり、Ｖｃｃ−Ｖｏ＜Ｖｚになる
と、ツェナーダイオード５がオフし、電界効果トランジ
スタ２のゲート電圧ＶｇはＶｇ＝Ｖｃｃとなり、電界効
果トランジスタ２のドレイン−ソース間電圧Ｖｄｓは最
小になる。ここで、ツェナーダイオード５のツェナー電
圧Ｖｚは、Ｖｚ＞Ｖｇｓ＋Ｖｃｅｓａｔであるので、バ
イポーラトランジスタ１はＶｇ＝Ｖｃｃとなった後、す
なわち電界効果トランジスタ２のドレイン−ソース間電
圧Ｖｄｓが最小になった後に飽和し、出力電圧Ｖｏは電
源電圧に対して最大の電圧となる。
【００１５】このように本実施の形態によれば、電界効
果トランジスタ２のゲート−ソース間電圧とバイポーラ
トランジスタ１のコレクタ−エミッタ間飽和電圧との和
以上のツェナー電圧を有するツェナーダイオード５を電
界効果トランジスタ２のバイアス回路に設けることによ
り、電界効果トランジスタ２のドレイン−ソース間電圧
が最小になる前にバイポーラトランジスタ１のコレクタ
−エミッタ間が飽和するのを防止するから、従来の電力
増幅器よりも大きい電圧まで出力電圧を飽和させること
なく取り出すことができ、トランジスタの最大定格電圧
を越える出力電圧が要求される電力増幅器において損失
を減少させ、電源電圧を最大限に有効利用できる。
果トランジスタ２のゲート−ソース間電圧とバイポーラ
トランジスタ１のコレクタ−エミッタ間飽和電圧との和
以上のツェナー電圧を有するツェナーダイオード５を電
界効果トランジスタ２のバイアス回路に設けることによ
り、電界効果トランジスタ２のドレイン−ソース間電圧
が最小になる前にバイポーラトランジスタ１のコレクタ
−エミッタ間が飽和するのを防止するから、従来の電力
増幅器よりも大きい電圧まで出力電圧を飽和させること
なく取り出すことができ、トランジスタの最大定格電圧
を越える出力電圧が要求される電力増幅器において損失
を減少させ、電源電圧を最大限に有効利用できる。
【００１６】なお、以上の説明では、上段のトランジス
タ２に電界効果トランジスタを、下段のトランジスタ１
にバイポーラトランジスタを使用した回路例について説
明したが、本発明はこれに限定されず、上段のトランジ
スタ２にバイポーラトランジスタを、下段のトランジス
タ１に電界効果トランジスタを使用した回路においても
同様に実施可能である。
タ２に電界効果トランジスタを、下段のトランジスタ１
にバイポーラトランジスタを使用した回路例について説
明したが、本発明はこれに限定されず、上段のトランジ
スタ２にバイポーラトランジスタを、下段のトランジス
タ１に電界効果トランジスタを使用した回路においても
同様に実施可能である。
【００１７】
【発明の効果】以上のように本発明によれば、カスコー
ド接続されるトランジスタの最大定格電圧を越える出力
電圧が要求される電力増幅器において、電源電圧に対し
て下段のトランジスタが飽和する電圧まで出力電圧を飽
和させることなく大きく取り出すことができ、増幅器の
損失を小さくできるという効果を有する。
ド接続されるトランジスタの最大定格電圧を越える出力
電圧が要求される電力増幅器において、電源電圧に対し
て下段のトランジスタが飽和する電圧まで出力電圧を飽
和させることなく大きく取り出すことができ、増幅器の
損失を小さくできるという効果を有する。
【図１】本発明の一実施の形態による電力増幅器の構成
を示す回路図
を示す回路図
【図２】従来の技術による電力増幅器の構成を示す回路
図
図
１ 上段のトランジスタ ２ 下段のトランジスタ ３ バイアス抵抗 ４ バイアス抵抗 ５ ツェナーダイオード ６ 負荷 ７ 入力端子
Claims (2)
- 【請求項１】 電源に対してカスコード接続された界効
果トランジスタまたはバイポーラトランジスタのいずれ
か一方からなる上段及び下段のトランジスタを有し、か
つ前記下段のトランジスタの出力側には負荷が直列に接
続され、さらに前記上段のトランジスタのバイアス電圧
が電源電圧と負荷の両端に発生する出力電圧を抵抗分圧
して与えられる電力増幅器であって、前記上段のトラン
ジスタのバイアス入力端と前記下段のトランジスタの負
荷接続端間に、前記上段のトランジスタのゲート−ソー
ス間電圧もしくはコレクタ−エミッタ間電圧と前記下段
のトランジスタのコレクタ−エミッタ間もしくはゲート
−ソース間飽和電圧との和以上のツェナー電圧を有する
ツェナーダイオードを直列に接続したことを特徴とする
電力増幅器。 - 【請求項２】 ツェナーダイオードは、下段のトランジ
スタに加えられる入力電圧が大きくなった時に上段のト
ランジスタが飽和する前に下段のトランジスタが飽和す
るのを防止することを特徴とする請求項１記載の電力増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8322138A JPH10150331A (ja) | 1996-11-19 | 1996-11-19 | 電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8322138A JPH10150331A (ja) | 1996-11-19 | 1996-11-19 | 電力増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150331A true JPH10150331A (ja) | 1998-06-02 |
Family
ID=18140359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8322138A Pending JPH10150331A (ja) | 1996-11-19 | 1996-11-19 | 電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190057006A (ko) * | 2017-11-17 | 2019-05-27 | 티. 윌리엄스 브루스 | 선형 또는 클래스 d 토폴로지를 이용한 고속, 고전압, 증폭기 출력 스테이지 |
-
1996
- 1996-11-19 JP JP8322138A patent/JPH10150331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190057006A (ko) * | 2017-11-17 | 2019-05-27 | 티. 윌리엄스 브루스 | 선형 또는 클래스 d 토폴로지를 이용한 고속, 고전압, 증폭기 출력 스테이지 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20010017537A1 (en) | Voltage regulator provided with a current limiter | |
| JP2715642B2 (ja) | 半導体集積回路 | |
| US4621238A (en) | Differential amplifier circuit having controllable gain | |
| US4591804A (en) | Cascode current-source arrangement having dual current paths | |
| JPH01137709A (ja) | 差動増幅器 | |
| EP0164182B1 (en) | Jfet active load input stage | |
| US5545972A (en) | Current mirror | |
| US4237426A (en) | Transistor amplifier | |
| JPH10150331A (ja) | 電力増幅器 | |
| KR920005459A (ko) | 증폭 회로 | |
| US4994694A (en) | Complementary composite PNP transistor | |
| JPH05235658A (ja) | 増幅器 | |
| KR910005553A (ko) | 결정된 입력 임피던스와 다양한 트랜스콘덕턴스 값을 갖는 증폭회로 | |
| KR970077970A (ko) | 차동 증폭기 | |
| US6842050B2 (en) | Current-mode circuit for implementing the minimum function | |
| US5939943A (en) | Amplifier with improved output voltage swing | |
| JP3791319B2 (ja) | 差動増幅器 | |
| JPH0332095Y2 (ja) | ||
| JPS6040019Y2 (ja) | 差動増幅器 | |
| JPS6324652Y2 (ja) | ||
| JPH0641381Y2 (ja) | 電流制限形帰還増幅回路 | |
| JP3963251B2 (ja) | 電子回路 | |
| JP3349334B2 (ja) | 差動増幅器 | |
| JPH1075126A (ja) | カスコード接続回路 | |
| KR930007536Y1 (ko) | 전류 밀러회로를 이용한 dc 전압 레벨 결정회로 |