JPH10156821A - 分割溝を有するセラミック基板及びこれを用いた抵抗器 - Google Patents
分割溝を有するセラミック基板及びこれを用いた抵抗器Info
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- JPH10156821A JPH10156821A JP8320504A JP32050496A JPH10156821A JP H10156821 A JPH10156821 A JP H10156821A JP 8320504 A JP8320504 A JP 8320504A JP 32050496 A JP32050496 A JP 32050496A JP H10156821 A JPH10156821 A JP H10156821A
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- hole
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- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
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- Devices For Post-Treatments, Processing, Supply, Discharge, And Other Processes (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】
【課題】表面に縦横の分割溝１１と、この分割溝１１上
の複数のスルーホール１２を備えてなるセラミック基板
１０において、スルーホール１２の周りに電極２１を印
刷する行程で隣合う電極２１間の短絡を防止する。 【解決手段】基板厚みｔ、スルーホール１２の径φ、分
割後の短辺の長さｃ、スルーホール１２のピッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすようにする。
の複数のスルーホール１２を備えてなるセラミック基板
１０において、スルーホール１２の周りに電極２１を印
刷する行程で隣合う電極２１間の短絡を防止する。 【解決手段】基板厚みｔ、スルーホール１２の径φ、分
割後の短辺の長さｃ、スルーホール１２のピッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすようにする。
Description
【０００１】
【発明が属する技術分野】本発明は、分割溝を有するセ
ラミック基板と、これを用いて製造したネットワーク抵
抗器等の抵抗器用に関する。
ラミック基板と、これを用いて製造したネットワーク抵
抗器等の抵抗器用に関する。
【０００２】
【従来の技術】従来、セラミック基板に複数の分割線を
形成し、抵抗体や電極等を印刷した後で分割してチップ
抵抗器を作製することが行われている。近年、プリント
基板等の配線の微細化やプリント基板等の小型化に伴
い、チップ抵抗器の単体の寸法が３．２×１．６ｍｍか
ら２．０×１．２５ｍｍ、１．６×０．８ｍｍ、１．０
×０．５ｍｍと小型化が図られている。
形成し、抵抗体や電極等を印刷した後で分割してチップ
抵抗器を作製することが行われている。近年、プリント
基板等の配線の微細化やプリント基板等の小型化に伴
い、チップ抵抗器の単体の寸法が３．２×１．６ｍｍか
ら２．０×１．２５ｍｍ、１．６×０．８ｍｍ、１．０
×０．５ｍｍと小型化が図られている。
【０００３】一方、電子部品実装の密度を向上させるた
めに、図３（ａ）に示すように、１個の基体１３上に２
〜８個の抵抗体２２と電極２１を備えた多連チップ抵抗
器や、図３（ｂ）（ｃ）に示すように、各抵抗体２２を
接続したネットワーク抵抗器が使用されている。これら
の抵抗器２０も、図４（ａ）に示す複数の分割溝１１を
備えたセラミック基板１２を用いて、多数個取りの手法
で製造されるものである。
めに、図３（ａ）に示すように、１個の基体１３上に２
〜８個の抵抗体２２と電極２１を備えた多連チップ抵抗
器や、図３（ｂ）（ｃ）に示すように、各抵抗体２２を
接続したネットワーク抵抗器が使用されている。これら
の抵抗器２０も、図４（ａ）に示す複数の分割溝１１を
備えたセラミック基板１２を用いて、多数個取りの手法
で製造されるものである。
【０００４】具体的な抵抗器２０の製造方法は、まず、
ドクターブレード法等によりセラミックスのスラリーを
シート状に成形する。得られたグリーンシートを金型を
用いて打ち抜くと同時に複数の分割線とスルーホールを
形成する。これを所定条件で焼成することによって、図
４（ａ）に示すように、縦横の分割線１１とこの分割線
１１上に備えられたスルーホール１２を有するセラミッ
ク基板１０を得る。このセラミック基板１０上に図３に
示すような電極２１、抵抗体２２、保護膜等を印刷、焼
き付けし、所定の抵抗値となるようにトリミングした
後、図３（ｂ）に示す単体の基板１３となるように、分
割線１１に沿って分割し、抵抗器２０を得ることができ
る（特開平５−２４３０２０号、実公平６−３２６５０
号公報等参照）。
ドクターブレード法等によりセラミックスのスラリーを
シート状に成形する。得られたグリーンシートを金型を
用いて打ち抜くと同時に複数の分割線とスルーホールを
形成する。これを所定条件で焼成することによって、図
４（ａ）に示すように、縦横の分割線１１とこの分割線
１１上に備えられたスルーホール１２を有するセラミッ
ク基板１０を得る。このセラミック基板１０上に図３に
示すような電極２１、抵抗体２２、保護膜等を印刷、焼
き付けし、所定の抵抗値となるようにトリミングした
後、図３（ｂ）に示す単体の基板１３となるように、分
割線１１に沿って分割し、抵抗器２０を得ることができ
る（特開平５−２４３０２０号、実公平６−３２６５０
号公報等参照）。
【０００５】
【発明が解決しようとする課題】ところで、上記製造工
程のうち、セラミック基板１０上に電極２１を印刷する
工程では、図５に示すように、スルーホール１２の周囲
にペーストを印刷し、下から吸引することでスルーホー
ル１２の内面にもペーストを塗布して電極２１を形成す
る。この時ペーストが分割溝１１に流れ込み、隣合う電
極２１同士が短絡してしまうという問題があった。
程のうち、セラミック基板１０上に電極２１を印刷する
工程では、図５に示すように、スルーホール１２の周囲
にペーストを印刷し、下から吸引することでスルーホー
ル１２の内面にもペーストを塗布して電極２１を形成す
る。この時ペーストが分割溝１１に流れ込み、隣合う電
極２１同士が短絡してしまうという問題があった。
【０００６】特に、近年、抵抗器２０の小型化が求めら
れているが、抵抗器２０を小型化しようとすると、スル
ーホール１２の間隔が狭くなって、上記の問題が顕著に
なっていた。この問題点を解決するためには、スルーホ
ール１２の径φを小さくすれば良いが、従来の抵抗器２
０では、スルーホール１２の径φは０．３ｍｍ、ピッチ
ｐは０．８ｍｍ程度が限界であった。そのため、抵抗器
２０の寸法は３．２×１．５ｍｍが限界であり、これ以
上小型化すると、上記ペーストの短絡のために極めて歩
留りが悪いものとなっていた。
れているが、抵抗器２０を小型化しようとすると、スル
ーホール１２の間隔が狭くなって、上記の問題が顕著に
なっていた。この問題点を解決するためには、スルーホ
ール１２の径φを小さくすれば良いが、従来の抵抗器２
０では、スルーホール１２の径φは０．３ｍｍ、ピッチ
ｐは０．８ｍｍ程度が限界であった。そのため、抵抗器
２０の寸法は３．２×１．５ｍｍが限界であり、これ以
上小型化すると、上記ペーストの短絡のために極めて歩
留りが悪いものとなっていた。
【０００７】また、抵抗器２０の小型化に伴い、基体１
３の厚みｔは０．３ｍｍ程度と薄くなっているため、得
られた抵抗器２０をプリント基板等に搭載する際に、ス
ルーホール１２近傍から割れてしまうという問題もあっ
た。
３の厚みｔは０．３ｍｍ程度と薄くなっているため、得
られた抵抗器２０をプリント基板等に搭載する際に、ス
ルーホール１２近傍から割れてしまうという問題もあっ
た。
【０００８】
【課題を解決するための手段】そこで本発明は、表面に
縦横の分割溝と、この分割溝上の複数のスルーホールを
備えてなるセラミック基板であって、基板厚みｔ、スル
ーホール径φ、分割後の短辺の長さｃ、スルーホールの
ピッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことを特徴とする。
縦横の分割溝と、この分割溝上の複数のスルーホールを
備えてなるセラミック基板であって、基板厚みｔ、スル
ーホール径φ、分割後の短辺の長さｃ、スルーホールの
ピッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことを特徴とする。
【０００９】また本発明は、セラミックス製基体の外周
に複数の半円状の凹部を有し、該凹部の周囲に電極を備
え、各電極間に抵抗体を備えてなる抵抗器であって、基
体厚みｔ、凹部の径φ、基体の短辺の長さｃ、凹部のピ
ッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことを特徴とする。
に複数の半円状の凹部を有し、該凹部の周囲に電極を備
え、各電極間に抵抗体を備えてなる抵抗器であって、基
体厚みｔ、凹部の径φ、基体の短辺の長さｃ、凹部のピ
ッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことを特徴とする。
【００１０】
【発明の実施の形態】以下本発明の実施形態を図によっ
て説明する。
て説明する。
【００１１】図１（ａ）に示すように本発明のセラミッ
ク基板１０は、表面に縦横の分割溝１１を備え、この分
割溝１１上にスルーホール１２を形成したものであり、
分割線１１に沿って分割することによって、図１（ｂ）
に示すように、長辺に複数の凹部１３ａを有する単体の
基体１３とすることができる。
ク基板１０は、表面に縦横の分割溝１１を備え、この分
割溝１１上にスルーホール１２を形成したものであり、
分割線１１に沿って分割することによって、図１（ｂ）
に示すように、長辺に複数の凹部１３ａを有する単体の
基体１３とすることができる。
【００１２】このセラミック基板１０は、Ａｌ2 Ｏ3 を
主成分としＳｉＯ2 やＭｇＯ等を含むアルミナセラミッ
クスからなるが、その他に、窒化アルミニウム、ムライ
ト、ジルコニア等を主成分とするセラミックスを用いる
こともできる。そして、これらの原料粉末をドクターブ
レード法等によってシート状に成形し、得られたグリー
ンシートを金型を用いて打ち抜くと同時に分割溝１１と
スルーホール１２を形成し、その後、所定条件で焼成す
ることによって得られる。
主成分としＳｉＯ2 やＭｇＯ等を含むアルミナセラミッ
クスからなるが、その他に、窒化アルミニウム、ムライ
ト、ジルコニア等を主成分とするセラミックスを用いる
こともできる。そして、これらの原料粉末をドクターブ
レード法等によってシート状に成形し、得られたグリー
ンシートを金型を用いて打ち抜くと同時に分割溝１１と
スルーホール１２を形成し、その後、所定条件で焼成す
ることによって得られる。
【００１３】また、このセラミック基板１０を用いて抵
抗器を製造する場合は、図２に示すようにスルーホール
１２の周囲にＡｇ−Ｐｄ等からなるペーストを印刷して
電極２１を形成し、各電極２１間に図３に示すような抵
抗体２２及び保護膜（不図示）等を形成した後、分割線
１１に沿って分割することによって、長辺に備えた凹部
１３ａの周囲を電極２１とした抵抗器２０を得ることが
できる。
抗器を製造する場合は、図２に示すようにスルーホール
１２の周囲にＡｇ−Ｐｄ等からなるペーストを印刷して
電極２１を形成し、各電極２１間に図３に示すような抵
抗体２２及び保護膜（不図示）等を形成した後、分割線
１１に沿って分割することによって、長辺に備えた凹部
１３ａの周囲を電極２１とした抵抗器２０を得ることが
できる。
【００１４】このようなセラミック基板１０及び抵抗器
２０において、抵抗器２０を小型化しようとすると、電
極２１の印刷時に隣合う電極２１間の短絡の問題や、プ
リント基板上への実装時の破損の問題があるが、以下に
詳述するように、各部の寸法を所定範囲内とすれば良い
ことを見出した。
２０において、抵抗器２０を小型化しようとすると、電
極２１の印刷時に隣合う電極２１間の短絡の問題や、プ
リント基板上への実装時の破損の問題があるが、以下に
詳述するように、各部の寸法を所定範囲内とすれば良い
ことを見出した。
【００１５】即ち、本発明では、上記セラミック基板１
０（基体１３）の厚みをｔ、スルーホール１２の径を
φ、分割後の基体１３の短辺の長さをｃ、スルーホール
１２のピッチをｐとしたとき、 ｃ≦１．０ｍｍ・・・式１ ｐ≦０．５ｍｍ・・・式２ を満たすようにしてある。これは、小型の抵抗器２０で
あることを意味しており、式１、２の範囲外の寸法であ
れば、近年の小型化の要求に応えることができないため
である。なお、製造可能とするためには、 ｃ≧０．６ｍｍ ｐ≧０．３ｍｍ とすることが好ましい。
０（基体１３）の厚みをｔ、スルーホール１２の径を
φ、分割後の基体１３の短辺の長さをｃ、スルーホール
１２のピッチをｐとしたとき、 ｃ≦１．０ｍｍ・・・式１ ｐ≦０．５ｍｍ・・・式２ を満たすようにしてある。これは、小型の抵抗器２０で
あることを意味しており、式１、２の範囲外の寸法であ
れば、近年の小型化の要求に応えることができないため
である。なお、製造可能とするためには、 ｃ≧０．６ｍｍ ｐ≧０．３ｍｍ とすることが好ましい。
【００１６】さらに本発明では、上記式１、２に加えて φ／ｃ≦０．１９・・・式３ としてある。これは、スルーホール１２の径φを小さく
することによってスルーホール１２の間隔を広くし、電
極２１形成時の短絡を防止するためであり、式３の範囲
外の寸法であれば、電極２１の形成時の短絡のために極
めて歩留りが悪くなってしまう。なお、製造可能とする
ためには、 φ／ｃ≧０．１ とすることが好ましい。
することによってスルーホール１２の間隔を広くし、電
極２１形成時の短絡を防止するためであり、式３の範囲
外の寸法であれば、電極２１の形成時の短絡のために極
めて歩留りが悪くなってしまう。なお、製造可能とする
ためには、 φ／ｃ≧０．１ とすることが好ましい。
【００１７】また、本発明では、上記式１、２に加えて ｔ／ｃ≧０．３２・・・式４ としてある。これは、厚みｔを大きくすることによっ
て、抵抗器２０の実装時の破損を防止するようにしたも
のであり、式４の範囲外では実装時の破損のために歩留
りが悪くなってしまう。ただし、抵抗器２０の小型化の
ためには、 ｔ／ｃ≦０．４７ とすることが好ましい。
て、抵抗器２０の実装時の破損を防止するようにしたも
のであり、式４の範囲外では実装時の破損のために歩留
りが悪くなってしまう。ただし、抵抗器２０の小型化の
ためには、 ｔ／ｃ≦０．４７ とすることが好ましい。
【００１８】なお、式３と式４については、いずれか一
方を満たしていれば良いが、両方を満たしていることが
好ましい。
方を満たしていれば良いが、両方を満たしていることが
好ましい。
【００１９】ところで、式３、４を合わせれば、セラミ
ック基板１０の厚みｔが大きく、スルーホール１２の径
φが非常に小さいことになる。このように小さい径のス
ルーホール１２を形成する場合、セラミック基板１０の
製造行程でグリーンシートを打ち抜く行程でピンが折れ
やすく、また打ち抜いたくずが金型内で詰まりやすいと
いう問題がある。そこで本発明では、セラミック基板１
０の製造行程で原料粉末に可塑剤等を適量添加して、柔
らかいグリーンシートを作製することによりピンの折れ
を防止した。また、ピンで打ち抜いたくずを吸引除去す
ることにより、金型内に詰まらないようにした。このよ
うに製造することによって、上記のような小径のスルー
ホール１２を作製することができる。
ック基板１０の厚みｔが大きく、スルーホール１２の径
φが非常に小さいことになる。このように小さい径のス
ルーホール１２を形成する場合、セラミック基板１０の
製造行程でグリーンシートを打ち抜く行程でピンが折れ
やすく、また打ち抜いたくずが金型内で詰まりやすいと
いう問題がある。そこで本発明では、セラミック基板１
０の製造行程で原料粉末に可塑剤等を適量添加して、柔
らかいグリーンシートを作製することによりピンの折れ
を防止した。また、ピンで打ち抜いたくずを吸引除去す
ることにより、金型内に詰まらないようにした。このよ
うに製造することによって、上記のような小径のスルー
ホール１２を作製することができる。
【００２０】このような本発明のセラミック基板１０を
用いた抵抗器２０は、その寸法が２．０×１．０ｍｍ以
下と極めて小型化することができ、電極２１印刷時の短
絡や実装時の破損を防止することができる。
用いた抵抗器２０は、その寸法が２．０×１．０ｍｍ以
下と極めて小型化することができ、電極２１印刷時の短
絡や実装時の破損を防止することができる。
【００２１】また、図１、２の例では抵抗器２０を成す
基体１３の一つの長辺に多数の凹部１３ａを備えたもの
を示したが、一つの長辺に一つの凹部１３ａを有する形
状の抵抗器２０にも適用できる。
基体１３の一つの長辺に多数の凹部１３ａを備えたもの
を示したが、一つの長辺に一つの凹部１３ａを有する形
状の抵抗器２０にも適用できる。
【００２２】さらに、上記実施形態では円形のスルーホ
ール１２を示したが、これに限らず長円形や角形等のス
ルーホール１２とすることもできる。この場合のスルー
ホール１２の径φは、分割溝１１に沿った方向の長さと
する。
ール１２を示したが、これに限らず長円形や角形等のス
ルーホール１２とすることもできる。この場合のスルー
ホール１２の径φは、分割溝１１に沿った方向の長さと
する。
【００２３】
【実施例】図１、２に示すセラミック基板１０として、
アルミナセラミックスを用い、厚みｔを０．３２ｍｍ、
分割後の基体１３の短辺の長さｃを１．０ｍｍ、スルー
ホール１２のピッチｐを０．５ｍｍとして、スルーホー
ル１２の径φを種々に変化させたものを作製した。それ
ぞれ、図２に示すようにスルーホール１２の周囲に電極
２１を印刷する行程での、隣合う電極２１間の短絡によ
る不良発生率を調べた。
アルミナセラミックスを用い、厚みｔを０．３２ｍｍ、
分割後の基体１３の短辺の長さｃを１．０ｍｍ、スルー
ホール１２のピッチｐを０．５ｍｍとして、スルーホー
ル１２の径φを種々に変化させたものを作製した。それ
ぞれ、図２に示すようにスルーホール１２の周囲に電極
２１を印刷する行程での、隣合う電極２１間の短絡によ
る不良発生率を調べた。
【００２４】結果は表１に示すように、φ／ｃが０．１
９を超えるもの（Ｎｏ．１，２）では短絡不良が発生し
たのに対し、φ／ｃを０．１９以下とした本発明実施例
（Ｎｏ．３，４）では全く短絡不良が生じなかった。
９を超えるもの（Ｎｏ．１，２）では短絡不良が発生し
たのに対し、φ／ｃを０．１９以下とした本発明実施例
（Ｎｏ．３，４）では全く短絡不良が生じなかった。
【００２５】
【表１】
【００２６】次に、上記と同様にして、スルーホール１
２の径φを０．１９ｍｍとして、厚みｔを種々に変化さ
せた抵抗器２０を作製した。それぞれ、プリント基板へ
実装する際の割れの発生率を調べた。
２の径φを０．１９ｍｍとして、厚みｔを種々に変化さ
せた抵抗器２０を作製した。それぞれ、プリント基板へ
実装する際の割れの発生率を調べた。
【００２７】結果は表２に示すように、ｔ／ｃが０．３
２未満のもの（Ｎｏ．５，６）では実装時に割れが発生
したのに対し、ｔ／ｃを０．３２以上とした本発明実施
例（Ｎｏ．７，８）では全く割れが生じなかった。
２未満のもの（Ｎｏ．５，６）では実装時に割れが発生
したのに対し、ｔ／ｃを０．３２以上とした本発明実施
例（Ｎｏ．７，８）では全く割れが生じなかった。
【００２８】
【表２】
【００２９】
【発明の効果】以上のように本発明によれば、表面に縦
横の分割溝と、この分割溝上の複数のスルーホールを備
えてなるセラミック基板であって、基板厚みｔ、スルー
ホール径φ、分割後の短辺の長さｃ、スルーホールのピ
ッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことによって、スルーホールの周りに電極を印
刷する行程で隣合う電極間の短絡を防止することができ
る。また、このセラミック基板を用いて作製した抵抗器
は、プリント基板等への実装時の割れを防止することが
できる。
横の分割溝と、この分割溝上の複数のスルーホールを備
えてなるセラミック基板であって、基板厚みｔ、スルー
ホール径φ、分割後の短辺の長さｃ、スルーホールのピ
ッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことによって、スルーホールの周りに電極を印
刷する行程で隣合う電極間の短絡を防止することができ
る。また、このセラミック基板を用いて作製した抵抗器
は、プリント基板等への実装時の割れを防止することが
できる。
【００３０】その結果、製造行程の歩留りの高い小型の
抵抗器を得ることができる。
抵抗器を得ることができる。
【図１】（ａ）は本発明の分割溝を有するセラミック基
板の平面図、（ｂ）はこのセラミック基板を分割して得
られる基体の単体を示す斜視図である。
板の平面図、（ｂ）はこのセラミック基板を分割して得
られる基体の単体を示す斜視図である。
【図２】本発明の分割溝を有するセラミック基板に電極
を印刷した状態の平面図である。
を印刷した状態の平面図である。
【図３】さまざまな抵抗器を示す平面図である。
【図４】（ａ）は従来の分割溝を有するセラミック基板
の平面図、（ｂ）はこのセラミック基板を分割して得ら
れる基体の単体を示す斜視図である。
の平面図、（ｂ）はこのセラミック基板を分割して得ら
れる基体の単体を示す斜視図である。
【図５】従来の分割溝を有するセラミック基板に電極を
印刷した状態の平面図である。
印刷した状態の平面図である。
１０：セラミック基板 １１：分割溝 １２：スルーホール １３：基体 ２０：抵抗器 ２１：電極 ２２：抵抗体 ｃ：基体の短辺の長さ ｔ：基体の厚み ｐ：スルーホールのピッチ φ：スルーホールの径
Claims (2)
- 【請求項１】表面に縦横の分割溝と、この分割溝上の複
数のスルーホールを備えてなるセラミック基板であっ
て、基板厚みｔ、スルーホール径φ、分割後の短辺の長
さｃ、スルーホールのピッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことを特徴とする分割溝を有するセラミック基
板。 - 【請求項２】セラミックス製基体の外周に複数の凹部を
有し、該凹部の周囲に電極を備え、各電極間に抵抗体を
備えてなる抵抗器であって、基体厚みｔ、凹部の径φ、
基体の短辺の長さｃ、凹部のピッチｐが、 ｃ≦１．０ｍｍ ｐ≦０．５ｍｍ であり、かつ φ／ｃ≦０．１９ 及び／又は ｔ／ｃ≧０．３２ を満たすことを特徴とする抵抗器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320504A JPH10156821A (ja) | 1996-11-29 | 1996-11-29 | 分割溝を有するセラミック基板及びこれを用いた抵抗器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320504A JPH10156821A (ja) | 1996-11-29 | 1996-11-29 | 分割溝を有するセラミック基板及びこれを用いた抵抗器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10156821A true JPH10156821A (ja) | 1998-06-16 |
Family
ID=18122196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320504A Pending JPH10156821A (ja) | 1996-11-29 | 1996-11-29 | 分割溝を有するセラミック基板及びこれを用いた抵抗器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10156821A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143913A (ja) * | 1999-11-11 | 2001-05-25 | Matsushita Electric Ind Co Ltd | 多連チップ抵抗器 |
| JP2002043717A (ja) * | 2000-07-28 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 電子部品およびその製造方法 |
| CN102142308A (zh) * | 2011-01-12 | 2011-08-03 | 深圳顺络电子股份有限公司 | 一种叠层片式压敏电阻排 |
-
1996
- 1996-11-29 JP JP8320504A patent/JPH10156821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143913A (ja) * | 1999-11-11 | 2001-05-25 | Matsushita Electric Ind Co Ltd | 多連チップ抵抗器 |
| JP2002043717A (ja) * | 2000-07-28 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 電子部品およびその製造方法 |
| CN102142308A (zh) * | 2011-01-12 | 2011-08-03 | 深圳顺络电子股份有限公司 | 一种叠层片式压敏电阻排 |
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