JPH10162577A

JPH10162577A - 半導体記憶装置及びデータ書き込み方法

Info

Publication number: JPH10162577A
Application number: JP8321738A
Authority: JP
Inventors: Akira Haga; 亮芳賀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-12-02
Filing date: 1996-12-02
Publication date: 1998-06-19
Also published as: US6041004A

Abstract

(57)【要約】【課題】チップサイズの増大なく、デ−タの高速書き
込みを達成する。【解決手段】メモリセルアレイ１０は、複数のブロッ
クＢＫ１〜ＢＫｎから構成される。各ブロックの構成
は、同じである。ブロックＢＫ１において、カラムＣ０
〜Ｃ３の各ビット線対２２は、センスアンプ１５−０〜
１５−３及びカラム選択ゲ−ト１９−０〜１９−３を経
由してＤＱ線対２０−１に接続される。センスアンプ１
５−０〜１５−３は、制御信号ＳＡＰ０，ＢＳＡＮ０，
…ＳＡＰ３，ＢＳＡＮ３により、それぞれ独立に活性状
態及び非活性状態が制御される。制御信号ＳＡＰ０，Ｂ
ＳＡＮ０，…ＳＡＰ３，ＢＳＡＮ３は、ワ−ド線制御回
路の出力信号ＳＥＮ及びカラムデコ−ダの出力信号ＣＳ
Ｌ０〜ＣＳＬｎ−１に基づいて生成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
おけるデ−タの書き込み技術に関する。

【０００２】

【従来の技術】図９は、従来のＤＲＡＭの第１の例を示
している。ロウデコ−ダ１１は、メモリセルアレイ１０
のロウ方向（ワ−ド線が伸びる方向）の端部に配置され
ている。ロウアドレス信号は、ロウアドレスバッファ１
２を経由してロウデコ−ダ１１に入力される。

【０００３】ロウアドレスストロ−ブ信号／ＲＡＳは、
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０のワ−ド線に高電位を供給する。

【０００４】センスアンプ１５は、メモリセルアレイ１
０のカラム方向（ビット線対が伸びる方向）の端部に配
置されている。センスアンプ１５は、センスアンプ制御
回路１６により活性化され、又は非活性化される。

【０００５】センスアンプ制御回路１６は、ワ−ド線制
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０のロウが選択され、ワ−ド線
に高電位が供されると、センスアンプ１５を活性化する
ための出力信号ＳＡＰ，ＢＳＡＮが出力される。

【０００６】カラムアドレス信号は、カラムアドレスバ
ッファ１７を経由してカラムデコ−ダ１８に入力され
る。カラムデコ−ダ１８は、カラムアドレス信号に基づ
いてカラム選択ゲ−ト１９の開閉を制御する。

【０００７】デ−タバス（以下、このバスを「ＤＱバ
ス」という）２０は、カラム選択ゲ−ト１９とデ−タ入
出力（Ｉ／Ｏ）バッファ２１との間におけるデ−タの経
路となる。

【０００８】図１０は、図９のメモリセルアレイ１０、
センスアンプ１５及びカラム選択ゲ−ト１９のレイアウ
トの詳細を示すものである。メモリセルアレイ１０は、
ｎ個のブロックＢＫ１，ＢＫ２，…ＢＫｎから構成さ
れ、同時に読み書きできるビット数は、ｎビット（×ｎ
構成）となっている。ブロックＢＫ１，ＢＫ２，…ＢＫ
ｎの構成は、互いに同一である。

【０００９】ロウデコ−ダ１１から伸びるワ−ド線２４
は、ブロックＢＫ１，ＢＫ２，…ＢＫｎ上に配置され、
メモリセルアレイ１０の同一のロウに属する複数のメモ
リセル２３に接続されている。

【００１０】各ブロックは、４つのカラムＣ０〜Ｃ３を
有している。各カラムには、ビット線対２２が配置され
る。ビット線対２２には、メモリセルアレイ１０の同一
のカラムに属する複数のメモリセル２３が接続されてい
る。

【００１１】各カラムＣ０〜Ｃ３のビット線対２２の一
端は、センスアンプ１９−０〜１９−３及びカラム選択
ゲ−ト１９−０〜１９−３を経由して、デ−タ線対（以
下、このデ−タ線対を「ＤＱ線対」という）２０−１〜
２０−ｎに接続される。

【００１２】センスアンプ１９−０〜１９−３は、制御
信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化され
る。カラム選択ゲ−ト１９−０〜１９−３の開閉は、カ
ラムデコ−ダから出力されるカラム選択信号ＣＳＬ０〜
ＣＳＬ３により制御される。１つのブロックにおいては
１つのカラムが選択されるため、４つのカラム選択ゲ−
ト１９−０〜１９−３のうちの１つがオン状態となる。
カラム選択ゲ−ト１９−０〜１９−３は、例えば、Ｎチ
ャネル型ＭＯＳトランジスタから構成される。

【００１３】ｎ個のブロックＢＫ１，ＢＫ２，…ＢＫｎ
からはｎ本のＤＱ線対２０−１〜２０−ｎが伸びてお
り、ＤＱバス２０は、これらｎ本のＤＱ線対２０−１〜
２０−ｎから構成される。

【００１４】上記構成のＤＲＡＭにおいて、デ−タの読
み出し時には、まず、ロウアドレス信号がロウデコ−ダ
１１に供給される。ロウデコ−ダ１１は、ロウアドレス
信号によって指定されたワ−ド線（ロウ）に高電位を与
え、そのワ−ド線を活性化させる。

【００１５】各ブロックＢＫ１，ＢＫ２，…ＢＫｎで
は、活性化状態のワ−ド線に接続されたメモリセルのデ
−タが、各カラムＣ０〜Ｃ３のセンスアンプ１５−０〜
１５−３に導かれ、ラッチされる。

【００１６】この後、カラムアドレス信号によって指定
されたカラムＣ０〜Ｃ３のカラム選択ゲ−ト１９−０〜
１９−３がオン状態となり、そのカラムＣ０〜Ｃ３に接
続されるセンスアンプ１５−０〜１５−３のデ−タが、
ＤＱ線対２０−１〜２０−ｎを経由して、Ｉ／Ｏバッフ
ァ２１に導かれる。

【００１７】しかし、図１１に示すように、デ−タの書
き込み時には、まず、ロウアドレス信号がロウデコ−ダ
に供給される。ロウデコ−ダは、ロウアドレス信号によ
って指定されたワ−ド線（ロウ）ＷＬｉに高電位を与
え、そのワ−ド線ＷＬｉを活性化させる。

【００１８】各ブロックＢＫ１，ＢＫ２，…ＢＫｎで
は、活性化状態のワ−ド線ＷＬｉに接続されたメモリセ
ルのデ−タが、各カラムＣ０〜Ｃ３のセンスアンプに導
かれる。また、制御信号ＳＥＮが高電位となり、制御信
号ＳＡＰが高電位、制御信号ＢＳＡＮが低電位となる
と、センスアンプが活性化され、ビット線対ＢＬｊ，Ｂ
ＢＬｊの電位は、増幅される。

【００１９】この後、カラムアドレス信号によって指定
されたカラムＣ０〜Ｃ３のカラム選択ゲ−トがオン状態
となり、書き込みデ−タが、Ｉ／ＯバッファからＤＱ線
対を経由して、指定されたカラムＣ０〜Ｃ３のセンスア
ンプに導かれる。

【００２０】この時、書き込みデ−タの値が、指定され
たロウ及びカラムに属するメモリセル２３のデ−タと異
なる場合には、以下の問題点が生じる。指定されたカラ
ムＣ０〜Ｃ３のセンスアンプには、まず、メモリセル２
３のデ−タ（例えば“０”）がラッチされ、その後に、
書き込みデ−タ（例えば“１”）がラッチされる。つま
り、指定されたカラムＣ０〜Ｃ３のセンスアンプのデ−
タは、書き込みデ−タにより反転させなければならな
い。このデ−タを反転させるために要する時間（書き込
み時間）は、非常に長く、高速なデ−タ書き込みの障害
となっている。

【００２１】図１２は、図９のＤＲＡＭにおいて、デ−
タの書き込みのタイミングを工夫することで、デ−タ書
き込み時間の短縮を図った例である。まず、ロウアドレ
ス信号がロウデコ−ダに供給される。ロウデコ−ダは、
ロウアドレス信号によって指定されたワ−ド線（ロウ）
ＷＬｉに高電位を与え、そのワ−ド線ＷＬｉを活性化さ
せる。各ブロックＢＫ１，ＢＫ２，…ＢＫｎでは、活性
化状態のワ−ド線ＷＬｉに接続されたメモリセルのデ−
タが、各カラムＣ０〜Ｃ３のセンスアンプに導かれる。

【００２２】また、カラムアドレス信号によって指定さ
れたカラムＣ０〜Ｃ３のカラム選択線ＣＳＬｊが高電位
となると、当該カラムのカラム選択ゲ−トがオン状態に
なり、書き込みデ−タが、当該カラムＣ０〜Ｃ３のセン
スアンプに導かれる。

【００２３】この時、センスアンプは、活性化されてい
ないため、書き込みデ−タがメモリセルのデ−タと異な
る場合であっても、ビット線対ＢＬｊ，ＢＢＬｊの電位
は、短時間で反転する。

【００２４】この後、制御信号ＳＥＮが高電位となり、
制御信号ＳＡＰが高電位、制御信号ＢＳＡＮが低電位と
なると、センスアンプが活性化され、ビット線対ＢＬ
ｊ，ＢＢＬｊの電位は、増幅され、メモリセルへのデ−
タ書き込みが完了する。

【００２５】しかし、上記のようなタイミングにおいて
は、ワ−ド線ＷＬｉが指定されると、全てのカラムのセ
ンスアンプが活性化される。従って、ワ−ド線ＷＬｉが
指定された後における第１のカラムに対する１回目の書
き込みでは、書き込み時間の短縮が図られるが、１回目
の書き込み後における第２のカラムに対する２回目の書
き込みでは、書き込み時間が長くなる場合がある。

【００２６】即ち、２回目の書き込みにおいては、既
に、全てのカラムのセンスアンプが活性化されているた
め、書き込みデ−タとメモリセルのデ−タが異なると、
ビット線対ＢＬｊ，ＢＢＬｊの電位を反転させるために
長時間を要する。

【００２７】図１３は、従来のＤＲＡＭの第２の例を示
している。この第２の例のＤＲＡＭは、予め、全カラム
に書き込むデ−タをデ−タラッチ回路にラッチし、これ
らのデ−タをセンスアンプに導いた後に全カラムのセン
スアンプを活性化し、同時に、全カラムに対してデ−タ
書き込みを行うというものである。

【００２８】ロウデコ−ダ１１は、メモリセルアレイ１
０のロウ方向の端部に配置されている。ロウアドレス信
号は、ロウアドレスバッファ１２を経由してロウデコ−
ダ１１に入力される。

【００２９】ロウアドレスストロ−ブ信号／ＲＡＳは、
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０のワ−ド線に高電位を供給する。

【００３０】センスアンプ１５は、メモリセルアレイ１
０のカラム方向の端部に配置されている。センスアンプ
１５は、センスアンプ制御回路１６により活性化され、
又は非活性化される。

【００３１】センスアンプ制御回路１６は、ワ−ド線制
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０のロウが選択され、ワ−ド線
に高電位が供されると、センスアンプ１５を活性化する
ための出力信号ＳＡＰ，ＢＳＡＮが出力される。

【００３２】カラムアドレス信号は、カラムアドレスバ
ッファ１７を経由してカラムデコ−ダ１８に入力され
る。カラムデコ−ダ１８は、カラムアドレス信号に基づ
いてカラム選択ゲ−ト１９の開閉を制御する。

【００３３】ＤＱバス２０は、カラム選択ゲ−ト１９と
デ−タ入出力（Ｉ／Ｏ）バッファ２１との間におけるデ
−タの経路となる。センスアンプ１５とカラム選択ゲ−
ト１９の間には、デ−タラッチ回路２５及びトランスフ
ァゲ−ト２６が接続されている。デ−タラッチ回路２５
は、全カラムの入出力デ−タをラッチすることができ
る。トランスファゲ−ト２６は、センスアンプ１５とデ
−タラッチ回路２５の間におけるデ−タの転送経路であ
り、トランスファゲ−ト２６の開閉によりデ−タ転送の
可否が決まる。

【００３４】トランスファゲ−ト制御信号は、トランス
ファゲ−ト制御回路２７に入力される。トランスファゲ
−ト制御回路２７は、トランスファゲ−ト制御信号に基
づいて、トランスファゲ−ト２６におけるデ−タの転送
を制御する。

【００３５】図１４は、図１３のＤＲＡＭのデ−タ書き
込み動作時におけるタイミングチャ−トを示している。
まず、ロウアドレス信号がロウデコ−ダに供給される。
ロウデコ−ダは、ロウアドレス信号によって指定された
ワ−ド線（ロウ）ＷＬｉに高電位を与え、そのワ−ド線
ＷＬｉを活性化させる。各ブロックＢＫ１，ＢＫ２，…
ＢＫｎでは、活性化状態のワ−ド線ＷＬｉに接続された
メモリセルのデ−タが、各カラムＣ０〜Ｃ３のセンスア
ンプに導かれる。

【００３６】また、カラムアドレス信号によって指定さ
れたカラムＣ０〜Ｃ３のカラム選択線ＣＳＬｊが高電位
となると、当該カラムのカラム選択ゲ−トがオン状態に
となり、書き込みデ−タが、デ−タラッチ回路にラッチ
される。同様に、全てのカラムＣ０〜Ｃ３について、書
き込みデ−タをデ−タラッチ回路にラッチする。

【００３７】この後、制御信号ＴＧを高電位にし、トラ
ンスファゲ−トをオン状態にし、デ−タラッチ回路にラ
ッチされた各カラムＣ０〜Ｃ３のデ−タを、一度に、各
カラムＣ０〜Ｃ３のセンスアンプに導く。

【００３８】この時、各カラムＣ０〜Ｃ３のセンスアン
プは、活性化されていないため、書き込みデ−タがメモ
リセルのデ−タと異なる場合であっても、ビット線対Ｂ
Ｌｊ，ＢＢＬｊの電位は、短時間で反転する。

【００３９】この後、制御信号ＳＥＮが高電位となり、
制御信号ＳＡＰが高電位、制御信号ＢＳＡＮが低電位と
なると、各カラムＣ０〜Ｃ３のセンスアンプが活性化さ
れ、ビット線対ＢＬｊ，ＢＢＬｊの電位は、増幅され、
メモリセルへのデ−タ書き込みが完了する。

【００４０】上記構成のＤＲＡＭによれば、予め、全カ
ラムに書き込むデ−タをデ−タラッチ回路にラッチし、
これらのデ−タを一度にセンスアンプに導いた後に全カ
ラムのセンスアンプを活性化し、全カラムに対してデ−
タ書き込みを行っている。従って、本例のＤＲＡＭにお
いては、高速なデ−タの書き込みが可能である。

【００４１】しかし、このＤＲＡＭでは、高速書き込み
を達成するために、デ−タラッチ回路、トランスファゲ
−トや、トランスファゲ−ト制御回路などの構成が、新
たに必要となるため、ＤＲＡＭのチップサイズが大きく
なる欠点がある。

【００４２】

【発明が解決しようとする課題】このように、従来の半
導体記憶装置では、同一のロウ、異なるカラムのメモリ
セルに連続してデ−タを書き込む場合において、センス
アンプが活性化されるタイミングに起因して、全てのメ
モリセルに高速にデ−タを書き込むことができない欠点
がある。

【００４３】また、この欠点は、デ−タラッチ回路など
の構成の追加により回避することができるが、デ−タラ
ッチ回路などの構成は、メモリチップ内において大きな
面積を占有するため、この場合、ＤＲＡＭのチップサイ
ズが増大する欠点がある。

【００４４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、メモリチップのサイズを増大する
ことなく、センスアンプを活性化させるタイミングを工
夫することにより、全てのメモリセルに高速にデ−タを
書き込むことができる半導体記憶装置を提供することで
ある。

【００４５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、メモリセルアレイのロ
ウを選択するロウデコ−ダと、前記メモリセルアレイの
カラムを選択するカラム選択ゲ−トと、前記カラム選択
ゲ−トにカラム選択信号を出力するカラムデコ−ダと、
前記メモリセルアレイと前記カラム選択ゲ−トの間に接
続され、前記メモリセルアレイの１つのカラムに１つず
つ設けられる複数のセンスアンプと、前記複数のセンス
アンプを活性化させるためのセンスアンプ制御回路とを
有し、前記センスアンプ制御回路には、前記カラム選択
信号が入力され、前記センスアンプ制御回路は、前記カ
ラム選択ゲ−トにより選択された前記メモリセルアレイ
のカラムのセンスアンプを、前記メモリセルアレイの他
のカラムのセンスアンプとは独立に活性化させる。

【００４６】前記カラム選択ゲ−トにより選択された前
記メモリセルアレイのカラムのセンスアンプの活性化
は、前記カラム選択ゲ−トによる前記メモリセルアレイ
のカラムの選択と同時、又はそれ以降に行われる。

【００４７】前記センスアンプ制御回路は、前記ロウデ
コ−ダによる前記メモリセルアレイのロウの選択が行わ
れていることを条件に、前記カラム選択ゲ−トにより選
択された前記メモリセルアレイのカラムのセンスアンプ
の活性化を行う。

【００４８】前記複数のセンスアンプの各々は、前記メ
モリセルアレイのビット線対のうち低電位側のビット線
の電位を増幅する第１部分と、前記メモリセルアレイの
ビット線対のうち高電位側のビット線の電位を増幅する
第２部分とから構成され、前記カラム選択ゲ−トにより
選択された前記メモリセルアレイのカラムのセンスアン
プの第１部分と第２部分の活性化は、同時に行われる。

【００４９】前記複数のセンスアンプの各々は、前記メ
モリセルアレイのビット線対のうち低電位側のビット線
の電位を増幅する第１部分と、前記メモリセルアレイの
ビット線対のうち高電位側のビット線の電位を増幅する
第２部分とから構成され、前記複数のセンスアンプの第
１部分の活性化は、前記複数のセンスアンプごとに異な
る時期に行われ、前記複数のセンスアンプの第２部分の
活性化は、前記複数のセンスアンプの全ての第１部分の
活性化が終了すると同時か、又はそれ以降に行われる。

【００５０】前記複数のセンスアンプの各々は、前記メ
モリセルアレイのビット線対のうち低電位側のビット線
の電位を増幅する第１部分と、前記メモリセルアレイの
ビット線対のうち高電位側のビット線の電位を増幅する
第２部分とから構成され、前記複数のセンスアンプの第
２部分の活性化は、前記複数のセンスアンプごとに異な
る時期に行われ、前記複数のセンスアンプの第１部分の
活性化は、前記複数のセンスアンプの全ての第２部分の
活性化が終了すると同時か、又はそれ以降に行われる。

【００５１】前記メモリセルアレイは、ｎ個のブロック
から構成され、各ブロックにおいて、前記メモリセルア
レイのカラムのセンスアンプの活性化が行われる。前記
センスアンプ制御回路は、デ−タの書き込み時において
のみ、前記メモリセルアレイの各カラムのセンスアンプ
を独立に制御する。

【００５２】本発明のデ−タ書き込み方法は、メモリセ
ルアレイのロウを選択する第１の工程と、カラム選択信
号により前記メモリセルアレイのカラムを選択し、書き
込みデ−タを選択されたカラムに導くと同時か又はそれ
以降に、前記カラム選択信号に基づいて前記選択された
カラムのセンスアンプを非選択のカラムのセンスアンプ
と独立に活性化する第２の工程と、前記第２の工程を繰
り返し実行し、前記メモリセルアレイの全てのカラムを
選択し、前記メモリセルアレイの同一のロウに属する複
数のメモリセルにデ−タを書き込む第３の工程とを備え
る。

【００５３】前記第２の工程において、前記選択された
カラムのセンスアンプは、前記選択されたカラムのビッ
ト線対の低電位側のビット線の電位と高電位側のビット
線の電位を同時に増幅する。

【００５４】前記第２の工程において、前記選択された
カラムのセンスアンプは、前記選択されたカラムのビッ
ト線対のうち低電位側のビット線の電位を増幅し、前記
選択されたカラムのビット線対のうち高電位側のビット
線の電位は、最後に選択されたカラムのビット線対の低
電位側のビット線の電位を増幅すると同時か、又はそれ
以降に、全てのカラムについて同時に行われる。

【００５５】前記第２の工程において、前記選択された
カラムのセンスアンプは、前記選択されたカラムのビッ
ト線対のうち高電位側のビット線の電位を増幅し、前記
選択されたカラムのビット線対のうち低電位側のビット
線の電位は、最後に選択されたカラムのビット線対の高
電位側のビット線の電位を増幅すると同時か、又はそれ
以降に、全てのカラムについて同時に行われる。

【００５６】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体記憶装置及びデ−タ書き込み方法について詳
細に説明する。図１は、本発明の第１実施の形態に関わ
るＤＲＡＭを示している。

【００５７】ロウデコ−ダ１１は、メモリセルアレイ１
０のロウ方向（ワ−ド線が伸びる方向）の端部に配置さ
れている。ロウアドレス信号は、ロウアドレスバッファ
１２を経由してロウデコ−ダ１１に入力される。

【００５８】ロウアドレスストロ−ブ信号／ＲＡＳは、
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０のワ−ド線に高電位を供給する。メモリセルアレイ１
０のワ−ド線に高電位が供給されると、出力信号ＳＥＮ
が高電位（アクテッブ）となる。

【００５９】センスアンプ１５は、メモリセルアレイ１
０のカラム方向（ビット線対が伸びる方向）の端部に配
置されている。センスアンプ１５は、センスアンプ制御
回路１６Ａの出力信号ＳＡＰ０，ＢＳＡＮ０，…ＳＡＰ
ｎ−１，ＢＳＡＮｎ−１により活性化され、又は非活性
化される。

【００６０】出力信号ＳＡＰ０，…ＳＡＰｎ−１は、ビ
ット線対のうち、電位が高い方のビット線の電位を増幅
するための信号であり、出力信号ＢＳＡＮ０，…ＢＳＡ
Ｎｎ−１は、ビット線対のうち、電位が低い方のビット
線の電位を増幅するための信号である。

【００６１】出力信号ＳＡＰ０，ＢＳＡＮ０は、メモリ
セルアレイ１０のカラムＣ０のセンスアンプの活性化及
び非活性化を制御し、同様に、出力信号ＳＡＰｎ−１，
ＢＳＡＮｎ−１は、メモリセルアレイ１０のカラムＣｎ
−１のセンスアンプの活性化及び非活性化を制御する。

【００６２】カラムアドレス信号は、カラムアドレスバ
ッファ１７を経由してカラムデコ−ダ１８に入力され
る。カラムデコ−ダ１８は、カラムアドレス信号に基づ
いて、カラム選択信号ＣＳＬ０，…ＣＳＬｎ−１を出力
する。このカラム選択信号ＣＳＬ０，…ＣＳＬｎ−１
は、カラム選択ゲ−ト１９に供給され、カラム選択ゲ−
ト１９の開閉を制御すると共に、センスアンプ制御回路
１６Ａにも供給される。

【００６３】デ−タバス（以下、このバスを「ＤＱバ
ス」という）２０は、カラム選択ゲ−ト１９とデ−タ入
出力（Ｉ／Ｏ）バッファ２１との間におけるデ−タの経
路となる。

【００６４】本発明の半導体記憶装置の特徴は、センス
アンプ制御回路１６Ａが、ワ−ド線制御回路１４の出力
信号ＳＥＮ、及びカラムデコ−ダ１８の出力信号ＣＳＬ
０，…ＣＳＬｎ−１に基づいて、センスアンプ１５の活
性化及び非活性化を、カラムごとに制御している点にあ
る。

【００６５】即ち、センスアンプ制御回路１６Ａは、出
力信号ＳＥＮが高電位のときに、カラム選択信号ＣＳＬ
０，…ＣＳＬｎ−１により選択されたカラムのセンスア
ンプのみを活性化し、非選択のカラムのセンスアンプに
ついては、非活性状態を維持する。

【００６６】このように、本発明では、カラムごとに、
センスアンプ１５の活性化及び非活性化を制御すること
により、書き込みデ−タを所定カラムのセンスアンプに
導き、所定カラムのビット線対の電位を決定した後に、
当該所定カラムのセンスアンプを活性化するというタイ
ミングで、全てのカラムについてデ−タの高速書き込み
を実行することができる。

【００６７】図２は、図１のメモリセルアレイ１０、セ
ンスアンプ１５及びカラム選択ゲ−ト１９のレイアウト
の詳細を示すものである。メモリセルアレイ１０は、ｎ
個のブロックＢＫ１，ＢＫ２，…ＢＫｎから構成され、
同時に読み書きできるビット数は、ｎビット（×ｎ構
成）となっている。ブロックＢＫ１，ＢＫ２，…ＢＫｎ
の構成は、互いに同一である。

【００６８】ロウデコ−ダ１１から伸びるワ−ド線２４
は、ブロックＢＫ１，ＢＫ２，…ＢＫｎ上に配置され、
メモリセルアレイ１０の同一のロウに属する複数のメモ
リセル２３に接続されている。

【００６９】各ブロックは、４つのカラムＣ０〜Ｃ３を
有している。なお、カラムの数は、４つに限定されず、
複数であればよい。各カラムには、ビット線対２２が配
置される。各カラムのビット線対２２には、それぞれメ
モリセルアレイ１０の同一のカラムに属する複数のメモ
リセル２３が接続される。

【００７０】各カラムＣ０〜Ｃ３のビット線対２２の一
端は、センスアンプ１５−０〜１５−３及びカラム選択
ゲ−ト１９−０〜１９−３を経由して、デ−タ線対（以
下、このデ−タ線対を「ＤＱ線対」という）２０−１〜
２０−ｎに接続される。

【００７１】各カラムのセンスアンプ１５−０〜１５−
３は、制御信号ＳＡＰ０，ＢＳＡＮ０，…ＳＡＰｎ−
１，ＢＳＡＮｎ−１により、活性化又は非活性化され
る。例えば、カラムＣ０のセンスアンプ１５−０は、制
御信号ＳＡＰ０，ＢＳＡＮ０により制御され、同様に、
カラムＣ１のセンスアンプ１５−１は、制御信号ＳＡＰ
１，ＢＳＡＮ１により制御される。

【００７２】カラム選択ゲ−ト１９−０〜１９−３の開
閉は、カラムデコ−ダから出力されるカラム選択信号Ｃ
ＳＬ０〜ＣＳＬ３により制御される。１つのブロックに
おいては１つのカラムが選択されるため、４つのカラム
選択ゲ−ト１９−０〜１９−３のうちの１つがオン状態
となる。カラム選択ゲ−ト１９−０〜１９−３は、例え
ば、Ｎチャネル型ＭＯＳトランジスタから構成される。

【００７３】ｎ個のブロックＢＫ１，ＢＫ２，…ＢＫｎ
からはｎ本のＤＱ線対２０−１〜２０−ｎが伸びてお
り、ＤＱバス２０は、これらｎ本のＤＱ線対２０−１〜
２０−ｎから構成される。

【００７４】図３は、図１のセンスアンプ制御回路１６
Ａの構成の一例を示している。本例のセンスアンプ制御
回路は、センスアンプコントロ−ラ２８−０〜２８−３
及びセンスアンプドライバ２９−０〜２９−３から構成
される。

【００７５】センスアンプコントロ−ラ２８−０〜２８
−３及びセンスアンプドライバ２９−０〜２９−３は、
それぞれメモリセルアレイのカラム数（本例の場合、セ
ンスアンプ数に等しい）に等しい数だけ設けられてい
る。

【００７６】カラム選択信号ＣＳＬｋ（ｋは、０〜３）
は、センスアンプコントロ−ラ２８−ｋに入力される。
カラム選択信号ＣＳＬｋは、メモリセルアレイのカラム
Ｃｋを選択する信号である。例えば、カラム選択信号Ｃ
ＳＬ０は、センスアンプコントロ−ラ２８−０に入力さ
れ、カラム選択信号ＣＳＬ１は、センスアンプコントロ
−ラ２８−１に入力される。

【００７７】ワ−ド線制御回路１４の出力信号ＳＥＮ
は、全てのセンスアンプコントロ−ラ２８−０〜２８−
３に入力される。センスアンプコントロ−ラ２８−ｋ
は、例えば、出力信号ＳＥＮが高電位（活性）で、か
つ、カラム選択信号ＣＳＬｋが高電位（活性）のとき
に、高電位（活性）の出力信号ＳＥＮｋを出力する。

【００７８】出力信号ＳＥＮｋは、センスアンプドライ
バ２９−ｋに入力される。センスアンプドライバ２９−
ｋは、出力信号ＳＥＮｋが高電位のときに活性化され、
カラムＣｋのセンスアンプを活性化させるための制御信
号（例えば、高電位）ＳＡＰｋ及び制御信号（例えば、
低電位）ＢＳＡＮｋを出力する。

【００７９】図４は、図３のセンスアンプコントロ−ラ
２８−ｋの構成の一例を示すものである。ＮＡＮＤ回路
３０−１には、書き込み信号ＷＥ及びカラムデコ−ダの
出力信号ＣＳＬＮが入力される。ＮＡＮＤ回路３０−２
には、書き込み信号ＷＥ及びＮＡＮＤ回路３０−１の出
力信号が入力される。ＮＡＮＤ回路３０−３には、制御
信号ＳＥＮ及びＮＡＮＤ回路３０−２の出力信号が入力
される。

【００８０】２つのＮＯＲ回路３１−１，３１−２から
構成されるフリップフロップ回路には、制御信号ＳＥＮ
の反転信号、即ちインバ−タ３２−１の出力信号と、Ｎ
ＡＮＤ回路３０−３の出力信号の反転信号、即ちインバ
−タ３２−２の出力信号とがそれぞれ入力される。フリ
ップフロップ回路の出力信号ＳＥＮｎは、センスアンプ
ドライバに入力される。

【００８１】上記センスアンプコントロ−ラにおいて
は、表１に示すように、デ−タ書き込み時（ＷＥ＝
“１”）、出力信号ＳＥＮｎは、カラム選択信号ＣＳＬ
Ｎが“１”に変化した後に制御信号ＳＥＮが“１”にな
ると、“１”に変化する。また、表２に示すように、デ
−タ読み出し時（ＷＥ＝“０”）、出力信号ＳＥＮｎの
値は、制御信号ＳＥＮの値のみによって制御される。こ
れは、デ−タ読み出し時におけるビット線のデ−タ破壊
を防止するため、カラム選択信号ＣＳＬＮを選択する前
にセンスアンプを活性化しておく必要があるためであ
る。

【００８２】

【表１】

【００８３】

【表２】

【００８４】図５は、図１のセンスアンプ及びカラム選
択ゲ−トの構成の一例を示している。センスアンプ１５
−ｋは、メモリセルアレイのカラムごとに設けられるラ
ッチ型のセンスアンプである。

【００８５】ＰチャネルＭＯＳトランジスタＰ１，Ｐ２
は、ビット線対２２のビット線ＢＬｊ，ＢＢＬｊの間に
接続されている。ＭＯＳトランジスタＰ１のゲ−トは、
ビット線ＢＢＬｊに接続され、ＭＯＳトランジスタＰ２
のゲ−トは、ビット線ＢＬｊに接続されている。ＭＯＳ
トランジスタＰ１，Ｐ２の接続点には、制御信号ＳＡＰ
ｋが印加されている。

【００８６】制御信号ＳＡＰｋが高電位になると、ビッ
ト線対２２のうち電位の高い方のビット線の電位が増幅
される。ＮチャネルＭＯＳトランジスタＮ１，Ｎ２は、
ビット線対２２のビット線ＢＬｊ，ＢＢＬｊの間に接続
されている。ＭＯＳトランジスタＮ１のゲ−トは、ビッ
ト線ＢＢＬｊに接続され、ＭＯＳトランジスタＮ２のゲ
−トは、ビット線ＢＬｊに接続されている。ＭＯＳトラ
ンジスタＮ１，Ｎ２の接続点には、制御信号ＢＳＡＮｋ
が印加されている。

【００８７】制御信号ＢＳＡＮｋが低電位になると、ビ
ット線対２２のうち電位の低い方のビット線の電位が増
幅される。カラム選択ゲ−ト１９−ｋは、ＤＱ線対２０
とビット線対２２の間に接続されるＮチャネルＭＯＳト
ランジスタＮ３，Ｎ４から構成されている。ＭＯＳトラ
ンジスタＮ３，Ｎ４のゲ−トには、カラム選択信号ＣＳ
Ｌｋが印加されている。

【００８８】図６は、本発明の半導体記憶装置のデ−タ
の書き込みの第１のタイミングを示すタイミングチャ−
トである。まず、ロウアドレス信号がロウデコ−ダに供
給される。ロウデコ−ダは、ロウアドレス信号によって
指定されたワ−ド線（ロウ）ＷＬｉに高電位を与え、そ
のワ−ド線ＷＬｉを活性化させる。各ブロックＢＫ１，
ＢＫ２，…ＢＫｎでは、活性化状態のワ−ド線ＷＬｉに
接続されたメモリセルのデ−タが、各カラムＣ０〜Ｃ３
のセンスアンプに導かれる。

【００８９】この時点において、ワ−ド線制御回路から
出力される制御信号ＳＥＮは、高電位（活性）となる。
この後、カラムアドレス信号によって指定されたカラム
Ｃ０のカラム選択信号ＣＳＬ０が高電位（活性）とな
る。

【００９０】カラム選択信号ＣＳＬ０が高電位になる
と、カラムＣ０のカラム選択ゲ−トがオン状態になり、
書き込みデ−タが、カラムＣ０のセンスアンプに導かれ
る。この時、カラムＣ０のセンスアンプは、活性化され
ていないため、書き込みデ−タがメモリセルのデ−タと
異なる場合であっても、ビット線対ＢＬ０，ＢＢＬ０の
電位は、短時間で反転する。

【００９１】また、カラム選択信号ＣＳＬ０が高電位に
なると、センスアンプコントロ−ラの出力信号ＳＥＮ０
が高電位（活性）となり、センスアンプ制御回路は、カ
ラムＣ０のセンスアンプを活性化させる制御信号ＳＡＰ
０（高電位），ＢＳＡＮ０（低電位）を出力する。

【００９２】その結果、カラムＣ０のセンスアンプが活
性化され、カラムＣ０のビット線対ＢＬ０，ＢＢＬ０の
電位は、増幅され、カラムＣ０におけるメモリセルへの
デ−タ書き込みが完了する。

【００９３】なお、この時点において、カラム選択信号
ＣＳＬ１〜ＣＳＬ３は、低電位（非活性）の状態である
ため、センスアンプコントロ−ラの出力信号ＳＥＮ１〜
ＳＥＮ３は、高電位（活性）とならず、カラムＣ１〜Ｃ
３のセンスアンプは、活性化されない。

【００９４】よって、カラムＣ１〜Ｃ３のビット線対の
電位は、増幅されない。次に、カラムアドレス信号によ
って指定されたカラムＣ１のカラム選択信号ＣＳＬ１が
高電位（活性）となる。

【００９５】カラム選択信号ＣＳＬ１が高電位になる
と、カラムＣ１のカラム選択ゲ−トがオン状態になり、
書き込みデ−タが、カラムＣ１のセンスアンプに導かれ
る。この時、カラムＣ１のセンスアンプは、活性化され
ていないため、書き込みデ−タがメモリセルのデ−タと
異なる場合であっても、ビット線対ＢＬ１，ＢＢＬ１の
電位は、短時間で反転する。

【００９６】また、カラム選択信号ＣＳＬ１が高電位に
なると、センスアンプコントロ−ラの出力信号ＳＥＮ１
が高電位（活性）となり、センスアンプ制御回路は、カ
ラムＣ１のセンスアンプを活性化させる制御信号ＳＡＰ
１（高電位），ＢＳＡＮ１（低電位）を出力する。

【００９７】その結果、カラムＣ１のセンスアンプが活
性化され、カラムＣ１のビット線対ＢＬ１，ＢＢＬ１の
電位は、増幅され、カラムＣ１におけるメモリセルへの
デ−タ書き込みが完了する。

【００９８】なお、この時点において、カラム選択信号
ＣＳＬ２〜ＣＳＬ３は、低電位（非活性）の状態である
ため、センスアンプコントロ−ラの出力信号ＳＥＮ２〜
ＳＥＮ３は、高電位（活性）とならず、カラムＣ２〜Ｃ
３のセンスアンプは、活性化されない。

【００９９】よって、カラムＣ２〜Ｃ３のビット線対の
電位は、増幅されない。このようなタイミングにより、
全てのカラムＣ０〜Ｃ３のメモリセルについて、デ−タ
の書き込みを実行することにより、デ−タの高速書き込
みを達成することができる。

【０１００】上述のデ−タ書き込み方法の特徴は、カラ
ムＣｋを選択するカラム選択線ＣＳＬｋが高電位（活
性）となったとき、センスアンプ制御回路は、カラムＣ
ｋのセンスアンプのみを活性化し、他のカラムＣｋのセ
ンスアンプについては、非活性状態を維持している点に
ある。

【０１０１】即ち、本発明の方法によれば、全ての書き
込みデ−タをセンスアンプに導いた後に、当該センスア
ンプを独立に活性化させることができるため、高速なデ
−タの書き込みが達成される。

【０１０２】図７は、本発明の半導体記憶装置のデ−タ
の書き込みの第２のタイミングを示すタイミングチャ−
トである。図６のタイミングでは、カラムごとに、ビッ
ト線対の低電位側と高電位側を同時に増幅するようにセ
ンスアンプを活性化しているが、本例では、カラムごと
に、ビット線対の低電位側を増幅した後、全てのカラム
について同時にビット線対の高電位側を増幅するように
構成している。

【０１０３】まず、ロウアドレス信号がロウデコ−ダに
供給される。ロウデコ−ダは、ロウアドレス信号によっ
て指定されたワ−ド線（ロウ）ＷＬｉに高電位を与え、
そのワ−ド線ＷＬｉを活性化させる。各ブロックＢＫ
１，ＢＫ２，…ＢＫｎでは、活性化状態のワ−ド線ＷＬ
ｉに接続されたメモリセルのデ−タが、各カラムＣ０〜
Ｃ３のセンスアンプに導かれる。

【０１０４】この時点において、ワ−ド線制御回路から
出力される制御信号ＳＥＮは、高電位（活性）となる。
この後、カラムアドレス信号によって指定されたカラム
Ｃ０のカラム選択信号ＣＳＬ０が高電位（活性）とな
る。

【０１０５】カラム選択信号ＣＳＬ０が高電位になる
と、カラムＣ０のカラム選択ゲ−トがオン状態になり、
書き込みデ−タが、カラムＣ０のセンスアンプに導かれ
る。この時、カラムＣ０のセンスアンプは、活性化され
ていないため、書き込みデ−タがメモリセルのデ−タと
異なる場合であっても、ビット線対ＢＬ０，ＢＢＬ０の
電位は、短時間で反転する。

【０１０６】また、カラム選択信号ＣＳＬ０が高電位に
なると、センスアンプコントロ−ラの出力信号ＳＥＮ０
が高電位（活性）となり、センスアンプ制御回路は、カ
ラムＣ０のセンスアンプの一部を活性化させる制御信号
ＢＳＡＮ０（低電位）を出力する。

【０１０７】その結果、カラムＣ０のセンスアンプの一
部が活性化され、カラムＣ０のビット線対ＢＬ０，ＢＢ
Ｌ０のうち低電位側のビット線の電位は、増幅される。
なお、この時点において、カラム選択信号ＣＳＬ１〜Ｃ
ＳＬ３は、低電位（非活性）の状態であるため、センス
アンプコントロ−ラの出力信号ＳＥＮ１〜ＳＥＮ３は、
高電位（活性）とならず、カラムＣ１〜Ｃ３のセンスア
ンプは、活性化されない。

【０１０８】よって、カラムＣ１〜Ｃ３のビット線対の
電位は、増幅されない。次に、カラムアドレス信号によ
って指定されたカラムＣ１のカラム選択信号ＣＳＬ１が
高電位（活性）となる。

【０１０９】カラム選択信号ＣＳＬ１が高電位になる
と、カラムＣ１のカラム選択ゲ−トがオン状態になり、
書き込みデ−タが、カラムＣ１のセンスアンプに導かれ
る。この時、カラムＣ１のセンスアンプは、活性化され
ていないため、書き込みデ−タがメモリセルのデ−タと
異なる場合であっても、ビット線対ＢＬ１，ＢＢＬ１の
電位は、短時間で反転する。

【０１１０】また、カラム選択信号ＣＳＬ１が高電位に
なると、センスアンプコントロ−ラの出力信号ＳＥＮ１
が高電位（活性）となり、センスアンプ制御回路は、カ
ラムＣ１のセンスアンプの一部を活性化させる制御信号
ＢＳＡＮ１（低電位）を出力する。

【０１１１】その結果、カラムＣ１のセンスアンプの一
部が活性化され、カラムＣ１のビット線対ＢＬ１，ＢＢ
Ｌ１のうち低電位側のビット線の電位は、増幅される。
なお、この時点において、カラム選択信号ＣＳＬ２〜Ｃ
ＳＬ３は、低電位（非活性）の状態であるため、センス
アンプコントロ−ラの出力信号ＳＥＮ２〜ＳＥＮ３は、
高電位（活性）とならず、カラムＣ２〜Ｃ３のセンスア
ンプは、活性化されない。

【０１１２】よって、カラムＣ２〜Ｃ３のビット線対の
電位は、増幅されない。このようなタイミングにより、
全てのカラムＣ０〜Ｃ３について、書き込みデ−タをセ
ンスアンプに転送する。

【０１１３】なお、センスアンプ制御回路は、最後のカ
ラムＣ３において、制御信号ＢＳＡＮ３（低電位）を出
力すると同時に、制御信号ＳＡＰ０，ＳＡＰ１，ＳＡＰ
２，ＳＡＰ３（＝ＳＡＰ（高電位））を出力する。

【０１１４】その結果、カラムＣ０〜Ｃ３のセンスアン
プの全体が活性化され、カラムＣ０〜Ｃ３について、ビ
ット線対ＢＬ１，ＢＢＬ１のうち高電位側のビット線の
電位が増幅される。

【０１１５】これにより、同一のロウに接続された複数
のメモリセルに高速にデ−タを書き込むことが可能にな
る。なお、制御信号ＳＡＰ０，ＳＡＰ１，ＳＡＰ２，Ｓ
ＡＰ３（＝ＳＡＰ（高電位））は、制御信号ＢＳＡＮ３
（低電位）を出力した後に、出力するように構成しても
よい。

【０１１６】上述のデ−タ書き込み方法によれば、ビッ
ト線対ＢＬ１，ＢＢＬ１のうち高電位側のビット線の電
位は、全てのカラムについて同時に増幅している。この
ため、制御信号ＳＡＰ０，ＳＡＰ１，ＳＡＰ２，ＳＡＰ
３を１つにまとめて制御信号ＳＡＰとすることができ
る。つまり、ビット線対ＢＬ１，ＢＢＬ１のうち高電位
側のビット線の電位を増幅するための制御信号ＳＡＰ
は、全てのカラムのセンスアンプに共通にでき、その制
御信号線も１本で足りることになる。

【０１１７】従って、制御信号線の数を減らすことがで
き、メモリチップのサイズの縮小化に貢献できる。ま
た、ビット線対ＢＬ１，ＢＢＬ１のうち一方のビット線
の電位を増幅しておけば、全てのカラムについて書き込
みデ−タを転送し終えるまでに、リ−クやノイズなどに
よりビット線対の電位が反転してしまうような事態を回
避することも可能である。

【０１１８】図８は、本発明の半導体記憶装置のデ−タ
の書き込みの第３のタイミングを示すタイミングチャ−
トである。図６のタイミングでは、カラムごとに、ビッ
ト線対の低電位側と高電位側を同時に増幅するようにセ
ンスアンプを活性化しているが、本例では、カラムごと
に、ビット線対の高電位側を増幅した後、全てのカラム
について同時にビット線対の低電位側を増幅するように
構成している。

【０１１９】まず、ロウアドレス信号がロウデコ−ダに
供給される。ロウデコ−ダは、ロウアドレス信号によっ
て指定されたワ−ド線（ロウ）ＷＬｉに高電位を与え、
そのワ−ド線ＷＬｉを活性化させる。各ブロックＢＫ
１，ＢＫ２，…ＢＫｎでは、活性化状態のワ−ド線ＷＬ
ｉに接続されたメモリセルのデ−タが、各カラムＣ０〜
Ｃ３のセンスアンプに導かれる。

【０１２０】この時点において、ワ−ド線制御回路から
出力される制御信号ＳＥＮは、高電位（活性）となる。
この後、カラムアドレス信号によって指定されたカラム
Ｃ０のカラム選択信号ＣＳＬ０が高電位（活性）とな
る。

【０１２１】カラム選択信号ＣＳＬ０が高電位になる
と、カラムＣ０のカラム選択ゲ−トがオン状態になり、
書き込みデ−タが、カラムＣ０のセンスアンプに導かれ
る。この時、カラムＣ０のセンスアンプは、活性化され
ていないため、書き込みデ−タがメモリセルのデ−タと
異なる場合であっても、ビット線対ＢＬ０，ＢＢＬ０の
電位は、短時間で反転する。

【０１２２】また、カラム選択信号ＣＳＬ０が高電位に
なると、センスアンプコントロ−ラの出力信号ＳＥＮ０
が高電位（活性）となり、センスアンプ制御回路は、カ
ラムＣ０のセンスアンプの一部を活性化させる制御信号
ＳＡＰ０（高電位）を出力する。

【０１２３】その結果、カラムＣ０のセンスアンプの一
部が活性化され、カラムＣ０のビット線対ＢＬ０，ＢＢ
Ｌ０のうち高電位側のビット線の電位は、増幅される。
なお、この時点において、カラム選択信号ＣＳＬ１〜Ｃ
ＳＬ３は、低電位（非活性）の状態であるため、センス
アンプコントロ−ラの出力信号ＳＥＮ１〜ＳＥＮ３は、
高電位（活性）とならず、カラムＣ１〜Ｃ３のセンスア
ンプは、活性化されない。

【０１２４】よって、カラムＣ１〜Ｃ３のビット線対の
電位は、増幅されない。次に、カラムアドレス信号によ
って指定されたカラムＣ１のカラム選択信号ＣＳＬ１が
高電位（活性）となる。

【０１２５】カラム選択信号ＣＳＬ１が高電位になる
と、カラムＣ１のカラム選択ゲ−トがオン状態になり、
書き込みデ−タが、カラムＣ１のセンスアンプに導かれ
る。この時、カラムＣ１のセンスアンプは、活性化され
ていないため、書き込みデ−タがメモリセルのデ−タと
異なる場合であっても、ビット線対ＢＬ１，ＢＢＬ１の
電位は、短時間で反転する。

【０１２６】また、カラム選択信号ＣＳＬ１が高電位に
なると、センスアンプコントロ−ラの出力信号ＳＥＮ１
が高電位（活性）となり、センスアンプ制御回路は、カ
ラムＣ１のセンスアンプの一部を活性化させる制御信号
ＳＡＰ１（高電位）を出力する。

【０１２７】その結果、カラムＣ１のセンスアンプの一
部が活性化され、カラムＣ１のビット線対ＢＬ１，ＢＢ
Ｌ１のうち高電位側のビット線の電位は、増幅される。
なお、この時点において、カラム選択信号ＣＳＬ２〜Ｃ
ＳＬ３は、低電位（非活性）の状態であるため、センス
アンプコントロ−ラの出力信号ＳＥＮ２〜ＳＥＮ３は、
高電位（活性）とならず、カラムＣ２〜Ｃ３のセンスア
ンプは、活性化されない。

【０１２８】よって、カラムＣ２〜Ｃ３のビット線対の
電位は、増幅されない。このようなタイミングにより、
全てのカラムＣ０〜Ｃ３について、書き込みデ−タをセ
ンスアンプに転送する。

【０１２９】なお、センスアンプ制御回路は、最後のカ
ラムＣ３において、制御信号ＳＡＰ３（高電位）を出力
すると同時に、制御信号ＢＳＡＮ０，ＢＳＡＮ１，ＢＳ
ＡＮ２，ＢＳＡＮ３（＝ＢＳＡＮ（低電位））を出力す
る。

【０１３０】その結果、カラムＣ０〜Ｃ３のセンスアン
プの全体が活性化され、カラムＣ０〜Ｃ３について、ビ
ット線対ＢＬ１，ＢＢＬ１のうち低電位側のビット線の
電位が増幅される。

【０１３１】これにより、同一のロウに接続された複数
のメモリセルに高速にデ−タを書き込むことが可能にな
る。なお、制御信号ＢＳＡＮ０，ＢＳＡＮ１，ＢＳＡＮ
２，ＢＳＡＮ３（＝ＢＳＡＮ（低電位））は、制御信号
ＳＡＰ３（高電位）を出力した後に、出力するように構
成してもよい。

【０１３２】上述のデ−タ書き込み方法によれば、ビッ
ト線対ＢＬ１，ＢＢＬ１のうち低電位側のビット線の電
位は、全てのカラムについて同時に増幅している。この
ため、制御信号ＢＳＡＮ０，ＢＳＡＮ１，ＢＳＡＮ２，
ＢＳＡＮ３を１つにまとめて制御信号ＢＳＡＮとするこ
とができる。つまり、ビット線対ＢＬ１，ＢＢＬ１のう
ち低電位側のビット線の電位を増幅するための制御信号
ＢＳＡＮは、全てのカラムのセンスアンプに共通にで
き、その制御信号線も１本で足りることになる。

【０１３３】従って、制御信号線の数を減らすことがで
き、メモリチップのサイズの縮小化に貢献できる。ま
た、ビット線対ＢＬ１，ＢＢＬ１のうち一方のビット線
の電位を増幅しておけば、全てのカラムについて書き込
みデ−タを転送し終えるまでに、リ−クやノイズなどに
よりビット線対の電位が反転してしまうような事態を回
避することも可能である。

【０１３４】

【発明の効果】以上、説明したように、本発明の半導体
記憶装置及びデ−タ書き込み方法によれば、次のような
効果を奏する。センスアンプ制御回路は、ワ−ド線制御
回路の出力信号ＳＥＮ及びカラムデコ−ダの出力信号
（カラム選択信号）ＣＳＬ０，…ＣＳＬｎ−１に基づい
て、カラムごとにセンスアンプを活性化している。

【０１３５】つまり、選択されたカラムのセンスアンプ
に書き込みデ−タが転送された後に、当該カラムのセン
スアンプが活性化され、ビット線対の電位が増幅される
ため、メモリセルのデ−タと書き込みデ−タが異なる場
合であっても、ビット線対の電位を反転させるための時
間は短くて済む。

【０１３６】従って、本発明によれば、デ−タの高速書
き込みを達成するために、デ−タラッチ回路のような大
きなサイズを有する回路を設ける必要がなく、チップサ
イズの縮小と共にデ−タの高速書き込みを達成すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に関わるＤＲＡＭを示すブ
ロック図。

【図２】図１のメモリセルアレイ、センスアンプ、カラ
ム選択ゲ−トのレイアウトの一例を示す図。

【図３】図１のセンスアンプ制御回路の構成の一例を示
す図。

【図４】図３のセンスアンプコントロ−ラの構成の一例
を示す図。

【図５】図１のセンスアンプ、カラム選択ゲ−トの構成
の一例を示す図。

【図６】図１のＤＲＡＭのデ−タ書き込み動作の第１の
タイミングを示す図。

【図７】図１のＤＲＡＭのデ−タ書き込み動作の第２の
タイミングを示す図。

【図８】図１のＤＲＡＭのデ−タ書き込み動作の第３の
タイミングを示す図。

【図９】従来のＤＲＡＭの第１の例を示すブロック図。

【図１０】図９のメモリセルアレイ、センスアンプ、カ
ラム選択ゲ−トのレイアウトの一例を示す図。

【図１１】図９のＤＲＡＭのデ−タ書き込み動作のタイ
ミングの一例を示す図。

【図１２】図９のＤＲＡＭのデ−タ書き込み動作のタイ
ミングの他の例を示す図。

【図１３】従来のＤＲＡＭの第２の例を示すブロック
図。

【図１４】図１３のＤＲＡＭのデ−タ書き込み動作のタ
イミングの一例を示す図。

【符号の説明】

１０：メモリセルアレイ、１１：ロウデコ−ダ、１２：ロウアドレスバッファ、１３：ロウ系制御回路、１４：ワ−ド線制御回路、１５，１５−０〜１５−３：センスアンプ、１６，１６Ａ：センスアンプ制御回路、１７：カラムアドレスバッフ
ァ、１８：カラムデコ−ダ、１９，１９−０〜１９−３：カラム選択ゲ−ト、２０：ＤＱバス、２０−１〜２０−ｎ：ＤＱ線対、２１：Ｉ／Ｏバッファ、２２：ビット線対、２３：メモリセル、２４：ワ−ド線、２５：デ−タラッチ回路、２６：トランスファゲ−ト、２７：トランスファゲ−ト制御
回路、２８−１〜２８−３：センスアンプコントロ−
ラ、２９−１〜２９−３：センスアンプドライバ、３０−１〜３０−３：ＮＡＮＤ回路、３１−１，３１−２：ＮＯＲ回路、３２−１，３２−２：インバ−タ、Ｐ１，Ｐ２：ＰチャネルＭＯＳトラン
ジスタ、Ｎ１〜Ｎ４：ＮチャネルＭＯＳトラン
ジスタ、ＢＬｊ，ＢＢＬｊ：ビット線。

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイのロウを選択するロウ
デコ−ダと、前記メモリセルアレイのカラムを選択する
カラム選択ゲ−トと、前記カラム選択ゲ−トにカラム選
択信号を出力するカラムデコ−ダと、前記メモリセルア
レイと前記カラム選択ゲ−トの間に接続され、前記メモ
リセルアレイの１つのカラムに１つずつ設けられる複数
のセンスアンプと、前記複数のセンスアンプを活性化さ
せるためのセンスアンプ制御回路とを有する半導体記憶
装置において、前記センスアンプ制御回路には、前記カラム選択信号が
入力され、前記センスアンプ制御回路は、前記カラム選
択ゲ−トにより選択された前記メモリセルアレイのカラ
ムのセンスアンプを、前記メモリセルアレイの他のカラ
ムのセンスアンプとは独立して活性化させることができ
ることを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、前記カラム選択ゲ−トにより選択された前記メモリセル
アレイのカラムのセンスアンプの活性化は、前記カラム
選択ゲ−トによる前記メモリセルアレイのカラムの選択
と同時、又はそれ以降に行われることを特徴とする半導
体記憶装置。
【請求項３】請求項１記載の半導体記憶装置におい
て、前記センスアンプ制御回路は、前記ロウデコ−ダによる
前記メモリセルアレイのロウの選択が行われていること
を条件に、前記カラム選択ゲ−トにより選択された前記
メモリセルアレイのカラムのセンスアンプの活性化を行
うことを特徴とする半導体記憶装置。
【請求項４】請求項１記載の半導体記憶装置におい
て、前記複数のセンスアンプの各々は、前記メモリセルアレ
イのビット線対のうち低電位側のビット線の電位を増幅
する第１部分と、前記メモリセルアレイのビット線対の
うち高電位側のビット線の電位を増幅する第２部分とか
ら構成され、前記カラム選択ゲ−トにより選択された前記メモリセル
アレイのカラムのセンスアンプの第１部分と第２部分の
活性化は、同時に行われることを特徴とする半導体記憶
装置。
【請求項５】請求項１記載の半導体記憶装置におい
て、前記複数のセンスアンプの各々は、前記メモリセルアレ
イのビット線対のうち低電位側のビット線の電位を増幅
する第１部分と、前記メモリセルアレイのビット線対の
うち高電位側のビット線の電位を増幅する第２部分とか
ら構成され、前記複数のセンスアンプの第１部分の活性化は、前記複
数のセンスアンプごとに異なる時期に行われ、前記複数
のセンスアンプの第２部分の活性化は、前記複数のセン
スアンプの全ての第１部分の活性化が終了すると同時
か、又はそれ以降に、前記複数のセンスアンプについて
行われることを特徴とする半導体記憶装置。
【請求項６】請求項１記載の半導体記憶装置におい
て、前記複数のセンスアンプの各々は、前記メモリセルアレ
イのビット線対のうち低電位側のビット線の電位を増幅
する第１部分と、前記メモリセルアレイのビット線対の
うち高電位側のビット線の電位を増幅する第２部分とか
ら構成され、前記複数のセンスアンプの第２部分の活性化は、前記複
数のセンスアンプごとに異なる時期に行われ、前記複数
のセンスアンプの第１部分の活性化は、前記複数のセン
スアンプの全ての第２部分の活性化が終了すると同時
か、又はそれ以降に、前記複数のセンスアンプについて
同時に行われることを特徴とする半導体記憶装置。
【請求項７】請求項１記載の半導体記憶装置におい
て、前記メモリセルアレイは、ｎ個のブロックから構成さ
れ、各ブロックにおいて、前記メモリセルアレイのカラ
ムのセンスアンプの活性化が行われることを特徴とする
半導体記憶装置。
【請求項８】請求項１記載の半導体記憶装置におい
て、前記センスアンプ制御回路は、デ−タの書き込み時にお
いてのみ、前記メモリセルアレイの各カラムのセンスア
ンプの活性化を独立に制御することを特徴とする半導体
記憶装置。
【請求項９】メモリセルアレイのロウを選択する第１
の工程と、カラム選択信号により前記メモリセルアレイのカラムを
選択し、書き込みデ−タを選択されたカラムに導くと同
時か又はそれ以降に、前記カラム選択信号に基づいて前
記選択されたカラムのセンスアンプを非選択のカラムの
センスアンプと独立に活性化する第２の工程と、前記第２の工程を繰り返し実行し、前記メモリセルアレ
イの全てのカラムを選択し、前記メモリセルアレイの同
一のロウに属する複数のメモリセルにデ−タを書き込む
第３の工程とを具備することを特徴とするデ−タ書き込
み方法。
【請求項１０】請求項９記載のデ−タ書き込み方法に
おいて、前記第２の工程において、前記選択されたカラムのセン
スアンプは、前記選択されたカラムのビット線対の低電
位側のビット線の電位と高電位側のビット線の電位を同
時に増幅することを特徴とするデ−タ書き込み方法。
【請求項１１】請求項９記載のデ−タ書き込み方法に
おいて、前記第２の工程において、前記選択されたカラムのセン
スアンプは、前記選択されたカラムのビット線対のうち
低電位側のビット線の電位を増幅し、前記選択されたカラムのビット線対のうち高電位側のビ
ット線の電位は、最後に選択されたカラムのビット線対
の低電位側のビット線の電位を増幅すると同時か、又は
それ以降に行われることを特徴とするデ−タ書き込み方
法。
【請求項１２】請求項９記載のデ−タ書き込み方法に
おいて、前記第２の工程において、前記選択されたカラムのセン
スアンプは、前記選択されたカラムのビット線対のうち
高電位側のビット線の電位を増幅し、前記選択されたカラムのビット線対のうち低電位側のビ
ット線の電位は、最後に選択されたカラムのビット線対
の高電位側のビット線の電位を増幅すると同時か、又は
それ以降に行われることを特徴とするデ−タ書き込み方
法。