JPH10163347A - リードオンリメモリアレイおよび該アレイの製造方法 - Google Patents
リードオンリメモリアレイおよび該アレイの製造方法Info
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- JPH10163347A JPH10163347A JP9332474A JP33247497A JPH10163347A JP H10163347 A JPH10163347 A JP H10163347A JP 9332474 A JP9332474 A JP 9332474A JP 33247497 A JP33247497 A JP 33247497A JP H10163347 A JPH10163347 A JP H10163347A
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- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000002019 doping agent Substances 0.000 claims abstract description 25
- 229910052796 boron Inorganic materials 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 13
- -1 boron ions Chemical class 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 238000004587 chromatography analysis Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 28
- 239000002184 metal Substances 0.000 abstract description 28
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 10
- 238000002347 injection Methods 0.000 abstract 3
- 239000007924 injection Substances 0.000 abstract 3
- 239000000243 solution Substances 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 58
- 238000009792 diffusion process Methods 0.000 description 13
- 238000013500 data storage Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 210000000352 storage cell Anatomy 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 102000001708 Protein Isoforms Human genes 0.000 description 1
- 108010029485 Protein Isoforms Proteins 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 データセルを読み出すのに必要な金属コンタ
クトラインの数および必要なフィールド酸化物の量を低
減して高密度のＲＯＭアレイを実現する。 【解決手段】 各ＲＯＭバンクは複数対のＮ＋ビットラ
イン１−１〜４−２、ビットラインの上にかつ垂直に形
成された複数の導電性ワードライン１５−１〜１６−
２、および左選択１１および右選択１２−１，１２−２
ラインを有する。トランジスタセル４０，４１は隣接ビ
ットラインの隣接部分ならびにそれらの間に延在するワ
ードラインの部分と共に形成される。トランジスタセル
の間のアイソレーション領域はそれらの間にホウ素ドー
パントを低いエネルギおよび濃度でビットおよびワード
ラインが製造された後に注入されて形成されかつトラン
ジスタセルは低いエネルギの注入段階の後に高いエネル
ギおよび濃度のホウ素によってチャネル領域４２を注入
することによってプログラムされる。
クトラインの数および必要なフィールド酸化物の量を低
減して高密度のＲＯＭアレイを実現する。 【解決手段】 各ＲＯＭバンクは複数対のＮ＋ビットラ
イン１−１〜４−２、ビットラインの上にかつ垂直に形
成された複数の導電性ワードライン１５−１〜１６−
２、および左選択１１および右選択１２−１，１２−２
ラインを有する。トランジスタセル４０，４１は隣接ビ
ットラインの隣接部分ならびにそれらの間に延在するワ
ードラインの部分と共に形成される。トランジスタセル
の間のアイソレーション領域はそれらの間にホウ素ドー
パントを低いエネルギおよび濃度でビットおよびワード
ラインが製造された後に注入されて形成されかつトラン
ジスタセルは低いエネルギの注入段階の後に高いエネル
ギおよび濃度のホウ素によってチャネル領域４２を注入
することによってプログラムされる。
Description
【０００１】
【発明の属する技術分野】この発明はリードオンリメモ
リ（ＲＯＭ）アレイおよびそのようなアレイを製造する
方法に関し、そのようなアレイはマイクロコントローラ
を形成するためにマイクロプロセッサと共に単一の半導
体チップ上に集積され、あるいは独立型のメモリ装置と
して、または、事実上、ＲＯＭを必要とする任意の電子
チップの一部として使用することができるものである。
リ（ＲＯＭ）アレイおよびそのようなアレイを製造する
方法に関し、そのようなアレイはマイクロコントローラ
を形成するためにマイクロプロセッサと共に単一の半導
体チップ上に集積され、あるいは独立型のメモリ装置と
して、または、事実上、ＲＯＭを必要とする任意の電子
チップの一部として使用することができるものである。
【０００２】
【従来の技術】この種のデバイスを使用する電子デバイ
スおよび装置がますます複雑化しおよび／または「ユー
ザフレンドリー（ｕｓｅｒ−ｆｒｉｅｎｄｌｙ）」にな
るに応じて、それらはそれらが希望どおり機能するため
に必要なソフトウェアを記憶するのにますます多量のメ
モリを必要とする。したがって、特定のチップ上のＲＯ
Ｍのブロックの数を増加する必要があり、これはチップ
のコストおよび寸法を増大させることにより製造歩留ま
りを低下させ、あるいは他の方法として余分のメモリチ
ップを装置に設けなければならない。
スおよび装置がますます複雑化しおよび／または「ユー
ザフレンドリー（ｕｓｅｒ−ｆｒｉｅｎｄｌｙ）」にな
るに応じて、それらはそれらが希望どおり機能するため
に必要なソフトウェアを記憶するのにますます多量のメ
モリを必要とする。したがって、特定のチップ上のＲＯ
Ｍのブロックの数を増加する必要があり、これはチップ
のコストおよび寸法を増大させることにより製造歩留ま
りを低下させ、あるいは他の方法として余分のメモリチ
ップを装置に設けなければならない。
【０００３】したがって、個々のＭＯＳトランジスタか
ら形成される、メモリセルがアレイにおいてできるだけ
高密度で配列でき、それによって半導体チップ上のある
与えられた領域のデータ記憶容量を増大する構造を有す
るメモリアレイが必要である。
ら形成される、メモリセルがアレイにおいてできるだけ
高密度で配列でき、それによって半導体チップ上のある
与えられた領域のデータ記憶容量を増大する構造を有す
るメモリアレイが必要である。
【０００４】ＲＯＭのセル密度を増大しようとする試み
のため数多くの解決方法が提案されている。ヨーロッパ
特許出願第ＥＰ０１０９８５３号、１９８５年５月３０
日公開、においては、半導体基板内に形成され複数の連
続した拡散ライン（ビットライン）を有し、交互の拡散
ラインは、それぞれ、数多くのＭＯＳトランジスタのソ
ースおよびドレイン領域として作用するＭＯＳトランジ
スタのアレイが記載されている。複数の導電性ワードラ
インが該拡散ラインの上に、かつ該拡散ラインから絶縁
されて形成され、拡散ラインと直角に交差し、各々の導
電性ワードラインは数多くのＭＯＳトランジスタのゲー
トとして作用する。前記メモリアレイの各トランジスタ
はしたがって２つの連続した拡散ラインおよび単一のワ
ードラインを有する領域に形成され、ビットラインへの
単一の電気的コンタクトが各々のそのような拡散ライン
に対して形成されている。
のため数多くの解決方法が提案されている。ヨーロッパ
特許出願第ＥＰ０１０９８５３号、１９８５年５月３０
日公開、においては、半導体基板内に形成され複数の連
続した拡散ライン（ビットライン）を有し、交互の拡散
ラインは、それぞれ、数多くのＭＯＳトランジスタのソ
ースおよびドレイン領域として作用するＭＯＳトランジ
スタのアレイが記載されている。複数の導電性ワードラ
インが該拡散ラインの上に、かつ該拡散ラインから絶縁
されて形成され、拡散ラインと直角に交差し、各々の導
電性ワードラインは数多くのＭＯＳトランジスタのゲー
トとして作用する。前記メモリアレイの各トランジスタ
はしたがって２つの連続した拡散ラインおよび単一のワ
ードラインを有する領域に形成され、ビットラインへの
単一の電気的コンタクトが各々のそのような拡散ライン
に対して形成されている。
【０００５】前記拡散ラインおよび導電性（多結晶シリ
コン）ラインの間の容量を低減するため、薄い層のフィ
ールド酸化物が前記拡散ラインの上に作製されて前記拡
散ラインを多結晶ラインから分離している。さらに、厚
い層のフィールド酸化物が１つのメモリセルを隣接セル
から分離してそれらの間の電気的結合を最小にするため
に隣接する拡散ラインおよび隣接する多結晶ラインの間
の領域に一般に必要とされる。
コン）ラインの間の容量を低減するため、薄い層のフィ
ールド酸化物が前記拡散ラインの上に作製されて前記拡
散ラインを多結晶ラインから分離している。さらに、厚
い層のフィールド酸化物が１つのメモリセルを隣接セル
から分離してそれらの間の電気的結合を最小にするため
に隣接する拡散ラインおよび隣接する多結晶ラインの間
の領域に一般に必要とされる。
【０００６】前記メモリアレイは特定のトランジスタの
しきい値電圧を他のトランジスタに関して増大させるこ
とによりプログラムされ、したがって該トランジスタの
ゲートにある電圧が与えられたとき、より低いしきい値
電圧のトランジスタはターンオンし、かつそのドレイン
およびソース領域の間で導通し、論理“１”を示し、一
方より高いしきい値電圧のトランジスタは導通せず、論
理“０”を示す。このプログラミングは選択されたトラ
ンジスタのソースおよびドレイン領域を形成する拡散ラ
インの間および該選択されたトランジスタのゲートを形
成する多結晶ラインの下のシリコンの領域を、例えば、
ホウ素（ｂｏｒｏｎ）イオンの、注入物によって注入し
て要求されるしきい値電圧を生成することによって達成
される。
しきい値電圧を他のトランジスタに関して増大させるこ
とによりプログラムされ、したがって該トランジスタの
ゲートにある電圧が与えられたとき、より低いしきい値
電圧のトランジスタはターンオンし、かつそのドレイン
およびソース領域の間で導通し、論理“１”を示し、一
方より高いしきい値電圧のトランジスタは導通せず、論
理“０”を示す。このプログラミングは選択されたトラ
ンジスタのソースおよびドレイン領域を形成する拡散ラ
インの間および該選択されたトランジスタのゲートを形
成する多結晶ラインの下のシリコンの領域を、例えば、
ホウ素（ｂｏｒｏｎ）イオンの、注入物によって注入し
て要求されるしきい値電圧を生成することによって達成
される。
【０００７】１９９５年９月１２日に発行された、米国
特許第５，４４９，６３３号には、Ｐ型シリコンのシリ
コン基板に形成された交互の金属仮想グランド（ａｌｔ
ｅｒｎａｔｅ ｍｅｔａｌ ｖｉｒｔｕａｌ ｇｒｏｕ
ｎｄ：ＡＭＧ）ＲＯＭアレイが開示されている。該アレ
イは複数の行および複数の列のＲＯＭデータ記憶セルに
よって規定されるＲＯＭセルマトリクスを含む。該ＡＭ
Ｇ ＲＯＭアレイはシリコン基板に形成された複数の平
行な、間隔をあけた埋込みＮ＋ビットラインを含む。交
互の埋込みＮ＋ビッラインはアレイセグメント内の２つ
のコンタクト位置において導電性金属ラインによってコ
ンタクトされており、それによってＲＯＭセルマトリク
スのコンタクトされたドレインビットラインを規定す
る。隣接するコンタクトされたドレインビットラインの
間にある各々の埋込みＮ＋ビットラインはコンタクトさ
れていない。各々のコンタクトされていないビットライ
ンは予め選択された複数の、例えば３２または６４の、
ＲＯＭデータ記憶セルに対するセグメント化されたソー
スビットラインを形成するのに充分な長さへとセグメン
ト化され、それによってＲＯＭセグメントにおけるＲＯ
Ｍデータ記憶セルの列を規定する。すなわち、第１の列
のＲＯＭデータ記憶セルは前記セグメント化されたソー
スビットラインおよび前記第１の隣接するコンタクトさ
れたドレインビットラインの間に接続される。第２の列
のＲＯＭデータ記憶セルは前記セグメント化されたソー
スラインおよび第２の隣接するコンタクトされたドレイ
ンビットラインの間に接続される。各々のＲＯＭセグメ
ントはこのようにして３２または６４のセルからなり、
各々のセグメントは各々の隣接するセグメントからフィ
ールド酸化物領域によって分離されあるいは絶縁され、
かつセグメント選択ラインがどの特定のＲＯＭセグメン
トが読み出されるべきかを選択するために設けられる。
前記セルは、前に述べたように、Ｎ＋ビットラインの上
に多結晶導電性ラインが形成される前にホウ素イオンに
よって注入することによりプログラムされる。
特許第５，４４９，６３３号には、Ｐ型シリコンのシリ
コン基板に形成された交互の金属仮想グランド（ａｌｔ
ｅｒｎａｔｅ ｍｅｔａｌ ｖｉｒｔｕａｌ ｇｒｏｕ
ｎｄ：ＡＭＧ）ＲＯＭアレイが開示されている。該アレ
イは複数の行および複数の列のＲＯＭデータ記憶セルに
よって規定されるＲＯＭセルマトリクスを含む。該ＡＭ
Ｇ ＲＯＭアレイはシリコン基板に形成された複数の平
行な、間隔をあけた埋込みＮ＋ビットラインを含む。交
互の埋込みＮ＋ビッラインはアレイセグメント内の２つ
のコンタクト位置において導電性金属ラインによってコ
ンタクトされており、それによってＲＯＭセルマトリク
スのコンタクトされたドレインビットラインを規定す
る。隣接するコンタクトされたドレインビットラインの
間にある各々の埋込みＮ＋ビットラインはコンタクトさ
れていない。各々のコンタクトされていないビットライ
ンは予め選択された複数の、例えば３２または６４の、
ＲＯＭデータ記憶セルに対するセグメント化されたソー
スビットラインを形成するのに充分な長さへとセグメン
ト化され、それによってＲＯＭセグメントにおけるＲＯ
Ｍデータ記憶セルの列を規定する。すなわち、第１の列
のＲＯＭデータ記憶セルは前記セグメント化されたソー
スビットラインおよび前記第１の隣接するコンタクトさ
れたドレインビットラインの間に接続される。第２の列
のＲＯＭデータ記憶セルは前記セグメント化されたソー
スラインおよび第２の隣接するコンタクトされたドレイ
ンビットラインの間に接続される。各々のＲＯＭセグメ
ントはこのようにして３２または６４のセルからなり、
各々のセグメントは各々の隣接するセグメントからフィ
ールド酸化物領域によって分離されあるいは絶縁され、
かつセグメント選択ラインがどの特定のＲＯＭセグメン
トが読み出されるべきかを選択するために設けられる。
前記セルは、前に述べたように、Ｎ＋ビットラインの上
に多結晶導電性ラインが形成される前にホウ素イオンに
よって注入することによりプログラムされる。
【０００８】
【発明が解決しようとする課題】したがって、上の２つ
の場合の各々において、ＲＯＭブロックを作製するため
に多量のフィールド酸化物アイソレーションが必要とさ
れる。そのようなフィールド酸化物アイソレーションの
領域は望ましくなく、それはフィールド酸化物層を成長
させるプロセスはフィールド酸化物がアクティブ領域内
へと侵食するようにさせ、それによってそれらの寸法を
低減するからである。これを防止するためには、前記ア
クティブ領域はある最小間隔を持たなければならず、そ
れによって密度の増大を制限する。
の場合の各々において、ＲＯＭブロックを作製するため
に多量のフィールド酸化物アイソレーションが必要とさ
れる。そのようなフィールド酸化物アイソレーションの
領域は望ましくなく、それはフィールド酸化物層を成長
させるプロセスはフィールド酸化物がアクティブ領域内
へと侵食するようにさせ、それによってそれらの寸法を
低減するからである。これを防止するためには、前記ア
クティブ領域はある最小間隔を持たなければならず、そ
れによって密度の増大を制限する。
【０００９】上に述べた第１のアレイにおいては、各々
のビットラインに接続された１つの電気的金属コンタク
トラインを有することはチップ上に比較的高い密度の金
属ラインがなければならないことを意味し、かつセルの
密度を増大することは金属ラインの密度を増大し、これ
は製造するのが非常に困難であり、それは必要なマスキ
ングおよびエッチング工程が非常に精細なラインを作製
する必要があるからである。
のビットラインに接続された１つの電気的金属コンタク
トラインを有することはチップ上に比較的高い密度の金
属ラインがなければならないことを意味し、かつセルの
密度を増大することは金属ラインの密度を増大し、これ
は製造するのが非常に困難であり、それは必要なマスキ
ングおよびエッチング工程が非常に精細なラインを作製
する必要があるからである。
【００１０】さらに、上に述べた第２のアレイにおいて
は、セルをプログラミングするステップは製造プロセス
の早期に行なわれ、したがって、各々の必要とされる異
なるプログラミングに対して、プログラミングが知られ
た後に比較的大きな量の製造を依然として行なわなけれ
ばならずかつしたがってプログラミングが知られた後の
最終的な製品を作製するのに必要な時間は依然として比
較的多くなる。
は、セルをプログラミングするステップは製造プロセス
の早期に行なわれ、したがって、各々の必要とされる異
なるプログラミングに対して、プログラミングが知られ
た後に比較的大きな量の製造を依然として行なわなけれ
ばならずかつしたがってプログラミングが知られた後の
最終的な製品を作製するのに必要な時間は依然として比
較的多くなる。
【００１１】したがって、より密度の高いＲＯＭアレイ
を作製するために、データセルを読み出すのに必要な金
属コンタクトラインの数を低減しかつ必要なフィールド
酸化物の量を低減することが望ましい。
を作製するために、データセルを読み出すのに必要な金
属コンタクトラインの数を低減しかつ必要なフィールド
酸化物の量を低減することが望ましい。
【００１２】したがって、本発明は上に述べた従来技術
の問題を克服し、あるいは少なくとも低減するＲＯＭア
レイを提供することを目的とする。
の問題を克服し、あるいは少なくとも低減するＲＯＭア
レイを提供することを目的とする。
【００１３】
【課題を解決するための手段】このため、第１の態様で
は、本発明はシリコン基板上に形成されたＲＯＭアレイ
を提供し、該アレイは前記基板に形成された１つまたは
それ以上のアイソレーション領域によって境界づけられ
る単一のアクティブ領域に形成され、前記アレイは１つ
またはそれ以上のＲＯＭバンクから形成され、各ＲＯＭ
バンクは前記シリコン基板に形成された第１の導電型の
実質的に平行な領域から形成される複数のビットライ
ン、前記複数のビットラインの頭部上に、かつ実質的に
垂直に、配置された実質的に平行な導電層から形成され
る複数のワードラインを具備し、隣接ビットラインの隣
接部分はデータセルトランジスタのソースおよびドレイ
ン電極を形成し前記ワードラインの一部は前記ビットラ
インの隣接部分の間に延在して前記データセルトランジ
スタのゲート電極を形成し、前記ＲＯＭアレイはさらに
ドーパントの注入により隣接するデータセルトランジス
タの間に形成された、前記第１の導電型と反対の、第２
の導電型のアイソレーション領域を備え、かつ選択され
たデータセルトランジスタは該選択されたデータセルト
ランジスタのワードラインの下の隣接ビットラインの間
のチャネル領域にドーパントにより注入を行なうことに
よってプログラミングされる。
は、本発明はシリコン基板上に形成されたＲＯＭアレイ
を提供し、該アレイは前記基板に形成された１つまたは
それ以上のアイソレーション領域によって境界づけられ
る単一のアクティブ領域に形成され、前記アレイは１つ
またはそれ以上のＲＯＭバンクから形成され、各ＲＯＭ
バンクは前記シリコン基板に形成された第１の導電型の
実質的に平行な領域から形成される複数のビットライ
ン、前記複数のビットラインの頭部上に、かつ実質的に
垂直に、配置された実質的に平行な導電層から形成され
る複数のワードラインを具備し、隣接ビットラインの隣
接部分はデータセルトランジスタのソースおよびドレイ
ン電極を形成し前記ワードラインの一部は前記ビットラ
インの隣接部分の間に延在して前記データセルトランジ
スタのゲート電極を形成し、前記ＲＯＭアレイはさらに
ドーパントの注入により隣接するデータセルトランジス
タの間に形成された、前記第１の導電型と反対の、第２
の導電型のアイソレーション領域を備え、かつ選択され
たデータセルトランジスタは該選択されたデータセルト
ランジスタのワードラインの下の隣接ビットラインの間
のチャネル領域にドーパントにより注入を行なうことに
よってプログラミングされる。
【００１４】好ましくは、前記第１の導電型はＮ＋型で
あり、かつ前記第２の導電型はＰ＋型とされる。
あり、かつ前記第２の導電型はＰ＋型とされる。
【００１５】一実施形態では、前記複数のビットライン
は第１の組のビットラインおよび第２の組のビットライ
ンを含み、該第１の組のビットラインは第２の組のビッ
トラインと交互に位置し、かつ前記アレイはさらに少な
くとも１つの行のコンタクトを備え、前記第１の組のビ
ットラインの各々は、直接的にあるいは間接的に、それ
ぞれのコンタクトに結合され、かつ前記第２の組のビッ
トラインの各々は選択的に２つの隣接するコンタクトに
結合され、前記第１の組の隣接するビットラインが結合
されるコンタクトであり、第１および第２の選択ライン
が前記行のビットラインの上に、実質的にワードライン
と平行に、延在して１つのコンタクトから１つのビット
ライン、トランジスタセルおよび隣接ビットラインを介
して隣接コンタクトへの経路を選択することにより２つ
の隣接コンタクトの間の経路に読み出されるべきトラン
ジスタセルを選択的に結合する。
は第１の組のビットラインおよび第２の組のビットライ
ンを含み、該第１の組のビットラインは第２の組のビッ
トラインと交互に位置し、かつ前記アレイはさらに少な
くとも１つの行のコンタクトを備え、前記第１の組のビ
ットラインの各々は、直接的にあるいは間接的に、それ
ぞれのコンタクトに結合され、かつ前記第２の組のビッ
トラインの各々は選択的に２つの隣接するコンタクトに
結合され、前記第１の組の隣接するビットラインが結合
されるコンタクトであり、第１および第２の選択ライン
が前記行のビットラインの上に、実質的にワードライン
と平行に、延在して１つのコンタクトから１つのビット
ライン、トランジスタセルおよび隣接ビットラインを介
して隣接コンタクトへの経路を選択することにより２つ
の隣接コンタクトの間の経路に読み出されるべきトラン
ジスタセルを選択的に結合する。
【００１６】本発明の第２の態様によれば、複数対のビ
ットラインおよび複数のコンタクトを備えたＲＯＭアレ
イが提供され、それぞれの対の第１のビットラインはそ
れぞれのコンタクトに結合されかつ該それぞれの対の第
２のビットラインは選択的に、第１の選択ライン、前記
複数対のビットラインの上に実質的に垂直に延在しかつ
一対のビットラインの間および隣接対の隣接ビットライ
ンの間の双方にトランジスタセルを形成するワードライ
ン、および隣接対の隣接ビットラインに選択的に結合す
る第２の選択ラインにより、同じそれぞれのコンタクト
に選択的に結合され、特定の対の第１および第２のビッ
トラインの間に形成されたトランジスタセルは前記特定
の対の第２のビットラインがそれぞれのコンタクトに結
合されないように制御される第１の選択ラインによって
読み出すことができかつ第２の選択ラインは前記特定の
対の第２のビットラインが隣接対の第１のビットライン
に結合されるように制御され、かつ第１の対の第２のビ
ットラインおよび隣接対の第１のビットラインの間に形
成されたトランジスタセルは、前記第１の対の第２のビ
ットラインがそのそれぞれのコンタクトに結合されるよ
うに制御される第１の選択ラインによって読み出すこと
ができかつ前記第２の選択ラインは前記第１の対の前記
第２のビットラインが前記第２の選択ラインを介して隣
接対の第１のビットラインに結合されないように制御さ
れる。
ットラインおよび複数のコンタクトを備えたＲＯＭアレ
イが提供され、それぞれの対の第１のビットラインはそ
れぞれのコンタクトに結合されかつ該それぞれの対の第
２のビットラインは選択的に、第１の選択ライン、前記
複数対のビットラインの上に実質的に垂直に延在しかつ
一対のビットラインの間および隣接対の隣接ビットライ
ンの間の双方にトランジスタセルを形成するワードライ
ン、および隣接対の隣接ビットラインに選択的に結合す
る第２の選択ラインにより、同じそれぞれのコンタクト
に選択的に結合され、特定の対の第１および第２のビッ
トラインの間に形成されたトランジスタセルは前記特定
の対の第２のビットラインがそれぞれのコンタクトに結
合されないように制御される第１の選択ラインによって
読み出すことができかつ第２の選択ラインは前記特定の
対の第２のビットラインが隣接対の第１のビットライン
に結合されるように制御され、かつ第１の対の第２のビ
ットラインおよび隣接対の第１のビットラインの間に形
成されたトランジスタセルは、前記第１の対の第２のビ
ットラインがそのそれぞれのコンタクトに結合されるよ
うに制御される第１の選択ラインによって読み出すこと
ができかつ前記第２の選択ラインは前記第１の対の前記
第２のビットラインが前記第２の選択ラインを介して隣
接対の第１のビットラインに結合されないように制御さ
れる。
【００１７】第３の態様では、本発明は第１の組のビッ
トラインおよび第２の組のビットラインを含む少なくと
も１つの行のビットラインを備えたＲＯＭアレイを提供
し、前記第１の組のビットラインは前記第２の組のビッ
トラインと交互に配置され、かつ前記ＲＯＭアレイは少
なくとも１つの行のコンタクトを備え、前記第１の組の
ビットラインの各々は、直接的にまたは間接的に、それ
ぞれのコンタクトに結合され、かつ前記第２の組のビッ
トラインの各々は選択的に２つの隣接するコンタクトに
結合され、前記第１の組の隣接ビットラインが結合され
るコンタクトであり、ワードラインは前記行のビットラ
インの上に実質的に垂直に延在しかつ隣接ビットライン
の間にトランジスタセルを形成し、第１および第２の選
択ラインは前記ワードラインに実質的に平行に前記ビッ
トラインの行の上に延在し読み出されるべきトランジス
タセルを選択的に２つの隣接するコンタクトの間の経路
へと、１つのコンタクトから１つのビットライン、トラ
ンジスタセルおよび隣接ビットラインを介して隣接コン
タクトへの経路を選択することにより２つの隣接コンタ
クトの間の経路へと選択的に結合する。
トラインおよび第２の組のビットラインを含む少なくと
も１つの行のビットラインを備えたＲＯＭアレイを提供
し、前記第１の組のビットラインは前記第２の組のビッ
トラインと交互に配置され、かつ前記ＲＯＭアレイは少
なくとも１つの行のコンタクトを備え、前記第１の組の
ビットラインの各々は、直接的にまたは間接的に、それ
ぞれのコンタクトに結合され、かつ前記第２の組のビッ
トラインの各々は選択的に２つの隣接するコンタクトに
結合され、前記第１の組の隣接ビットラインが結合され
るコンタクトであり、ワードラインは前記行のビットラ
インの上に実質的に垂直に延在しかつ隣接ビットライン
の間にトランジスタセルを形成し、第１および第２の選
択ラインは前記ワードラインに実質的に平行に前記ビッ
トラインの行の上に延在し読み出されるべきトランジス
タセルを選択的に２つの隣接するコンタクトの間の経路
へと、１つのコンタクトから１つのビットライン、トラ
ンジスタセルおよび隣接ビットラインを介して隣接コン
タクトへの経路を選択することにより２つの隣接コンタ
クトの間の経路へと選択的に結合する。
【００１８】一実施形態によれば、前記第１の組のビッ
トラインは直接前記コンタクトに接続されかつ前記第２
の組のビットラインは選択的に、前記第２の組のビット
ラインの上に延在する第１の選択ラインおよび前記コン
タクトの行によって形成される選択トランジスタによっ
て前記コンタクトに選択的に結合され、前記第２の組の
各々のビットラインもまた前記第２の組のビットライン
および前記第１の組の隣接ビットラインの間に形成され
る選択トランジスタを介してその上に延在する第２の選
択ラインにより隣接するコンタクトに選択的に結合され
る。
トラインは直接前記コンタクトに接続されかつ前記第２
の組のビットラインは選択的に、前記第２の組のビット
ラインの上に延在する第１の選択ラインおよび前記コン
タクトの行によって形成される選択トランジスタによっ
て前記コンタクトに選択的に結合され、前記第２の組の
各々のビットラインもまた前記第２の組のビットライン
および前記第１の組の隣接ビットラインの間に形成され
る選択トランジスタを介してその上に延在する第２の選
択ラインにより隣接するコンタクトに選択的に結合され
る。
【００１９】別の実施形態によれば、第１の組のビット
ラインは選択的に前記第１の組のビットラインの上に延
在する第１の選択ラインおよび第１の行のコンタクトに
よって形成される選択トランジスタにより第１の行のコ
ンタクトに選択的に結合され、かつ第２の組のビットラ
インは選択的に前記第２の組のビットラインの上に延在
する第１の選択ラインおよび前記行のコンタクトにより
形成される選択トランジスタによって第１の行のコンタ
クトに結合され、前記アレイはさらに第２の行のコンタ
クトを備え前記第１および第２の行のコンタクトの内の
対応するコンタクトは選択的にいっしょに接続され、前
記第１の組のビットラインは選択的に前記第１の組のビ
ットラインの上に延在する第２の選択ラインおよび第２
の行のコンタクトによって形成される選択トランジスタ
によって第２の行の対応するコンタクトに結合され、か
つ前記第２の組のビットラインは選択的に前記第２の組
のビットラインの上に延在する第２の選択ラインによっ
て形成される選択トランジスタおよび第２の行のコンタ
クトによって対応するコンタクトに隣接する第２の行の
コンタクトに結合される。
ラインは選択的に前記第１の組のビットラインの上に延
在する第１の選択ラインおよび第１の行のコンタクトに
よって形成される選択トランジスタにより第１の行のコ
ンタクトに選択的に結合され、かつ第２の組のビットラ
インは選択的に前記第２の組のビットラインの上に延在
する第１の選択ラインおよび前記行のコンタクトにより
形成される選択トランジスタによって第１の行のコンタ
クトに結合され、前記アレイはさらに第２の行のコンタ
クトを備え前記第１および第２の行のコンタクトの内の
対応するコンタクトは選択的にいっしょに接続され、前
記第１の組のビットラインは選択的に前記第１の組のビ
ットラインの上に延在する第２の選択ラインおよび第２
の行のコンタクトによって形成される選択トランジスタ
によって第２の行の対応するコンタクトに結合され、か
つ前記第２の組のビットラインは選択的に前記第２の組
のビットラインの上に延在する第２の選択ラインによっ
て形成される選択トランジスタおよび第２の行のコンタ
クトによって対応するコンタクトに隣接する第２の行の
コンタクトに結合される。
【００２０】本発明の第４の態様によれば、シリコン基
板上にＲＯＭアレイを製造する方法が提供され、該方法
は、シリコン基板を提供しかつその中に前記基板上の他
のアクティブ領域から隔離された少なくとも１つのアク
ティブ領域を作製する段階、前記基板に第１の導電型の
複数の実質的に平行なビットラインを前記複数のビット
ラインを規定する前記アクティブ領域上にフォトマスク
を形成しかつ該マイクを通して比較的高い濃度でドーパ
ントを前記基板に注入することによって形成する段階、
前記複数のビットラインの頭部上にかつ実質的に垂直に
複数の実質的に平行なワードラインを、酸化物材料の層
を成長させ、該酸化物材料の上に多結晶シリコンの層を
被着し、該多結晶シリコンを必要な導電率までドーピン
グしかつ次に前記多結晶シリコンをエッチングしてワー
ドラインを規定することにより、形成する段階、前記ビ
ットラインおよびワードラインの間に、ドーパントをそ
れがワードラインを形成する多結晶シリコンを通過でき
ないように低いエネルギでかつそれがビットラインを形
成するドーパントのより高い濃度に影響を与えないよう
に比較的低い濃度のドーパントを注入することにより、
アイソレーション領域を形成する段階、前記ＲＯＭアレ
イに選択されたトランジスタを、選択されたトランジス
タのワードラインの領域を規定するフォトレジストマス
クを形成し、かつ選択されないトランジスタのチャネル
領域の導電率と異なる所定の導電率を有する選択された
トランジスタのチャネル領域を作製するように前記規定
された領域の多結晶シリコンを通ってドーパントを注入
することにより、選択されたトランジスタをプログラミ
ングする段階、そして前記アレイ上にコンタクトおよび
パッシベイション層を形成する段階、を具備する。
板上にＲＯＭアレイを製造する方法が提供され、該方法
は、シリコン基板を提供しかつその中に前記基板上の他
のアクティブ領域から隔離された少なくとも１つのアク
ティブ領域を作製する段階、前記基板に第１の導電型の
複数の実質的に平行なビットラインを前記複数のビット
ラインを規定する前記アクティブ領域上にフォトマスク
を形成しかつ該マイクを通して比較的高い濃度でドーパ
ントを前記基板に注入することによって形成する段階、
前記複数のビットラインの頭部上にかつ実質的に垂直に
複数の実質的に平行なワードラインを、酸化物材料の層
を成長させ、該酸化物材料の上に多結晶シリコンの層を
被着し、該多結晶シリコンを必要な導電率までドーピン
グしかつ次に前記多結晶シリコンをエッチングしてワー
ドラインを規定することにより、形成する段階、前記ビ
ットラインおよびワードラインの間に、ドーパントをそ
れがワードラインを形成する多結晶シリコンを通過でき
ないように低いエネルギでかつそれがビットラインを形
成するドーパントのより高い濃度に影響を与えないよう
に比較的低い濃度のドーパントを注入することにより、
アイソレーション領域を形成する段階、前記ＲＯＭアレ
イに選択されたトランジスタを、選択されたトランジス
タのワードラインの領域を規定するフォトレジストマス
クを形成し、かつ選択されないトランジスタのチャネル
領域の導電率と異なる所定の導電率を有する選択された
トランジスタのチャネル領域を作製するように前記規定
された領域の多結晶シリコンを通ってドーパントを注入
することにより、選択されたトランジスタをプログラミ
ングする段階、そして前記アレイ上にコンタクトおよび
パッシベイション層を形成する段階、を具備する。
【００２１】好ましい実施形態では、前記複数のワード
ラインを形成する段階は始めに前記酸化物材料の上に多
結晶シリコンの第１の層を被着し、次に前記ＲＯＭアレ
イを含むアクティブ領域の外側の前記シリコン基板上に
他の所望の電子回路を製造しかつ次に、必要な導電率ま
でドーピングする前に、多結晶シリコンの前記第１の層
の頭部上に多結晶シリコンの第２の層を被着する段階を
備えている。
ラインを形成する段階は始めに前記酸化物材料の上に多
結晶シリコンの第１の層を被着し、次に前記ＲＯＭアレ
イを含むアクティブ領域の外側の前記シリコン基板上に
他の所望の電子回路を製造しかつ次に、必要な導電率ま
でドーピングする前に、多結晶シリコンの前記第１の層
の頭部上に多結晶シリコンの第２の層を被着する段階を
備えている。
【００２２】好ましくは、選択されたトランジスタをプ
ログラミングする段階の前に、必要に応じて前記基板上
に他のモジュールを製造する段階を行うことができる。
ログラミングする段階の前に、必要に応じて前記基板上
に他のモジュールを製造する段階を行うことができる。
【００２３】１実施形態では、選択されたトランジスタ
をプログラミングする段階は前記アレイにアイソレーシ
ョン領域を形成するように前記アレイにおける不所望の
トランジスタをドーピングする段階を含む。
をプログラミングする段階は前記アレイにアイソレーシ
ョン領域を形成するように前記アレイにおける不所望の
トランジスタをドーピングする段階を含む。
【００２４】
【発明の実施の形態】次に本発明の実施形態につき図面
を参照して、実例により、より詳細に説明する。図１に
示されるように、本発明の１実施形態に係わるＲＯＭア
レイ５はＲＯＭセルの２つのバンク６および７を含む。
各バンクは、各々それぞれの導電性金属ライン（図示せ
ず）への電気的コンタクトを生成する、１つの行（ｒｏ
ｗ）のコンタクト９−１〜９−４によって分離されてい
る。任意の数のそのようなバンクをアレイに配置できる
ことを理解すべきである。このアレイ５は、フィールド
酸化物の領域によって他のアクティブ領域から分離され
た（ｉｓｏｌａｔｅｄ）、シリコンの単一片のアクティ
ブ領域内に規定される。
を参照して、実例により、より詳細に説明する。図１に
示されるように、本発明の１実施形態に係わるＲＯＭア
レイ５はＲＯＭセルの２つのバンク６および７を含む。
各バンクは、各々それぞれの導電性金属ライン（図示せ
ず）への電気的コンタクトを生成する、１つの行（ｒｏ
ｗ）のコンタクト９−１〜９−４によって分離されてい
る。任意の数のそのようなバンクをアレイに配置できる
ことを理解すべきである。このアレイ５は、フィールド
酸化物の領域によって他のアクティブ領域から分離され
た（ｉｓｏｌａｔｅｄ）、シリコンの単一片のアクティ
ブ領域内に規定される。
【００２５】図１に示されるアレイにおける第１のバン
ク６を参照すると、該バンク６は複数対の実質的に平行
な連続したＮ＋拡散ライン１−１および１−２，２−１
および２−２，３−１および３−２，４−１および４−
２を備えている。これらの列（ｃｏｌｕｍｎｓ）のＮ＋
拡散ラインはＲＯＭアレイのビットラインを形成してい
る。もちろん、示されたビットラインに平行に同様にし
てより多くのビットラインを加えることが可能なことは
理解されるであろう。これらのビットラインに垂直に上
部および下部の組の行のワードライン１５−１および１
５−２，１６−１および１６−２が走っており、これら
は多結晶シリコンで形成される。上部および下部の組の
行は左イネーブル選択ライン（ｌｅｆｔ−ｅｎａｂｌｅ
ｓｅｌｅｃｔ ｌｉｎｅ）１１によって分離されてい
る。上部の組および下部の組におけるワードラインの行
の数は外部論理設計（図示せず）に応じて８または１６
とすることができる。左イネーブル選択ラインに加え
て、右イネーブル選択ライン１２−１および１２−２が
設けられ、これらは左イネーブル選択ライン１１と共に
ビットラインの左側または右側におけるＲＯＭセルを選
択するために選択トランジスタ３１，３２−１および３
２−２を備えたスイッチング機構を形成する。左イネー
ブル選択ラインおよび右イネーブル選択ラインの双方は
また多結晶シリコンで形成される。
ク６を参照すると、該バンク６は複数対の実質的に平行
な連続したＮ＋拡散ライン１−１および１−２，２−１
および２−２，３−１および３−２，４−１および４−
２を備えている。これらの列（ｃｏｌｕｍｎｓ）のＮ＋
拡散ラインはＲＯＭアレイのビットラインを形成してい
る。もちろん、示されたビットラインに平行に同様にし
てより多くのビットラインを加えることが可能なことは
理解されるであろう。これらのビットラインに垂直に上
部および下部の組の行のワードライン１５−１および１
５−２，１６−１および１６−２が走っており、これら
は多結晶シリコンで形成される。上部および下部の組の
行は左イネーブル選択ライン（ｌｅｆｔ−ｅｎａｂｌｅ
ｓｅｌｅｃｔ ｌｉｎｅ）１１によって分離されてい
る。上部の組および下部の組におけるワードラインの行
の数は外部論理設計（図示せず）に応じて８または１６
とすることができる。左イネーブル選択ラインに加え
て、右イネーブル選択ライン１２−１および１２−２が
設けられ、これらは左イネーブル選択ライン１１と共に
ビットラインの左側または右側におけるＲＯＭセルを選
択するために選択トランジスタ３１，３２−１および３
２−２を備えたスイッチング機構を形成する。左イネー
ブル選択ラインおよび右イネーブル選択ラインの双方は
また多結晶シリコンで形成される。
【００２６】下側バンク７においては、左選択ライン２
１、右選択ライン２２−１および２２−２、および上部
および下部の組の行のワードライン２５−１および２５
−２，２６−１および２６−２が示されている。この下
側バンク７においては、各対の左側ビットライン１−
１，２−１，３−１および４−１が中央および下側行の
コンタクト９−１，９−２，９−３および９−４の間に
接続されかつ右側ビットライン１−３，２−３，３−３
および４−３はそれらに平行して配置されているが、そ
れぞれのコンタクトに直接接続されていない。
１、右選択ライン２２−１および２２−２、および上部
および下部の組の行のワードライン２５−１および２５
−２，２６−１および２６−２が示されている。この下
側バンク７においては、各対の左側ビットライン１−
１，２−１，３−１および４−１が中央および下側行の
コンタクト９−１，９−２，９−３および９−４の間に
接続されかつ右側ビットライン１−３，２−３，３−３
および４−３はそれらに平行して配置されているが、そ
れぞれのコンタクトに直接接続されていない。
【００２７】前記アレイ全体は単一のアクティブ領域内
に構築されるから、アイソレーションのためのフィール
ド酸化物はない。ビットラインの間の必要なアイソレー
ションを形成するために、必要なことはＮ＋ビットライ
ンに対する反対導電型のドーパント、例えば、ホウ素
（Ｂｏｒｏｎ）がアレイに注入されることのみである。
これは多結晶シリコンワードラインおよび左イネーブル
および右イネーブル選択ラインが製造された後にアクテ
ィブ領域全体を開くフォトレジストの層を提供すること
によって行うことができる。次にホウ素が前記アレイへ
と３０〜４０ｋｅＶの比較的低いエネルギおよび４×１
０１２ｃｍ−２〜６×１０１２ｃｍ−２の比較的低いド
ーズ量で注入される。このエネルギにより、基板をおお
う多結晶シリコンのない領域のみがドーパントを受け、
それはエネルギがホウ素イオンが多結晶シリコンを貫通
するには不十分なためである。さらに、前記Ｎ＋ビット
ラインは通常１×１０１５ｃｍ−２〜５×１０１５ｃｍ
−２のドーズ量のヒ素（Ａｒｓｅｎｉｃ）で注入される
から、有効なホウ素ドーパントは前記Ｎ＋ビットライン
の間および多結晶ラインの間に制限されて、領域４３の
ような、アイソレーションを形成する。従って、ワード
およびビットラインの製造の後に注入されるドーパント
を使用してビットおよびワードラインの間にアイソレー
ションを作製することにより、ワードおよびビットライ
ンは、フィールド酸化物がそのようなアイソレーション
のために必要とされた、従来技術の場合よりも高密度で
配列することができる。
に構築されるから、アイソレーションのためのフィール
ド酸化物はない。ビットラインの間の必要なアイソレー
ションを形成するために、必要なことはＮ＋ビットライ
ンに対する反対導電型のドーパント、例えば、ホウ素
（Ｂｏｒｏｎ）がアレイに注入されることのみである。
これは多結晶シリコンワードラインおよび左イネーブル
および右イネーブル選択ラインが製造された後にアクテ
ィブ領域全体を開くフォトレジストの層を提供すること
によって行うことができる。次にホウ素が前記アレイへ
と３０〜４０ｋｅＶの比較的低いエネルギおよび４×１
０１２ｃｍ−２〜６×１０１２ｃｍ−２の比較的低いド
ーズ量で注入される。このエネルギにより、基板をおお
う多結晶シリコンのない領域のみがドーパントを受け、
それはエネルギがホウ素イオンが多結晶シリコンを貫通
するには不十分なためである。さらに、前記Ｎ＋ビット
ラインは通常１×１０１５ｃｍ−２〜５×１０１５ｃｍ
−２のドーズ量のヒ素（Ａｒｓｅｎｉｃ）で注入される
から、有効なホウ素ドーパントは前記Ｎ＋ビットライン
の間および多結晶ラインの間に制限されて、領域４３の
ような、アイソレーションを形成する。従って、ワード
およびビットラインの製造の後に注入されるドーパント
を使用してビットおよびワードラインの間にアイソレー
ションを作製することにより、ワードおよびビットライ
ンは、フィールド酸化物がそのようなアイソレーション
のために必要とされた、従来技術の場合よりも高密度で
配列することができる。
【００２８】４０のようなＲＯＭセルトランジスタは、
誘電体（図示せず）の上にかつビットラインに垂直に走
る多結晶シリコンのワードライン１５−１と共に、２つ
のＮ＋ビットライン１−１および１−２の間に形成され
る。ＲＯＭコードを、４１のような、セルに、例えば、
プログラムされるべきセル４１へのウインドウを開くフ
ォトレジストの層によってプログラムすることができ
る。ホウ素のような、Ｎ＋ビットラインに対し反対型の
ドーパントを、４２で示されるように、１×１０１４ｃ
ｍ−２〜２×１０１４ｃｍ−２の比較的高いドーズ量と
共に１６０〜１９０ｋｅＶの比較的高いエネルギを使用
して多結晶シリコンのワードライン１５−１を通ってト
ランジスタセルに注入することができる。このプログラ
ミングステップはトランジスタセルのゲートをドーピン
グしてそのしきい値電圧を増大することを含むから、必
要とされない左イネーブル選択ラインおよび右イネーブ
ル選択ラインによって形成されるトランジスタセルもま
たＲＯＭコードのプログラミングステップと同時にドー
ピングによって「プログラムされる」ことにより注入領
域１０をもつことになり、動作の間の望ましくない電流
リーケージを避ける。
誘電体（図示せず）の上にかつビットラインに垂直に走
る多結晶シリコンのワードライン１５−１と共に、２つ
のＮ＋ビットライン１−１および１−２の間に形成され
る。ＲＯＭコードを、４１のような、セルに、例えば、
プログラムされるべきセル４１へのウインドウを開くフ
ォトレジストの層によってプログラムすることができ
る。ホウ素のような、Ｎ＋ビットラインに対し反対型の
ドーパントを、４２で示されるように、１×１０１４ｃ
ｍ−２〜２×１０１４ｃｍ−２の比較的高いドーズ量と
共に１６０〜１９０ｋｅＶの比較的高いエネルギを使用
して多結晶シリコンのワードライン１５−１を通ってト
ランジスタセルに注入することができる。このプログラ
ミングステップはトランジスタセルのゲートをドーピン
グしてそのしきい値電圧を増大することを含むから、必
要とされない左イネーブル選択ラインおよび右イネーブ
ル選択ラインによって形成されるトランジスタセルもま
たＲＯＭコードのプログラミングステップと同時にドー
ピングによって「プログラムされる」ことにより注入領
域１０をもつことになり、動作の間の望ましくない電流
リーケージを避ける。
【００２９】セルを読み出す前に、ビットラインがプリ
チャージされる。セル４０を読み出すために、ワードラ
イン１５−１はハイにされ、一方他のワードラインはロ
ーに保たれる。ビットライン１−２を参照すると、セル
４０はこのビットラインの左側にある。従って、左イネ
ーブル選択ライン１１がターンオンされ、一方右イネー
ブル選択ライン１２−１および１２−２はオフに保たれ
る。コンタクト９−１を接続する導電性金属ラインは次
にセンスアンプ（図示せず）に結合されかつコンタクト
９−２に接続する金属ラインはグランドに接続され、一
方他の金属ラインはフローティングとなる。もしセルが
プログラムされていなければ、電流はコンタクト９−１
から、ビットライン１−１を通り、セル４０を通り、ビ
ットライン１−２を通り、選択トランジスタ３１を通過
し、ビットライン２−１を通ってコンタクト９−２に戻
って流れることになる。もしセルがプログラムされてい
れば、センスアンプによって電流は検出されない。
チャージされる。セル４０を読み出すために、ワードラ
イン１５−１はハイにされ、一方他のワードラインはロ
ーに保たれる。ビットライン１−２を参照すると、セル
４０はこのビットラインの左側にある。従って、左イネ
ーブル選択ライン１１がターンオンされ、一方右イネー
ブル選択ライン１２−１および１２−２はオフに保たれ
る。コンタクト９−１を接続する導電性金属ラインは次
にセンスアンプ（図示せず）に結合されかつコンタクト
９−２に接続する金属ラインはグランドに接続され、一
方他の金属ラインはフローティングとなる。もしセルが
プログラムされていなければ、電流はコンタクト９−１
から、ビットライン１−１を通り、セル４０を通り、ビ
ットライン１−２を通り、選択トランジスタ３１を通過
し、ビットライン２−１を通ってコンタクト９−２に戻
って流れることになる。もしセルがプログラムされてい
れば、センスアンプによって電流は検出されない。
【００３０】同様に、セル４１を読み出すためには、ワ
ードライン１５−１はハイにされ、一方他のワードライ
ンはローに保たれる。右イネーブル選択ライン１２−１
および１２−２は次にターンオンされる。コンタクト９
−１に接続する導電性金属ラインはセンスアンプ回路に
スイッチングされる。コンタクト９−２に接続する金属
ラインはグランドに接続され、一方他の金属ラインはフ
ローティングに保たれる。もしセルがプログラムされて
いなければ、電流はコンタクト９−１から、選択トラン
ジスタ３２−１を通り、ビットライン１−２を通り、セ
ル４１を通り、ビットライン２−１を通ってコンタクト
９−２に戻って流れることになる。もしセルがプログラ
ムされていれば、センスアンプによって何らの電流も検
出されない。
ードライン１５−１はハイにされ、一方他のワードライ
ンはローに保たれる。右イネーブル選択ライン１２−１
および１２−２は次にターンオンされる。コンタクト９
−１に接続する導電性金属ラインはセンスアンプ回路に
スイッチングされる。コンタクト９−２に接続する金属
ラインはグランドに接続され、一方他の金属ラインはフ
ローティングに保たれる。もしセルがプログラムされて
いなければ、電流はコンタクト９−１から、選択トラン
ジスタ３２−１を通り、ビットライン１−２を通り、セ
ル４１を通り、ビットライン２−１を通ってコンタクト
９−２に戻って流れることになる。もしセルがプログラ
ムされていれば、センスアンプによって何らの電流も検
出されない。
【００３１】上に述べた設計により、それぞれの２つの
ビットラインに対し１つの金属ラインのみが必要とさ
れ、従ってＲＯＭアレイは各ビットラインに対し１つの
金属ラインが要求された従来技術におけるよりも高密度
に作ることが可能なことが明らかであろう。
ビットラインに対し１つの金属ラインのみが必要とさ
れ、従ってＲＯＭアレイは各ビットラインに対し１つの
金属ラインが要求された従来技術におけるよりも高密度
に作ることが可能なことが明らかであろう。
【００３２】この発明の１実施形態に係わる密集した
（ｃｏｍｐａｃｔ）ＲＯＭを製造するプロセスにつき説
明する。図２〜図１０は以下にさらに説明する、この処
理工程の概略図を示す。
（ｃｏｍｐａｃｔ）ＲＯＭを製造するプロセスにつき説
明する。図２〜図１０は以下にさらに説明する、この処
理工程の概略図を示す。
【００３３】まず図２を参照すると、処理はＰ型シリコ
ン基板１６０によってスタートする。厚さ３００〜４０
０オングストローム（Ａ゜）のパッド酸化物（ｐａｄ
ｏｘｉｄｅ）１３０の層が基板上に成長され、引き続き
厚さ１５００〜１６００オングストロームの窒化シリコ
ンの層１３５が成長される。よく知られたフォトリソグ
ラフおよびエッチング技術が使用されてフォトレジスト
２００を備えたアクティブ領域を規定しかつフィールド
酸化物が成長されるべき領域において窒化シリコンを除
去する。ＲＯＭアレイ内にはフィールド酸化物がないか
ら、アクティブ領域はそれを囲むフィールド酸化物を備
えた単一片の領域である。フィールド酸化物１７０が成
長された後に、窒化シリコン１３５、ならびにパッド酸
化物１３０が除去される。
ン基板１６０によってスタートする。厚さ３００〜４０
０オングストローム（Ａ゜）のパッド酸化物（ｐａｄ
ｏｘｉｄｅ）１３０の層が基板上に成長され、引き続き
厚さ１５００〜１６００オングストロームの窒化シリコ
ンの層１３５が成長される。よく知られたフォトリソグ
ラフおよびエッチング技術が使用されてフォトレジスト
２００を備えたアクティブ領域を規定しかつフィールド
酸化物が成長されるべき領域において窒化シリコンを除
去する。ＲＯＭアレイ内にはフィールド酸化物がないか
ら、アクティブ領域はそれを囲むフィールド酸化物を備
えた単一片の領域である。フィールド酸化物１７０が成
長された後に、窒化シリコン１３５、ならびにパッド酸
化物１３０が除去される。
【００３４】図３に示されるように、適切にエッチング
されたフォトレジスト２００を使用して、Ｎ＋ビットラ
インのフォトレジストマスクが形成されビットライン１
０１−１〜１０４−３を規定する。ヒ素のようなドーパ
ントを１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２の
ドーズ量で次に犠牲的酸化物１３１を通して基板に注入
しビットラインを形成する。アクティブ領域の単一片内
におけるアレイに任意の数のビットラインを加えること
が可能なことも理解されるであろう。ビットライン１０
１−１に沿った断面を示す、図４に示されるように、ア
クティブ領域はＲＯＭアレイ全体およびビットライン、
例えば１０１−１、に対して開かれており第１のバンク
から最後のバンクまで連続して走っている。ビットライ
ンを形成した後、フォトレジスト２００がはがされある
いは取り除かれ（ｓｔｒｉｐｐｅｄ）かつ犠牲的酸化物
１３１が除去される。
されたフォトレジスト２００を使用して、Ｎ＋ビットラ
インのフォトレジストマスクが形成されビットライン１
０１−１〜１０４−３を規定する。ヒ素のようなドーパ
ントを１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２の
ドーズ量で次に犠牲的酸化物１３１を通して基板に注入
しビットラインを形成する。アクティブ領域の単一片内
におけるアレイに任意の数のビットラインを加えること
が可能なことも理解されるであろう。ビットライン１０
１−１に沿った断面を示す、図４に示されるように、ア
クティブ領域はＲＯＭアレイ全体およびビットライン、
例えば１０１−１、に対して開かれており第１のバンク
から最後のバンクまで連続して走っている。ビットライ
ンを形成した後、フォトレジスト２００がはがされある
いは取り除かれ（ｓｔｒｉｐｐｅｄ）かつ犠牲的酸化物
１３１が除去される。
【００３５】前記アクティブ領域は大きいから、ゲート
酸化物の成長の前のウエーハクリーニングが欠陥を避け
るために望ましい。さらに、ゲート酸化物を保護するよ
うにゲート酸化物が成長されるや否や多結晶シリコンが
被着されるべきである。図５に示されるように、厚さ１
００〜２５０オングストロームのゲート酸化物１５０が
ビットライン１０１−１〜１０４−３の上に成長され
る。厚さ５００〜８００オングストロームの多結晶シリ
コン１２６−１１の薄い層が次に被着される。ＲＯＭお
よびＳＲＡＭを共に組み込んだマイクロコントローラに
おいて使用する場合、埋込みコンタクトパターンのよう
な付加的なモジュールおよびエッチング工程がこの時点
で行われる。付加的なモジュールを完成した後、厚さ３
２００〜３５００オングストロームの多結晶シリコン１
２６−１２の第２の層が図６に示されるように被着され
る（ｄｅｐｏｓｉｔｅｄ）。次に多結晶シリコンがよく
知られた方法で、例えば、ＰＯＣ１３によりあるいはヒ
素のようなドーパントによって注入することにより必要
とされる抵抗率までドーピングされる。フォトリソグラ
フおよびエッチング工程が行われてＮ＋ビットラインに
実質的に直角に走るワードライン、左イネーブル選択ラ
インおよび右イネーブル選択ラインを規定する。次にフ
ォトレジストが取り除かれる。
酸化物の成長の前のウエーハクリーニングが欠陥を避け
るために望ましい。さらに、ゲート酸化物を保護するよ
うにゲート酸化物が成長されるや否や多結晶シリコンが
被着されるべきである。図５に示されるように、厚さ１
００〜２５０オングストロームのゲート酸化物１５０が
ビットライン１０１−１〜１０４−３の上に成長され
る。厚さ５００〜８００オングストロームの多結晶シリ
コン１２６−１１の薄い層が次に被着される。ＲＯＭお
よびＳＲＡＭを共に組み込んだマイクロコントローラに
おいて使用する場合、埋込みコンタクトパターンのよう
な付加的なモジュールおよびエッチング工程がこの時点
で行われる。付加的なモジュールを完成した後、厚さ３
２００〜３５００オングストロームの多結晶シリコン１
２６−１２の第２の層が図６に示されるように被着され
る（ｄｅｐｏｓｉｔｅｄ）。次に多結晶シリコンがよく
知られた方法で、例えば、ＰＯＣ１３によりあるいはヒ
素のようなドーパントによって注入することにより必要
とされる抵抗率までドーピングされる。フォトリソグラ
フおよびエッチング工程が行われてＮ＋ビットラインに
実質的に直角に走るワードライン、左イネーブル選択ラ
インおよび右イネーブル選択ラインを規定する。次にフ
ォトレジストが取り除かれる。
【００３６】Ｎ＋ビットラインを分離するためのフィー
ルド酸化物がないから、次にアイソレーションマスクが
形成されこれはアクティブ領域におけるＲＯＭアレイ全
体の上のフォトレジストを開く。ホウ素のような、ドー
パントが４×１０１２ｃｍ−２〜６×１０１２ｃｍ−２
のドーズ量および３０〜４０ｋｅＶのエネルギで注入さ
れる。このエネルギによれば、ホウ素は３７００〜４３
００オングストロームの厚さを有するアレイにおける多
結晶シリコンワードラインを通過することはできない。
従って、多結晶ラインの間の基板のみが図７に示される
ようにドーパントを受ける。Ｎ＋ビットラインは１×１
０１５ｃｍ−２〜５×１０１５ｃｍ−２のドーズ量を有
するから、有効なホウ素はＮ＋ビットラインの間の基板
領域に留まっている。次にフォトレジストが除去され
る。
ルド酸化物がないから、次にアイソレーションマスクが
形成されこれはアクティブ領域におけるＲＯＭアレイ全
体の上のフォトレジストを開く。ホウ素のような、ドー
パントが４×１０１２ｃｍ−２〜６×１０１２ｃｍ−２
のドーズ量および３０〜４０ｋｅＶのエネルギで注入さ
れる。このエネルギによれば、ホウ素は３７００〜４３
００オングストロームの厚さを有するアレイにおける多
結晶シリコンワードラインを通過することはできない。
従って、多結晶ラインの間の基板のみが図７に示される
ようにドーパントを受ける。Ｎ＋ビットラインは１×１
０１５ｃｍ−２〜５×１０１５ｃｍ−２のドーズ量を有
するから、有効なホウ素はＮ＋ビットラインの間の基板
領域に留まっている。次にフォトレジストが除去され
る。
【００３７】次にＮ＋およびＰ＋ソースおよびドレイン
領域を規定するために引き続くマスクが形成される。し
かしながら、ＲＯＭアレイ全体に伝統的なトランジスタ
がないから、これらの層は周辺回路における伝統的なト
ランジスタのためにのみ使用される。
領域を規定するために引き続くマスクが形成される。し
かしながら、ＲＯＭアレイ全体に伝統的なトランジスタ
がないから、これらの層は周辺回路における伝統的なト
ランジスタのためにのみ使用される。
【００３８】次に図８を参照すると、ＲＯＭパターンマ
スクが形成されこれはアレイにおけるコードをプログラ
ムする。プログラミングは、例えば、プログラムされる
べきセルへとフォトレジストにおいてウインドウを開く
ことにより行うことができる。ホウ素のようなドーパン
トが１×１０１４ｃｍ−２〜２×１０１４ｃｍ−２のド
ーズ量で６０〜１９０ｋｅＶのエネルギを使用して多結
晶シリコンを通りトランジスタセル１４１，１４３，１
４５および１４７へと注入することができる。これはプ
ログラムされたセルのしきい値電圧を５〜６Ｖのような
高い状態にする。（図１に示されるような）使用されな
いトランジスタもまたその中に注入領域１０を形成する
ことによりコードプログラミング用マスクを使用して同
時にターンオフされる。プログラムされないセルは０．
７〜０．８Ｖのような低い状態で留まっている。次にフ
ォトレジストが除去される。
スクが形成されこれはアレイにおけるコードをプログラ
ムする。プログラミングは、例えば、プログラムされる
べきセルへとフォトレジストにおいてウインドウを開く
ことにより行うことができる。ホウ素のようなドーパン
トが１×１０１４ｃｍ−２〜２×１０１４ｃｍ−２のド
ーズ量で６０〜１９０ｋｅＶのエネルギを使用して多結
晶シリコンを通りトランジスタセル１４１，１４３，１
４５および１４７へと注入することができる。これはプ
ログラムされたセルのしきい値電圧を５〜６Ｖのような
高い状態にする。（図１に示されるような）使用されな
いトランジスタもまたその中に注入領域１０を形成する
ことによりコードプログラミング用マスクを使用して同
時にターンオフされる。プログラムされないセルは０．
７〜０．８Ｖのような低い状態で留まっている。次にフ
ォトレジストが除去される。
【００３９】その後、よく知られた技術を使用してガラ
スの層１８０を形成しかつ該ガラスに電気的コンタクト
を開くことにより平坦化（ｐｌａｎａｒｉｚａｔｉｏ
ｎ）が行われる。導電性金属の層１９０が次に形成され
かつ図９に示されるようにパターニングされる。これら
の金属ラインはＮ＋ビットラインと平行に走っている。
図１０に示されるように、前記金属およびＮ＋ビットラ
インの間の電気的コンタクトは各々のバンクの端部に形
成され該バンクはワードライン１２５−１〜１２５−２
および１２６−１〜１２６−２、左イネ−ブル選択ライ
ン１２１および右イネーブル選択ライン１２２−１およ
び１２２−２から構成されている。最後に、よく知られ
た方法でパッシベイション層（図示せず）が形成され
る。
スの層１８０を形成しかつ該ガラスに電気的コンタクト
を開くことにより平坦化（ｐｌａｎａｒｉｚａｔｉｏ
ｎ）が行われる。導電性金属の層１９０が次に形成され
かつ図９に示されるようにパターニングされる。これら
の金属ラインはＮ＋ビットラインと平行に走っている。
図１０に示されるように、前記金属およびＮ＋ビットラ
インの間の電気的コンタクトは各々のバンクの端部に形
成され該バンクはワードライン１２５−１〜１２５−２
および１２６−１〜１２６−２、左イネ−ブル選択ライ
ン１２１および右イネーブル選択ライン１２２−１およ
び１２２−２から構成されている。最後に、よく知られ
た方法でパッシベイション層（図示せず）が形成され
る。
【００４０】次に図１１に移ると、本発明の別の実施形
態に係わるメモリアレイのレイアウトが概略的に示され
ており、ここでは図１のものと同じ要素は同じ参照数字
を有している。図から明らかなように、この実施形態に
おいては、３つのコンタクト９−１，９−２および９−
３のみが第１の行のコンタクトに示されておりかつビッ
トライン１−１，２−１および３−１は直接それぞれの
コンタクトに接続されてはいない。さらに、第２の行の
コンタクト（図面の中央）におけるコンタクト９−１，
９−２，９−３および９−４は頭部および底部行のコン
タクトにおけるコンタクトに対して１つのビットライン
だけ「オフセット」されている。もちろん、図１の実施
形態と同様に、各行におけるコンタクト９−１は、コン
タクト９−２その他と同様に、いっしょに電気的に接続
されている。コンタクト９−１，９−２，９−３その他
の各々はそれぞれ金属ライン８−１，８−２，８−３そ
の他に接続されている。
態に係わるメモリアレイのレイアウトが概略的に示され
ており、ここでは図１のものと同じ要素は同じ参照数字
を有している。図から明らかなように、この実施形態に
おいては、３つのコンタクト９−１，９−２および９−
３のみが第１の行のコンタクトに示されておりかつビッ
トライン１−１，２−１および３−１は直接それぞれの
コンタクトに接続されてはいない。さらに、第２の行の
コンタクト（図面の中央）におけるコンタクト９−１，
９−２，９−３および９−４は頭部および底部行のコン
タクトにおけるコンタクトに対して１つのビットライン
だけ「オフセット」されている。もちろん、図１の実施
形態と同様に、各行におけるコンタクト９−１は、コン
タクト９−２その他と同様に、いっしょに電気的に接続
されている。コンタクト９−１，９−２，９−３その他
の各々はそれぞれ金属ライン８−１，８−２，８−３そ
の他に接続されている。
【００４１】従って、交互のビットライン１−２，２−
２および２−３は、頭部行における、それぞれのコンタ
クト９−１，９−２および９−３に隣接して配置されて
いるが、中央行におけるコンタクト９−２，９−３およ
び９−４に隣接している。右選択ライン１２はビットラ
インおよび頭部行のコンタクトの上に延在しかつ左選択
ライン１１はビットラインおよび中央行のコンタクトの
上に延在し、それらの間に選択トランジスタを形成して
いる。例えば、トランジスタセル４０を読み出すために
は、ワードライン１５はハイにされる。ビットライン１
−２を参照すると、セル４０はこのビットラインの左側
上にある。従って、左イネーブル選択ライン１１がター
ンオンされ、一方右イネーブル選択ライン１２がオフに
保たれる。コンタクト９−１に接続する導電性金属ライ
ンが次にセンスアンプ（図示せず）に接続されかつコン
タクト９−２に接続する金属ラインがグランドに接続さ
れ、一方他の金属ラインはフローティングである。もし
セルがプログラムされていなければ、電流は中央行のコ
ンタクトにおけるコンタクト９０１から、左選択ライン
１１および中央行のコンタクトにおけるコンタクト９−
１によって形成される選択トランジスタを通り、ビット
ライン１−１を通り、セル４０を通り、ビットライン１
−２を通り、選択ライン１１および中央行のコンタクト
のコンタクト９−２によって形成される選択トランジス
タを通り、コンタクト９−２へと戻るように流れる。も
しセルがプログラムされていれば、センスアンプによっ
て何らの電流も検出されない。
２および２−３は、頭部行における、それぞれのコンタ
クト９−１，９−２および９−３に隣接して配置されて
いるが、中央行におけるコンタクト９−２，９−３およ
び９−４に隣接している。右選択ライン１２はビットラ
インおよび頭部行のコンタクトの上に延在しかつ左選択
ライン１１はビットラインおよび中央行のコンタクトの
上に延在し、それらの間に選択トランジスタを形成して
いる。例えば、トランジスタセル４０を読み出すために
は、ワードライン１５はハイにされる。ビットライン１
−２を参照すると、セル４０はこのビットラインの左側
上にある。従って、左イネーブル選択ライン１１がター
ンオンされ、一方右イネーブル選択ライン１２がオフに
保たれる。コンタクト９−１に接続する導電性金属ライ
ンが次にセンスアンプ（図示せず）に接続されかつコン
タクト９−２に接続する金属ラインがグランドに接続さ
れ、一方他の金属ラインはフローティングである。もし
セルがプログラムされていなければ、電流は中央行のコ
ンタクトにおけるコンタクト９０１から、左選択ライン
１１および中央行のコンタクトにおけるコンタクト９−
１によって形成される選択トランジスタを通り、ビット
ライン１−１を通り、セル４０を通り、ビットライン１
−２を通り、選択ライン１１および中央行のコンタクト
のコンタクト９−２によって形成される選択トランジス
タを通り、コンタクト９−２へと戻るように流れる。も
しセルがプログラムされていれば、センスアンプによっ
て何らの電流も検出されない。
【００４２】同様に、セル４１を読み出すためには、ワ
ードライン１５がハイにされかつ右イネーブル選択ライ
ン１２がターンオンされる。コンタクト９−１に接続す
る導電性金属ラインがセンスアンプ回路へとスイッチン
グされる。コンタクト９−２に接続する金属ラインはグ
ランドに接続され、一方他の金属ラインはフローティン
グに保たれる。もしセルがプログラムされていなけれ
ば、電流はコンタクト９−１から、右選択ライン１２お
よび上部行のコンタクトにおけるコンタクト９−１によ
って形成される選択トランジスタを通り、ビットライン
１−２を通り、セル４１を通り、ビットライン２−１を
通り、右選択ライン１２および上部行のコンタクトにお
けるコンタクト９−２によって形成される選択トランジ
スタを通り、コンタクト９−２に戻るように流れる。も
しセルがプログラムされていれば、センスアンプによっ
て何らの電流も検出されないことになる。
ードライン１５がハイにされかつ右イネーブル選択ライ
ン１２がターンオンされる。コンタクト９−１に接続す
る導電性金属ラインがセンスアンプ回路へとスイッチン
グされる。コンタクト９−２に接続する金属ラインはグ
ランドに接続され、一方他の金属ラインはフローティン
グに保たれる。もしセルがプログラムされていなけれ
ば、電流はコンタクト９−１から、右選択ライン１２お
よび上部行のコンタクトにおけるコンタクト９−１によ
って形成される選択トランジスタを通り、ビットライン
１−２を通り、セル４１を通り、ビットライン２−１を
通り、右選択ライン１２および上部行のコンタクトにお
けるコンタクト９−２によって形成される選択トランジ
スタを通り、コンタクト９−２に戻るように流れる。も
しセルがプログラムされていれば、センスアンプによっ
て何らの電流も検出されないことになる。
【００４３】
【発明の効果】従って、適切な選択ラインを制御するた
めに適切な論理回路を使用することはＲＯＭアレイにお
ける２つのトランジスタセルが必要とされる金属ライン
およびそれぞれ１つのコンタクトに対して読み出すこと
ができるようにする。
めに適切な論理回路を使用することはＲＯＭアレイにお
ける２つのトランジスタセルが必要とされる金属ライン
およびそれぞれ１つのコンタクトに対して読み出すこと
ができるようにする。
【００４４】また、製造プロセスにおけるプログラムス
テップがビットおよびワードラインが製造された後に行
われることも明らかであろう。従って、ＲＯＭコードが
アレイにプログラムされた後にＲＯＭアレイの製造を完
了させるために必要な製造時間が、多結晶シリコンのワ
ードラインが製造される前にトランジスタセルがプログ
ラムされなければならない、従来のものより短縮され
る。この製造時間の短縮は特に製造の後にＲＯＭコード
においてエラーが発見されかつ新しいコードがプログラ
ムされかつ試験されなければならない場合に重要であ
る。過去においては、アレイにプログラムされたＲＯＭ
コードのおのおののそのような新しいバージョンはワー
ドラインを製造しかつ製造プロセスの最終段階を行うた
めに比較的多量の処理を必要とした。上に説明した本発
明の実施形態では、ビットおよびワードラインが製造さ
れた段階への製造されたＲＯＭアレイのウエーハはアレ
イへとプログラムすることができるＲＯＭコードを待機
して格納することができ、その後製造プロセスの最終段
階が完了されることのみが必要となる。
テップがビットおよびワードラインが製造された後に行
われることも明らかであろう。従って、ＲＯＭコードが
アレイにプログラムされた後にＲＯＭアレイの製造を完
了させるために必要な製造時間が、多結晶シリコンのワ
ードラインが製造される前にトランジスタセルがプログ
ラムされなければならない、従来のものより短縮され
る。この製造時間の短縮は特に製造の後にＲＯＭコード
においてエラーが発見されかつ新しいコードがプログラ
ムされかつ試験されなければならない場合に重要であ
る。過去においては、アレイにプログラムされたＲＯＭ
コードのおのおののそのような新しいバージョンはワー
ドラインを製造しかつ製造プロセスの最終段階を行うた
めに比較的多量の処理を必要とした。上に説明した本発
明の実施形態では、ビットおよびワードラインが製造さ
れた段階への製造されたＲＯＭアレイのウエーハはアレ
イへとプログラムすることができるＲＯＭコードを待機
して格納することができ、その後製造プロセスの最終段
階が完了されることのみが必要となる。
【００４５】本発明の２つの特定の実施形態のみが詳細
に説明されたが、当業者は本発明の範囲から離れること
なく種々の修正および改善をなすことができることは理
解されるであろう。
に説明されたが、当業者は本発明の範囲から離れること
なく種々の修正および改善をなすことができることは理
解されるであろう。
【図１】本発明の好ましい実施形態に従って構築された
メモリアレイのレイアウトを示す説明図である。
メモリアレイのレイアウトを示す説明図である。
【図２】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図３】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図４】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図５】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図６】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図７】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図８】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図９】本発明の好ましい実施形態に係わるメモリアレ
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
イの製造プロセスにおける各ステップを示すワードライ
ンならびにビットラインに沿った断面図である。
【図１０】本発明の好ましい実施形態に係わるメモリア
レイの製造プロセスにおける各ステップを示すワードラ
インならびにビットラインに沿った断面図である。
レイの製造プロセスにおける各ステップを示すワードラ
インならびにビットラインに沿った断面図である。
【図１１】本発明の別の実施形態に係わるメモリアレイ
の、図１と同様の、レイアウトを示す説明図である。
の、図１と同様の、レイアウトを示す説明図である。
５ ＲＯＭアレイ ６，７ バンク ９−１，…，９−４ コンタクト １−１，１−２，…，４−１，４−２ Ｎ＋拡散ライン １５−１，１５−２ 上部行のワードライン １６−１，１６−２ 下部行のワードライン １１ 左イネーブル選択ライン １２−１，１２−２ 右イネーブル選択ライン ２１ 左選択ライン ２２−１，２２−２ 右選択ライン ２５−１，２５−２ 上部行のワードライン ２６−１，２６−２ 下部行のワードライン
Claims (18)
- 【請求項１】 １つまたはそれ以上の第１のアイソレー
ション領域によって限定される１つまたはそれ以上のア
クティブ領域を有するシリコン基板上に形成されたリー
ドオンリメモリ（ＲＯＭ）アレイであって、該アレイは
単一のアクティブ領域内に形成され、該アレイは１つま
たはそれ以上のＲＯＭバンクから形成され、各々のＲＯ
Ｍバンクは前記シリコン基板内に形成された第１の導電
型の実質的に平行な領域によって形成される複数のビッ
トライン、および該複数のビットラインの頭部上にかつ
実質的に垂直に配列された実質的に平行な導電層によっ
て形成される複数のワードラインを具備し、隣接ビット
ラインの隣接部分はデータセルトランジスタのソースお
よびドレイン電極を形成し前記ビットラインの隣接部分
の間に延在するワードラインの一部は前記データセルト
ランジスタのゲート電極を形成し、前記ＲＯＭアレイは
さらにドーパントによる注入によって隣接データセルト
ランジスタの間に形成された、前記第１の導電型と反対
の、第２の導電型の第２のアイソレーション領域を備
え、かつ選択されたデータセルトランジスタはドーパン
トにより選択されたデータセルトランジスタのワードラ
インの下における隣接ビットラインの間のチャネル領域
を注入することによりプログラムされることを特徴とす
るＲＯＭアレイ。 - 【請求項２】 前記第１の導電型はＮ＋型でありかつ前
記第２の導電型はＰ＋型であることを特徴とする請求項
１に記載のＲＯＭアレイ。 - 【請求項３】 前記第２の導電型はホウ素イオンによる
注入によって形成されることを特徴とする請求項２に記
載のＲＯＭアレイ。 - 【請求項４】 前記１つまたはそれ以上のアクティブ領
域を限定する第１のアイソレーション領域はフィールド
酸化物によって形成されることを特徴とする請求項１〜
３のいずれか１項に記載のＲＯＭアレイ。 - 【請求項５】 前記ワードラインは多結晶シリコンによ
り形成されることを特徴とする請求項１〜４の内のいず
れか１項に記載のＲＯＭアレイ。 - 【請求項６】 前記ワードラインを形成する多結晶シリ
コンはビットラインの上部にシリコン基板上に成長され
たゲート酸化物の層の上に被着されることを特徴とする
請求項１〜５の内のいずれか１項に記載のＲＯＭアレ
イ。 - 【請求項７】 前記第２のアイソレーション領域はホウ
素イオンによる注入によって形成されることを特徴とす
る請求項１〜６の内のいずれか１項に記載のＲＯＭアレ
イ。 - 【請求項８】 前記選択されたデータセルトランジスタ
はホウ素イオンによる注入によってプログラムされるこ
とを特徴とする請求項１〜７の内のいずれか１項に記載
のＲＯＭアレイ。 - 【請求項９】 前記アレイに形成された少なくともいく
つかの不要のトランジスタはホウ素イオンにより注入さ
れて前記アレイにアイソレーション領域を形成すること
を特徴とする請求項１〜８の内のいずれか１項に記載の
ＲＯＭアレイ。 - 【請求項１０】 前記複数のビットラインは第１の組の
ビットラインおよび第２の組のビットラインを含み、第
１の組のビットラインは第２の組のビットラインと交互
に配置され、かつ前記アレイはさらに少なくとも１つの
行のコンタクトを備え、前記第１の組のビットラインの
各々は、直接的にまたは間接的に、それぞれのコンタク
トに結合され、かつ前記第２の組のビットラインの各々
は前記第１の組の隣接するビットラインが結合されたコ
ンタクトである、２つの隣接するコンタクトに選択的に
結合され、第１および第２の選択ラインはビットライン
の行の上に、実質的にワードラインと平行に、延在して
読み出されるべきトランジスタセルを１つのコンタクト
から１つのビットライン、トランジスタセルおよび隣接
ビットラインを介して隣接コンタクトへの経路を選択す
ることにより２つの隣接するコンタクトの間の経路へと
選択的に結合することを特徴とする請求項１〜９の内の
いずれか１項に記載のＲＯＭアレイ。 - 【請求項１１】 ＲＯＭアレイであって、該ＲＯＭアレ
イは複数対のビットラインおよび複数対のコンタクトを
具備し、それぞれの対の内の第１のビットラインはそれ
ぞれのコンタクトに結合されかつ前記それぞれの対の第
２のビットラインは選択的に第１の選択ラインによって
前記同じそれぞれのコンタクトに結合され、前記ＲＯＭ
アレイはさらに前記複数対のビットラインに対し実質的
に垂直に延在しかつ一対のビットラインの間および隣接
対の隣接ビットラインの間においてトランジスタセルを
形成するワードライン、および隣接対の隣接ビットライ
ンに選択的に結合する第２の選択ラインを具備し、特定
の対の第１および第２のビットラインの間に形成される
トランジスタセルは前記特定の対の第２のビットライン
が前記それぞれのコンタクトに結合されないように制御
されることにより第１の選択ラインによって読み出すこ
とができかつ前記第２の選択ラインは前記特定の対の前
記第２のビットラインが隣接対の第１のビットラインに
結合されるように制御され、かつ第１の対の第２のビッ
トラインおよび隣接対の第１のビットラインの間に形成
されるトランジスタセルは前記第１の対の第２のビット
ラインがそのそれぞれのコンタクトに結合されるように
前記第１の選択ラインを制御することによって読み出す
ことができかつ前記第１の対の第２のビットラインは前
記第２の選択ラインを介して隣接対の第１のビットライ
ンに結合されないように制御されることを特徴とする、
ＲＯＭアレイ。 - 【請求項１２】 ＲＯＭアレイであって、該ＲＯＭアレ
イは第１の組のビットラインおよび第２の組のビットラ
インを含む少なくとも１つの行のビットラインを備え、
第１の組のビットラインは第２の組のビットラインと交
互に配置され、かつ前記ＲＯＭアレイは少なくとも１つ
の行のコンタクトを具備し、前記第１の組のビットライ
ンの各々は、直接的にまたは間接的に、それぞれのコン
タクトに結合され、かつ前記第２の組のビットラインの
各々は選択的に２つの隣接するコンタクトに結合され、
前記第１の組の隣接ビットラインが結合されたコンタク
トであり、前記ＲＯＭアレイはさらに前記ビットライン
の行の上に実質的に垂直に延在しかつ隣接ビットライン
の間にトランジスタセルを形成するワードライン、該ワ
ードラインに実質的に平行な、前記ビットラインの行の
上に延在する第１および第２の選択ラインであって読み
出されるべきトランジスタセルを選択的に２つの隣接す
るコンタクトの間の経路に、該経路を１つのコンタクト
から１つのビットライン、トランジスタセルおよび隣接
ビットラインを介して隣接コンタクトへと選択すること
により、結合するものを具備することを特徴とするＲＯ
Ｍアレイ。 - 【請求項１３】 前記第１の組のビットラインは直接前
記コンタクトに接続されかつ前記第２の組のビットライ
ンは選択的に前記第２の組のビットラインおよび前記コ
ンタクトの行の上に延在する第１の選択ラインによって
形成される選択トランジスタにより前記コンタクトに結
合され、前記第２の組のビットラインの各々はまた選択
的に前記第２の組のビットラインおよび前記第１の組の
隣接ビットラインの間に形成される選択トランジスタを
介してその上に延在する第２の選択ラインによって隣接
するコンタクトに結合されることを特徴とする請求項１
２に記載のＲＯＭアレイ。 - 【請求項１４】 前記第１の組のビットラインは選択的
に前記第１の組のビットラインの上に延在する第１の選
択ラインによって形成される選択トランジスタにより第
１の行のコンタクトに結合され、かつ前記第１の行のコ
ンタクトおよび前記第２の組のビットラインは選択的に
前記第２の組のビットラインおよび前記行のコンタクト
の上に延在する第１の選択ラインによって形成される選
択トランジスタによって第１の行のコンタクトに選択的
に結合され、前記アレイはさらに第２の行のコンタクト
を備え前記第１および第２の行のコンタクトの対応する
コンタクトはいっしょに電気的に接続され、前記第１の
組のビットラインは前記第１の組のビットラインおよび
前記第２の行のコンタクトの上に延在する第２の選択ラ
インによって形成される選択トランジスタにより選択的
に第２の行の対応するコンタクトに結合され、かつ前記
第２の組のビットラインは前記第２の組のビットライン
および前記第２の行のコンタクトの上に延在する第２の
選択ラインによって形成される選択トランジスタによっ
て対応するコンタクトに隣接する第２の行のコンタクト
に選択的に結合されることを特徴とする請求項１２に記
載のＲＯＭアレイ。 - 【請求項１５】 シリコン基板上にＲＯＭアレイを製造
する方法であって、シリコン基板を提供しかつ該基板上
の他のアクティブ領域から分離された少なくとも１つの
アクティブ領域をその中に作製する段階、 前記複数のビットラインを規定するアクティブ領域上に
フォトレジストマスクを形成しかつ前記基板内に該マス
クを通して比較的高い濃度でドーパントを注入すること
により前記基板に第１の導電型の複数の実質的に平行な
ビットラインを形成する段階、 前記複数のビットラインの頭部上に、かつ実質的に垂直
に、複数の実質的に平行なワードラインを、酸化物材料
の層を成長させ、酸化物材料の上に多結晶シリコンの層
を被着し、該多結晶シリコンを所望の導電率までドーピ
ングしかつ前記多結晶シリコンをワードラインを規定す
るようにエッチングすることにより、形成する段階、 前記ビットラインおよびワードラインの間にドーパント
をそれがワードラインを形成する多結晶シリコンを通過
できないような低いエネルギでかつそれがビットライン
を形成するドーパントのより高い濃度に影響を与えない
ように相対的に低い濃度のドーパントを注入することに
より前記ビットラインとワードラインとの間にアイソレ
ーション領域を形成する段階、 前記ＲＯＭアレイにおける選択されたトランジスタを、
選択されたトランジスタのワードラインの領域を規定す
るフォトレジストマスクを形成し、かつドーパントを選
択されなかったトランジスタのチャネル領域の導電率と
異なる所定の導電率を有する選択されたトランジスタの
チャネル領域を生成するように前記規定された領域の多
結晶シリコンを通して注入することにより、前記ＲＯＭ
アレイにおける選択されたトランジスタをプログラミン
グする段階、そして前記アレイ上にコンタクトおよびパ
ッシベイション層を形成する段階、 を具備することを特徴とするシリコン基板上にＲＯＭア
レイを製造する方法。 - 【請求項１６】 複数のワードラインを形成する前記段
階は、始めに前記酸化物材料の上に多結晶シリコンの第
１の層を被着し、次に前記ＲＯＭアレイを含むアクティ
ブ領域の外側に前記シリコン基板上に他の所望の電子回
路を製造し、かつ次に、必要な導電率へとドーピングす
る前に、前記多結晶シリコンの第１の層の頭部上に第２
の層の多結晶シリコンを被着する段階を具備することを
特徴とする請求項１５に記載のＲＯＭアレイの製造方
法。 - 【請求項１７】 さらに、前記選択されたトランジスタ
をプログラミングする段階の前に、必要に応じて、前記
基板上に他のモジュールを製造する段階を具備すること
を特徴とする請求項１５または１６に記載のＲＯＭアレ
イを製造する方法。 - 【請求項１８】 前記選択されたトランジスタをプログ
ラミングする段階は前記アレイにアイソレーション領域
を形成するように前記アレイにおける不要のトランジス
タをドーピングする段階を含むことを特徴とする請求項
１５，１６または１７の内のいずれか１項に記載のＲＯ
Ｍアレイを製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SG9611480-6 | 1996-11-29 | ||
| SG1996011480A SG64409A1 (en) | 1996-11-29 | 1996-11-29 | A read only memory array and a method of manufacturing the array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163347A true JPH10163347A (ja) | 1998-06-19 |
Family
ID=20429522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9332474A Pending JPH10163347A (ja) | 1996-11-29 | 1997-11-17 | リードオンリメモリアレイおよび該アレイの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5929494A (ja) |
| EP (1) | EP0845811A3 (ja) |
| JP (1) | JPH10163347A (ja) |
| SG (1) | SG64409A1 (ja) |
| TW (1) | TW317021B (ja) |
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-
1997
- 1997-10-20 US US08/954,386 patent/US5929494A/en not_active Expired - Lifetime
- 1997-11-17 JP JP9332474A patent/JPH10163347A/ja active Pending
- 1997-11-26 EP EP97120735A patent/EP0845811A3/en not_active Withdrawn
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| EP0845811A3 (en) | 2000-01-12 |
| SG64409A1 (en) | 1999-04-27 |
| US6133100A (en) | 2000-10-17 |
| US5929494A (en) | 1999-07-27 |
| TW317021B (en) | 1997-10-01 |
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