JPH10163468A - 膜状複合構造体 - Google Patents
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- JPH10163468A JPH10163468A JP8337476A JP33747696A JPH10163468A JP H10163468 A JPH10163468 A JP H10163468A JP 8337476 A JP8337476 A JP 8337476A JP 33747696 A JP33747696 A JP 33747696A JP H10163468 A JPH10163468 A JP H10163468A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 ナノレベルでの半導体素子の微細化やメゾス
コピック素子等の新たな機能素子を実現する上で、均一
な電子状態を有する界面を作製すると共に、ナノレベル
の領域でショットキー電流、さらにはショットキー障壁
高さの異なる界面を共存させた膜状複合構造体が求めら
れている。 【解決手段】 半導体層１上には厚さ20nm以下の金属層
２が形成されている。金属層２は、半導体層１と直接接
している第１の領域Ａと、半導体層１との間に絶縁体、
金属層２とは異なる金属または半導体層１とは異なる半
導体からなり、かつ厚さ10nm以下の中間層３が介在さ
れ、第１の領域Ａとはショットキー電流、さらにはショ
ットキー障壁高さが異なる第２の領域Ｂとを有してい
る。これら各領域Ａ、Ｂはいずれもナノレベルの大きさ
を有し、かつ各領域内における各界面はそれぞれ実質的
に均一なポテンシャル障壁を有している。
コピック素子等の新たな機能素子を実現する上で、均一
な電子状態を有する界面を作製すると共に、ナノレベル
の領域でショットキー電流、さらにはショットキー障壁
高さの異なる界面を共存させた膜状複合構造体が求めら
れている。 【解決手段】 半導体層１上には厚さ20nm以下の金属層
２が形成されている。金属層２は、半導体層１と直接接
している第１の領域Ａと、半導体層１との間に絶縁体、
金属層２とは異なる金属または半導体層１とは異なる半
導体からなり、かつ厚さ10nm以下の中間層３が介在さ
れ、第１の領域Ａとはショットキー電流、さらにはショ
ットキー障壁高さが異なる第２の領域Ｂとを有してい
る。これら各領域Ａ、Ｂはいずれもナノレベルの大きさ
を有し、かつ各領域内における各界面はそれぞれ実質的
に均一なポテンシャル障壁を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキー電流
やショットキー障壁高さが異なる複数の微小領域を有す
る膜状複合構造体に関する。
やショットキー障壁高さが異なる複数の微小領域を有す
る膜状複合構造体に関する。
【０００２】
【従来の技術】半導体素子においては、各種界面は素子
の動作に基本的な役割を果たす。界面にはポテンシャル
変化があり、キャリアの非熱平衡状態が生じる。中でも
金属と半導体との接合界面には電位障壁いわゆるショッ
トキー障壁が生じることが知られている。このショット
キー障壁は整流作用を有し、この整流作用を示す金属−
半導体接合、いわゆるショットキー接合は、ショットキ
ーバリヤダイオード、ショットキーゲートトランジスタ
等として利用されており、半導体素子の基本となるもの
である。
の動作に基本的な役割を果たす。界面にはポテンシャル
変化があり、キャリアの非熱平衡状態が生じる。中でも
金属と半導体との接合界面には電位障壁いわゆるショッ
トキー障壁が生じることが知られている。このショット
キー障壁は整流作用を有し、この整流作用を示す金属−
半導体接合、いわゆるショットキー接合は、ショットキ
ーバリヤダイオード、ショットキーゲートトランジスタ
等として利用されており、半導体素子の基本となるもの
である。
【０００３】金属−半導体界面に形成されるショットキ
ー障壁を制御することは、素子の設計、作製上重要であ
るが、障壁の形成機構は統一的な理解がまだなされてい
ない。また、素子に電極を接続する場合には、金属−半
導体界面が存在し、非整流性のオーミック接触を得る必
要があるが、一般に整流性の障壁を完全に避けることは
極めて困難である。ショットキー障壁を利用するにせ
よ、オーミック接触を利用するにせよ、金属−半導体界
面でのポテンシャル障壁の制御が不可欠であるが、従
来、界面には不可避的に界面準位が形成され、ショット
キー障壁を制御することは困難とされてきた。
ー障壁を制御することは、素子の設計、作製上重要であ
るが、障壁の形成機構は統一的な理解がまだなされてい
ない。また、素子に電極を接続する場合には、金属−半
導体界面が存在し、非整流性のオーミック接触を得る必
要があるが、一般に整流性の障壁を完全に避けることは
極めて困難である。ショットキー障壁を利用するにせ
よ、オーミック接触を利用するにせよ、金属−半導体界
面でのポテンシャル障壁の制御が不可欠であるが、従
来、界面には不可避的に界面準位が形成され、ショット
キー障壁を制御することは困難とされてきた。
【０００４】また、界面形成時の半導体表面の結晶構造
上の欠陥、不純物の存在、界面反応等によって、均一な
界面を形成することが難しく、これも金属−半導体界面
のポテンシャル障壁の制御を困難にさせている。これ
は、界面形成過程の理解が進んでいないことに一因があ
り、上記問題を解決するためには、原子レベルでの界面
形成過程を理解し、制御することが必要である。
上の欠陥、不純物の存在、界面反応等によって、均一な
界面を形成することが難しく、これも金属−半導体界面
のポテンシャル障壁の制御を困難にさせている。これ
は、界面形成過程の理解が進んでいないことに一因があ
り、上記問題を解決するためには、原子レベルでの界面
形成過程を理解し、制御することが必要である。
【０００５】このように、従来からショットキーバリヤ
ダイオードやショットキーゲートトランジスタ等とし
て、ショットキー障壁を利用した種々の電子素子が使用
されているが、これらは金属−半導体界面の総体的なシ
ョットキー障壁を利用しているにすぎず、その利用分野
は電荷の流れや量等を界面全体で制御するような素子に
限られている。上記したように、金属−半導体界面のポ
テンシャル障壁を制御することにより、均一なポテンシ
ャル障壁を有する界面を作製すると共に、ナノレベルの
領域でポテンシャル障壁の異なる界面を存在させること
が可能であれば、ナノレベルでの半導体素子の微細化、
さらにはメゾスコピック素子等の新たな機能素子への応
用展開を図ることが可能となることが予想されるが、現
在までのところ、そのような電子素子は見出されていな
い。
ダイオードやショットキーゲートトランジスタ等とし
て、ショットキー障壁を利用した種々の電子素子が使用
されているが、これらは金属−半導体界面の総体的なシ
ョットキー障壁を利用しているにすぎず、その利用分野
は電荷の流れや量等を界面全体で制御するような素子に
限られている。上記したように、金属−半導体界面のポ
テンシャル障壁を制御することにより、均一なポテンシ
ャル障壁を有する界面を作製すると共に、ナノレベルの
領域でポテンシャル障壁の異なる界面を存在させること
が可能であれば、ナノレベルでの半導体素子の微細化、
さらにはメゾスコピック素子等の新たな機能素子への応
用展開を図ることが可能となることが予想されるが、現
在までのところ、そのような電子素子は見出されていな
い。
【０００６】一方、ショットキー障壁高さの値自体に関
しては、同じ金属−半導体接合であっても、界面の状態
等により異なることが報告されている。例えばＮｉＳｉ
2 ／Ｓｉ(111) の接合系において、Ｓｉの (111)面とＮ
ｉＳｉ2 の (111)面とが完全なエピタキシャル関係を満
す場合と、これらが双晶関係にある場合とでは、ショッ
トキー障壁高さの値が異なること、具体的には前者は0.
65eVであるのに対して、後者は0.79eVであることが報告
されている（R.T.Tung, Phys. Rev. Lett.52,461 (198
4)）。これらにおいては、接合界面でのＮｉ原子とＳｉ
原子との配列が異なっており、そのことがショットキー
障壁高さに差を生じさせていると考えられている。
しては、同じ金属−半導体接合であっても、界面の状態
等により異なることが報告されている。例えばＮｉＳｉ
2 ／Ｓｉ(111) の接合系において、Ｓｉの (111)面とＮ
ｉＳｉ2 の (111)面とが完全なエピタキシャル関係を満
す場合と、これらが双晶関係にある場合とでは、ショッ
トキー障壁高さの値が異なること、具体的には前者は0.
65eVであるのに対して、後者は0.79eVであることが報告
されている（R.T.Tung, Phys. Rev. Lett.52,461 (198
4)）。これらにおいては、接合界面でのＮｉ原子とＳｉ
原子との配列が異なっており、そのことがショットキー
障壁高さに差を生じさせていると考えられている。
【０００７】上記した報告は界面構造の違いによりショ
ットキー障壁高さが異なることを示しているものの、そ
れらは金属−半導体の測定接合領域内のショットキー障
壁高さが同一であることを前提としており、異なる金属
−半導体接合におけるショットキー障壁高さの違いを示
しているにすぎない。従って、金属−半導体の微小接合
領域内に、ショットキー障壁高さが異なる複数の領域が
共存することを示すものではなく、このような構造は従
来のショットキー障壁を利用した電子素子の範囲を超え
るものではない。
ットキー障壁高さが異なることを示しているものの、そ
れらは金属−半導体の測定接合領域内のショットキー障
壁高さが同一であることを前提としており、異なる金属
−半導体接合におけるショットキー障壁高さの違いを示
しているにすぎない。従って、金属−半導体の微小接合
領域内に、ショットキー障壁高さが異なる複数の領域が
共存することを示すものではなく、このような構造は従
来のショットキー障壁を利用した電子素子の範囲を超え
るものではない。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のショットキー障壁を利用した電子素子は、金属−半導
体界面の総体的なショットキー障壁高さを利用している
にすぎず、ナノレベルの領域でポテンシャル障壁の異な
る界面を存在させた膜構造は得られていない。このよう
なことから、ナノレベルでの半導体素子の微細化やメゾ
スコピック素子等の新たな機能素子を実現する上で、金
属−半導体界面のポテンシャル障壁を制御することで、
均一なポテンシャル障壁を有する界面を作製すると共
に、ナノレベルの領域でショットキー電流、さらにはシ
ョットキー障壁高さの異なる界面を共存させた膜状複合
構造体が求められている。
のショットキー障壁を利用した電子素子は、金属−半導
体界面の総体的なショットキー障壁高さを利用している
にすぎず、ナノレベルの領域でポテンシャル障壁の異な
る界面を存在させた膜構造は得られていない。このよう
なことから、ナノレベルでの半導体素子の微細化やメゾ
スコピック素子等の新たな機能素子を実現する上で、金
属−半導体界面のポテンシャル障壁を制御することで、
均一なポテンシャル障壁を有する界面を作製すると共
に、ナノレベルの領域でショットキー電流、さらにはシ
ョットキー障壁高さの異なる界面を共存させた膜状複合
構造体が求められている。
【０００９】本発明は、このような課題に対処するため
になされたもので、金属−半導体界面のポテンシャル障
壁の制御を実現することによって、微小領域内にショッ
トキー電流やショットキー障壁高さが異なるナノレベル
の複数の領域を存在させた膜状複合構造体を提供するこ
とを目的としている。
になされたもので、金属−半導体界面のポテンシャル障
壁の制御を実現することによって、微小領域内にショッ
トキー電流やショットキー障壁高さが異なるナノレベル
の複数の領域を存在させた膜状複合構造体を提供するこ
とを目的としている。
【００１０】
【課題を解決するための手段】本発明の膜状複合構造体
は、請求項１に記載したように、半導体層と、前記半導
体層上に形成された厚さ20nm以下の金属層とを具備し、
前記金属層は、前記半導体層と直接接している第１の領
域と、前記半導体層との間に絶縁体、前記金属層とは異
なる金属または前記半導体層とは異なる半導体からな
り、かつ厚さ10nm以下の中間層が介在され、前記第１の
領域とはショットキー電流が異なる第２の領域とを有し
ていることを特徴としている。
は、請求項１に記載したように、半導体層と、前記半導
体層上に形成された厚さ20nm以下の金属層とを具備し、
前記金属層は、前記半導体層と直接接している第１の領
域と、前記半導体層との間に絶縁体、前記金属層とは異
なる金属または前記半導体層とは異なる半導体からな
り、かつ厚さ10nm以下の中間層が介在され、前記第１の
領域とはショットキー電流が異なる第２の領域とを有し
ていることを特徴としている。
【００１１】本発明の膜状複合構造体は、より詳しくは
請求項２に記載したように、前記第１の領域および第２
の領域は、各領域内における各界面がそれぞれ実質的に
均一なポテンシャル障壁を有していることを特徴として
いる。さらには、請求項３に記載したように、前記第１
の領域および第２の領域は異なるショットキー障壁高さ
を有し、かつ前記第１の領域および第２の領域はそれぞ
れ各領域内で実質的に均一なショットキー障壁高さを有
していることを特徴としている。
請求項２に記載したように、前記第１の領域および第２
の領域は、各領域内における各界面がそれぞれ実質的に
均一なポテンシャル障壁を有していることを特徴として
いる。さらには、請求項３に記載したように、前記第１
の領域および第２の領域は異なるショットキー障壁高さ
を有し、かつ前記第１の領域および第２の領域はそれぞ
れ各領域内で実質的に均一なショットキー障壁高さを有
していることを特徴としている。
【００１２】本発明の膜状複合構造体おいて、前記第２
の領域は例えば請求項４に記載したように、前記金属層
の全領域に対して所望のパターンに応じて部分的に設け
られていることを特徴としている。また、前記中間層は
例えば請求項５に記載したように、前記半導体層と金属
層との間に、最大径が 100nm以下の島状体として存在し
ていること、あるいは請求項６に記載したように、前記
半導体層と金属層との間に、幅 100nm以下の帯状体とし
て存在していることを特徴としている。
の領域は例えば請求項４に記載したように、前記金属層
の全領域に対して所望のパターンに応じて部分的に設け
られていることを特徴としている。また、前記中間層は
例えば請求項５に記載したように、前記半導体層と金属
層との間に、最大径が 100nm以下の島状体として存在し
ていること、あるいは請求項６に記載したように、前記
半導体層と金属層との間に、幅 100nm以下の帯状体とし
て存在していることを特徴としている。
【００１３】本発明は、まず金属−半導体界面を形成す
るにあたって、例えば単結晶半導体基板の初期表面を制
御すると共に、金属薄膜、絶縁体薄膜あるいは半導体薄
膜の形成を原子レベルで制御する等によって、界面のポ
テンシャル障壁を制御することが可能であることを見出
したことに基いてなされたものである。すなわち、単結
晶半導体基板等からなる半導体層表面の表面準位密度を
低減したり、原子レベルで表面を平坦化すると共に、中
間層さらには金属層の形成を、例えば分子線エピタキシ
ー（ＭＢＥ：Molecular Beam Epitaxy）法等を利用し
て、超高真空中で初期表面を制御した上で基板温度や蒸
発速度を制御する等によって、各界面のポテンシャル障
壁を制御することが可能となる。
るにあたって、例えば単結晶半導体基板の初期表面を制
御すると共に、金属薄膜、絶縁体薄膜あるいは半導体薄
膜の形成を原子レベルで制御する等によって、界面のポ
テンシャル障壁を制御することが可能であることを見出
したことに基いてなされたものである。すなわち、単結
晶半導体基板等からなる半導体層表面の表面準位密度を
低減したり、原子レベルで表面を平坦化すると共に、中
間層さらには金属層の形成を、例えば分子線エピタキシ
ー（ＭＢＥ：Molecular Beam Epitaxy）法等を利用し
て、超高真空中で初期表面を制御した上で基板温度や蒸
発速度を制御する等によって、各界面のポテンシャル障
壁を制御することが可能となる。
【００１４】従って、中間層が存在せず金属層と半導体
層とが直接接している第１の領域と、金属層と半導体層
との間に厚さ10nm以下の中間層が介在された第２の領域
は、それぞれ各領域内の界面のポテンシャル障壁を均一
とすることができ、このような各領域内におけるショッ
トキー電流、さらにはショットキー障壁高さを制御する
ことができる。そして、第１の領域と第２の領域とは、
中間層の有無という金属−半導体界面の差を有している
ことから、ショットキー電流さらにはショットキー障壁
高さが異なる領域とすることができる。
層とが直接接している第１の領域と、金属層と半導体層
との間に厚さ10nm以下の中間層が介在された第２の領域
は、それぞれ各領域内の界面のポテンシャル障壁を均一
とすることができ、このような各領域内におけるショッ
トキー電流、さらにはショットキー障壁高さを制御する
ことができる。そして、第１の領域と第２の領域とは、
中間層の有無という金属−半導体界面の差を有している
ことから、ショットキー電流さらにはショットキー障壁
高さが異なる領域とすることができる。
【００１５】一方、金属、絶縁体または半導体からなる
厚さ10nm以下の中間層は、例えば半導体層表面のテラス
等を利用することによって、島状やストライプ状等の所
望のパターン状に部分的に形成することができる。従っ
て、このような中間層上を含めて、半導体層表面を覆う
ように金属層を形成することによって、ナノレベルでシ
ョットキー電流さらにはショットキー障壁高さが異なる
第１の領域と第２の領域を有する膜状複合構造体が得ら
れる。
厚さ10nm以下の中間層は、例えば半導体層表面のテラス
等を利用することによって、島状やストライプ状等の所
望のパターン状に部分的に形成することができる。従っ
て、このような中間層上を含めて、半導体層表面を覆う
ように金属層を形成することによって、ナノレベルでシ
ョットキー電流さらにはショットキー障壁高さが異なる
第１の領域と第２の領域を有する膜状複合構造体が得ら
れる。
【００１６】このような膜状複合構造体は、例えば超高
真空中で作製した後、真空を破らずに超高真空中で弾道
電子放射顕微鏡(Ballistic Electron Emission Microsc
opy:ＢＥＥＭ）観察を行い、各領域毎のショットキー電
流、さらにはショットキー障壁高さを測定することによ
り、ナノレベルの微小領域の複合化状態を確認すること
ができる。
真空中で作製した後、真空を破らずに超高真空中で弾道
電子放射顕微鏡(Ballistic Electron Emission Microsc
opy:ＢＥＥＭ）観察を行い、各領域毎のショットキー電
流、さらにはショットキー障壁高さを測定することによ
り、ナノレベルの微小領域の複合化状態を確認すること
ができる。
【００１７】本発明の膜状複合構造体は、上述した第１
の領域と第２の領域における異なるショットキー電流、
さらには異なるショットキー障壁高さを利用して、ナノ
レベルで微細化された半導体素子、さらにはメゾスコピ
ック素子等の新たな機能素子に応用することができる。
の領域と第２の領域における異なるショットキー電流、
さらには異なるショットキー障壁高さを利用して、ナノ
レベルで微細化された半導体素子、さらにはメゾスコピ
ック素子等の新たな機能素子に応用することができる。
【００１８】例えば、探針から金属層にトンネル電流を
流し、金属層の表面に到達した電子のうち、金属層内で
散乱されることなく金属層と半導体層との界面に到達し
た電子（弾道電子）は、その一部が金属−半導体界面の
電位障壁、いわゆるショットキー障壁を超えてショット
キー電流（コレクタ電流もしくはＢＥＥＭ電流とも呼
ぶ）として半導体層に流れる。特に弾道電子が十分に界
面に到達する条件では、探針に印加した電圧に対してシ
ョットキー障壁高さ付近からショットキー電流が急激に
増加する。従って、第１の領域と第２の領域のショット
キー障壁高さが異なれば、金属層に流すトンネル電流の
電圧（探針電圧）に応じて各領域間で半導体層に流れる
電流、すなわちショットキー電流を制御することができ
る。また、中間層が弾道電子を強く散乱する場合にも、
同様に第１の領域と第２の領域間でショットキー電流を
制御することができる。
流し、金属層の表面に到達した電子のうち、金属層内で
散乱されることなく金属層と半導体層との界面に到達し
た電子（弾道電子）は、その一部が金属−半導体界面の
電位障壁、いわゆるショットキー障壁を超えてショット
キー電流（コレクタ電流もしくはＢＥＥＭ電流とも呼
ぶ）として半導体層に流れる。特に弾道電子が十分に界
面に到達する条件では、探針に印加した電圧に対してシ
ョットキー障壁高さ付近からショットキー電流が急激に
増加する。従って、第１の領域と第２の領域のショット
キー障壁高さが異なれば、金属層に流すトンネル電流の
電圧（探針電圧）に応じて各領域間で半導体層に流れる
電流、すなわちショットキー電流を制御することができ
る。また、中間層が弾道電子を強く散乱する場合にも、
同様に第１の領域と第２の領域間でショットキー電流を
制御することができる。
【００１９】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００２０】図１は本発明の膜状複合構造体の基本的な
構造を模式的に示す断面図である。同図において、１は
半導体層であり、各種半導体の単結晶基板やエピタキシ
ャル成長膜を使用することができ、その材質は特に限定
されるものではない。半導体層１の具体例としては、例
えばＳｉ単結晶基板、Ｇｅ単結晶基板、Ｓｉ−Ｇｅ基
板、ＧａＡｓ、ＧａＳｂ、ＩｎＰ、ＺｎＴｅ、ＣｄＣ
ｅ、ＣｄＴｅ等の各種化合物半導体の単結晶基板、ある
いはこれら各種半導体のエピタキシャル成長膜等を挙げ
ることができる。
構造を模式的に示す断面図である。同図において、１は
半導体層であり、各種半導体の単結晶基板やエピタキシ
ャル成長膜を使用することができ、その材質は特に限定
されるものではない。半導体層１の具体例としては、例
えばＳｉ単結晶基板、Ｇｅ単結晶基板、Ｓｉ−Ｇｅ基
板、ＧａＡｓ、ＧａＳｂ、ＩｎＰ、ＺｎＴｅ、ＣｄＣ
ｅ、ＣｄＴｅ等の各種化合物半導体の単結晶基板、ある
いはこれら各種半導体のエピタキシャル成長膜等を挙げ
ることができる。
【００２１】上述した半導体層１上には、厚さ20nm以下
の薄膜状の金属層２が形成されている。この金属層２の
構成材料も特に限定されるものではなく、Ａｕ、Ａｇ、
Ｐｔ、Ｃｕ、Ａｌ等の各種の単体金属、あるいは合金等
を使用することができる。この金属層２の厚さは、上記
したように20nm以下とする。これは、金属層２の厚さが
あまり厚いと後に詳述する中間層３の存在の有無にかか
わらず、金属（２）−半導体（１）の接合界面に弾道電
子を注入した際に半導体層１に流れるショットキー電流
（コレクタ電流／ＢＥＥＭ電流）が小さくなりすぎ、シ
ョットキー電流の制御が困難となるためである。
の薄膜状の金属層２が形成されている。この金属層２の
構成材料も特に限定されるものではなく、Ａｕ、Ａｇ、
Ｐｔ、Ｃｕ、Ａｌ等の各種の単体金属、あるいは合金等
を使用することができる。この金属層２の厚さは、上記
したように20nm以下とする。これは、金属層２の厚さが
あまり厚いと後に詳述する中間層３の存在の有無にかか
わらず、金属（２）−半導体（１）の接合界面に弾道電
子を注入した際に半導体層１に流れるショットキー電流
（コレクタ電流／ＢＥＥＭ電流）が小さくなりすぎ、シ
ョットキー電流の制御が困難となるためである。
【００２２】上記した金属層２は、半導体層１の表面と
直接接している第１の領域Ａと、半導体層２との間に厚
さ10nm以下の中間層３が介在された第２の領域Ｂとを有
しており、これら第１の領域Ａおよび第２の領域Ｂによ
り金属（２）−半導体（１）の接合界面（金属−半導体
界面）を構成している。
直接接している第１の領域Ａと、半導体層２との間に厚
さ10nm以下の中間層３が介在された第２の領域Ｂとを有
しており、これら第１の領域Ａおよび第２の領域Ｂによ
り金属（２）−半導体（１）の接合界面（金属−半導体
界面）を構成している。
【００２３】これら第１の領域Ａおよび第２の領域Ｂ
は、各領域内における金属層２と半導体層１との界面、
中間層３と半導体層１および金属層２と中間層３との界
面が、それぞれ実質的に均一なポテンシャル障壁を有し
ている。このような実質的に均一なポテンシャル障壁を
有する界面は、ＢＥＥＭ観察を行うことで確認すること
ができる。すなわち、各領域内における界面のポテンシ
ャル障壁が実質的に均一であれば、各領域に対応するＢ
ＥＥＭ像（ＢＥＥＭ電流の測定結果を画像化したもの）
はほとんどコントラストのないものとなり、これにより
界面状態の確認を行うことができる。
は、各領域内における金属層２と半導体層１との界面、
中間層３と半導体層１および金属層２と中間層３との界
面が、それぞれ実質的に均一なポテンシャル障壁を有し
ている。このような実質的に均一なポテンシャル障壁を
有する界面は、ＢＥＥＭ観察を行うことで確認すること
ができる。すなわち、各領域内における界面のポテンシ
ャル障壁が実質的に均一であれば、各領域に対応するＢ
ＥＥＭ像（ＢＥＥＭ電流の測定結果を画像化したもの）
はほとんどコントラストのないものとなり、これにより
界面状態の確認を行うことができる。
【００２４】このような実質的に均一なポテンシャル障
壁を有する界面は、半導体層１の初期表面を制御すると
共に、中間層３さらには金属層２の形成を原子レベルで
制御することにより得ることができる。例えば、単結晶
半導体基板等からなる半導体層１の表面は、注意深く処
理することにより、表面準位密度の低減と原子レベルで
の表面平坦化が可能である。このような表面を有する半
導体層１上に、例えば分子線エピタキシー（ＭＢＥ）法
のように、超高真空中で初期表面を制御した上で、金属
薄膜、絶縁体薄膜、半導体薄膜等を成膜する際の基板温
度や蒸着速度を制御することが可能な成膜方法で、中間
層３さらには金属層２を形成することによって、それぞ
れ実質的に均一なポテンシャル障壁を有する界面を得る
ことができる。中間層３や金属層２は、具体的には 1×
10-7Pa以下というような超高真空中で形成することが好
ましい。
壁を有する界面は、半導体層１の初期表面を制御すると
共に、中間層３さらには金属層２の形成を原子レベルで
制御することにより得ることができる。例えば、単結晶
半導体基板等からなる半導体層１の表面は、注意深く処
理することにより、表面準位密度の低減と原子レベルで
の表面平坦化が可能である。このような表面を有する半
導体層１上に、例えば分子線エピタキシー（ＭＢＥ）法
のように、超高真空中で初期表面を制御した上で、金属
薄膜、絶縁体薄膜、半導体薄膜等を成膜する際の基板温
度や蒸着速度を制御することが可能な成膜方法で、中間
層３さらには金属層２を形成することによって、それぞ
れ実質的に均一なポテンシャル障壁を有する界面を得る
ことができる。中間層３や金属層２は、具体的には 1×
10-7Pa以下というような超高真空中で形成することが好
ましい。
【００２５】上述した中間層３の構成材料としては、絶
縁体、金属層２とは異なる金属、または半導体層１とは
異なる半導体を使用することができる。また、中間層３
には絶縁体や異種の金属または半導体からなる第３の物
質を積極的に介在させたもの以外に、金属層２と半導体
層１との反応層等を利用することもできる。このような
中間層３の厚さは10nm以下とする。中間層３の厚さが10
nmを超えると、後述するように所望のパターン形状での
形成が困難となる。
縁体、金属層２とは異なる金属、または半導体層１とは
異なる半導体を使用することができる。また、中間層３
には絶縁体や異種の金属または半導体からなる第３の物
質を積極的に介在させたもの以外に、金属層２と半導体
層１との反応層等を利用することもできる。このような
中間層３の厚さは10nm以下とする。中間層３の厚さが10
nmを超えると、後述するように所望のパターン形状での
形成が困難となる。
【００２６】中間層３は金属２−半導体１の接合界面、
すなわち金属層２の全領域に対して部分的に設けられて
おり、この中間層３の形状は半導体層１表面の平坦なテ
ラス等を利用することによって、所望のパターンに応じ
た形状とすることができる。すなわち、厚さ10nm以下の
中間層３は、例えば単結晶半導体基板からなる半導体層
１の平坦なテラスを利用することによって、最大径が例
えば 1〜 100nm程度の島状体として形成したり、ステッ
プに沿って幅が例えば 1〜 100nm程度の帯状体として形
成したり、さらには特定のテラスのみを覆うように形成
することができる。またテラス幅も、半導体層１表面の
特定結晶面からの角度調整や、大気中での酸化処理と超
高真空中での加熱処理の適切な組合せ等によって、数10
nm〜数100nmの範囲で制御することができる。このよう
に、中間層３は厚さ10nm以下とすると共に、半導体層１
のテラスやステップを利用することによって、最大径が
1〜 100nm程度の島状体や幅が 1〜 100nm程度の帯状体
等として、所望のパターン状に形成することができる。
すなわち金属層２の全領域に対して部分的に設けられて
おり、この中間層３の形状は半導体層１表面の平坦なテ
ラス等を利用することによって、所望のパターンに応じ
た形状とすることができる。すなわち、厚さ10nm以下の
中間層３は、例えば単結晶半導体基板からなる半導体層
１の平坦なテラスを利用することによって、最大径が例
えば 1〜 100nm程度の島状体として形成したり、ステッ
プに沿って幅が例えば 1〜 100nm程度の帯状体として形
成したり、さらには特定のテラスのみを覆うように形成
することができる。またテラス幅も、半導体層１表面の
特定結晶面からの角度調整や、大気中での酸化処理と超
高真空中での加熱処理の適切な組合せ等によって、数10
nm〜数100nmの範囲で制御することができる。このよう
に、中間層３は厚さ10nm以下とすると共に、半導体層１
のテラスやステップを利用することによって、最大径が
1〜 100nm程度の島状体や幅が 1〜 100nm程度の帯状体
等として、所望のパターン状に形成することができる。
【００２７】このようにして、絶縁体、金属層２とは異
なる金属または半導体層１とは異なる半導体からなる厚
さ10nm以下の中間層３を半導体層１上に形成した後に、
上述したような成膜方法で連続して金属層２を形成する
ことによって、各領域Ａ、Ｂ毎に各界面のポテンシャル
障壁が均一な膜状複合構造体４を得ることができる。上
述した膜状複合構造体４の各領域Ａ、Ｂ内のショットキ
ー電流およびショットキー障壁高さは以下の通りとな
る。例えば、中間層３として厚さ10nm以下の絶縁体薄膜
を用いた場合、金属（２）−半導体（１）の接合界面の
うち、第１の領域Ａは半導体層１と金属層２とが直接接
していることから、半導体層１を構成する半導体と金属
層２を構成する金属とに基くショットキー障壁高さを有
しており、このショットキー障壁高さは第１の領域Ａ内
の界面が実質的に均一なポテンシャル障壁を有している
ことから、第１の領域Ａ内で実質的に均一とされてい
る。このような第１の領域Ａでは、例えば探針から金属
層２にトンネル電流を流した場合、弾道電子は上記した
ショットキー障壁高さに応じたショットキー電流として
半導体層１に流れる。
なる金属または半導体層１とは異なる半導体からなる厚
さ10nm以下の中間層３を半導体層１上に形成した後に、
上述したような成膜方法で連続して金属層２を形成する
ことによって、各領域Ａ、Ｂ毎に各界面のポテンシャル
障壁が均一な膜状複合構造体４を得ることができる。上
述した膜状複合構造体４の各領域Ａ、Ｂ内のショットキ
ー電流およびショットキー障壁高さは以下の通りとな
る。例えば、中間層３として厚さ10nm以下の絶縁体薄膜
を用いた場合、金属（２）−半導体（１）の接合界面の
うち、第１の領域Ａは半導体層１と金属層２とが直接接
していることから、半導体層１を構成する半導体と金属
層２を構成する金属とに基くショットキー障壁高さを有
しており、このショットキー障壁高さは第１の領域Ａ内
の界面が実質的に均一なポテンシャル障壁を有している
ことから、第１の領域Ａ内で実質的に均一とされてい
る。このような第１の領域Ａでは、例えば探針から金属
層２にトンネル電流を流した場合、弾道電子は上記した
ショットキー障壁高さに応じたショットキー電流として
半導体層１に流れる。
【００２８】一方、第２の領域Ｂは、半導体層１と金属
層２との間に、絶縁体からなる中間層３が介在されるた
め、金属（Ｍ）−絶縁体（Ｉ）−半導体（Ｓ）接合とな
り、いわゆるＭＩＳ接合に基くショットキー障壁高さを
有しており、このＭＩＳ接合に基くショットキー障壁高
さは、第２の領域Ｂ内の各界面が実質的に均一なポテン
シャル障壁を有していることから、第２の領域Ｂ内で実
質的に均一とされている。このような第２の領域Ｂで
は、金属層２に流したトンネル電流はＭＩＳ接合に基く
ショットキー障壁高さに応じたショットキー電流として
半導体層１に流れる。あるいは、絶縁体からなる中間層
３が例えば弾道電子を強く散乱する場合には、ショット
キー電流そのものが流れなくなる。
層２との間に、絶縁体からなる中間層３が介在されるた
め、金属（Ｍ）−絶縁体（Ｉ）−半導体（Ｓ）接合とな
り、いわゆるＭＩＳ接合に基くショットキー障壁高さを
有しており、このＭＩＳ接合に基くショットキー障壁高
さは、第２の領域Ｂ内の各界面が実質的に均一なポテン
シャル障壁を有していることから、第２の領域Ｂ内で実
質的に均一とされている。このような第２の領域Ｂで
は、金属層２に流したトンネル電流はＭＩＳ接合に基く
ショットキー障壁高さに応じたショットキー電流として
半導体層１に流れる。あるいは、絶縁体からなる中間層
３が例えば弾道電子を強く散乱する場合には、ショット
キー電流そのものが流れなくなる。
【００２９】また、中間層３が金属層２とは異なる金属
で構成されている場合には、この中間層３を構成する金
属と半導体層１との間の金属−半導体界面が第２の領域
Ｂのショットキー障壁高さを支配することになる。従っ
て、このような第２の領域Ｂでは、金属層２にトンネル
電流を流した場合、金属層２とは異なる金属と半導体層
１との界面に基くショットキー障壁高さに応じて、ショ
ットキー電流として半導体層１に電流が流れる。すなわ
ち、第２の領域Ｂは、第１の領域Ａとは異なるショット
キー障壁高さおよびショットキー電流を有することにな
る。
で構成されている場合には、この中間層３を構成する金
属と半導体層１との間の金属−半導体界面が第２の領域
Ｂのショットキー障壁高さを支配することになる。従っ
て、このような第２の領域Ｂでは、金属層２にトンネル
電流を流した場合、金属層２とは異なる金属と半導体層
１との界面に基くショットキー障壁高さに応じて、ショ
ットキー電流として半導体層１に電流が流れる。すなわ
ち、第２の領域Ｂは、第１の領域Ａとは異なるショット
キー障壁高さおよびショットキー電流を有することにな
る。
【００３０】さらに、中間層３が半導体層１とは異なる
半導体で構成されている場合には、この中間層３を構成
する半導体と金属層２との間の金属−半導体界面が第２
の領域Ｂのショットキー障壁高さを支配することにな
る。従って、このような第２の領域Ｂでは、金属層２に
トンネル電流を流した場合、金属層２と半導体層１とは
異なる半導体との界面に基くショットキー障壁高さに応
じて、ショットキー電流として半導体層１に電流が流れ
る。すなわち、第２の領域Ｂは、第１の領域Ａとは異な
るショットキー障壁高さおよびショットキー電流を有す
ることになる。
半導体で構成されている場合には、この中間層３を構成
する半導体と金属層２との間の金属−半導体界面が第２
の領域Ｂのショットキー障壁高さを支配することにな
る。従って、このような第２の領域Ｂでは、金属層２に
トンネル電流を流した場合、金属層２と半導体層１とは
異なる半導体との界面に基くショットキー障壁高さに応
じて、ショットキー電流として半導体層１に電流が流れ
る。すなわち、第２の領域Ｂは、第１の領域Ａとは異な
るショットキー障壁高さおよびショットキー電流を有す
ることになる。
【００３１】このように、金属層２と半導体層１との間
に、絶縁体、金属層３とは異なる金属または半導体層１
とは異なる半導体からなる中間層３を部分的に存在させ
た膜状複合構造体４においては、第１の領域Ａと第２の
領域Ｂのショットキー電流、さらにはショットキー障壁
高さを制御することができる。具体的には、第１の領域
Ａおよび第２の領域Ｂに対して、例えば探針から金属層
２にトンネル電流を流すことによって、各領域Ａ、Ｂ間
でショットキー電流を制御することができる。すなわ
ち、ショットキー電流やショットキー障壁高さが異なる
ナノレベルの複数の微小領域（第１の領域Ａと第２の領
域Ｂ）を、金属（２）−半導体（１）の接合界面（金属
−半導体界面）内に存在させることができる。
に、絶縁体、金属層３とは異なる金属または半導体層１
とは異なる半導体からなる中間層３を部分的に存在させ
た膜状複合構造体４においては、第１の領域Ａと第２の
領域Ｂのショットキー電流、さらにはショットキー障壁
高さを制御することができる。具体的には、第１の領域
Ａおよび第２の領域Ｂに対して、例えば探針から金属層
２にトンネル電流を流すことによって、各領域Ａ、Ｂ間
でショットキー電流を制御することができる。すなわ
ち、ショットキー電流やショットキー障壁高さが異なる
ナノレベルの複数の微小領域（第１の領域Ａと第２の領
域Ｂ）を、金属（２）−半導体（１）の接合界面（金属
−半導体界面）内に存在させることができる。
【００３２】上述したような膜状複合構造体は、第１の
領域Ａと第２の領域Ｂにおける異なるショットキー電
流、さらには異なるショットキー障壁高さを利用して、
ナノレベルで微細化された半導体素子、さらにはメゾス
コピック素子等の新たな機能素子に応用することができ
る。
領域Ａと第２の領域Ｂにおける異なるショットキー電
流、さらには異なるショットキー障壁高さを利用して、
ナノレベルで微細化された半導体素子、さらにはメゾス
コピック素子等の新たな機能素子に応用することができ
る。
【００３３】次に、金属（２）−半導体（１）界面に、
上述したようなナノレベルの微小な第１の領域Ａおよび
第２の領域Ｂが存在することを、ＢＥＥＭ観察で確認し
た具体例について述べる。
上述したようなナノレベルの微小な第１の領域Ａおよび
第２の領域Ｂが存在することを、ＢＥＥＭ観察で確認し
た具体例について述べる。
【００３４】まず、半導体層１としてＳｉ(111) 基板を
用いて、このＳｉ(111) 基板表面に1×10-7Pa以下の超
高真空中でＡｕを成膜した。このＡｕの成膜およびその
評価は、表面や界面の制御や測定の妨げとなる雰囲気か
らの酸素、水、有機物等の吸着を軽減するために、成膜
から評価までを全て超高真空中で行える装置により実施
した。
用いて、このＳｉ(111) 基板表面に1×10-7Pa以下の超
高真空中でＡｕを成膜した。このＡｕの成膜およびその
評価は、表面や界面の制御や測定の妨げとなる雰囲気か
らの酸素、水、有機物等の吸着を軽減するために、成膜
から評価までを全て超高真空中で行える装置により実施
した。
【００３５】上記した装置は、まず制御性に優れた分子
線エピタキシー（ＭＢＥ）法を適用した成膜室を有し、
この成膜室には試料搬送室を介してＳＴＭ準備室が接続
されている。このＳＴＭ準備室はＳＴＭ室に接続されて
おり、このＳＴＭ室はＳＴＭ観察手段とＢＥＥＭ観察手
段を有している。ＳＴＭ準備室では、ＢＥＥＭ測定のた
めの電極付けも行われる。以上の成膜からＳＴＭ観察お
よびＢＥＥＭ観察までが、 2×10-8Pa以下の超高真空に
保たれている。
線エピタキシー（ＭＢＥ）法を適用した成膜室を有し、
この成膜室には試料搬送室を介してＳＴＭ準備室が接続
されている。このＳＴＭ準備室はＳＴＭ室に接続されて
おり、このＳＴＭ室はＳＴＭ観察手段とＢＥＥＭ観察手
段を有している。ＳＴＭ準備室では、ＢＥＥＭ測定のた
めの電極付けも行われる。以上の成膜からＳＴＭ観察お
よびＢＥＥＭ観察までが、 2×10-8Pa以下の超高真空に
保たれている。
【００３６】上記した超高真空成膜−評価装置を用い
て、Ｓｉ(111) 基板の(7×7)表面を成膜面とし、この清
浄なＳｉ(111) ・(7×7)表面にＭＢＥ法で厚さ 3.0nmの
Ａｕを成膜した。成膜時の基板温度は、Ａｕの蒸発源の
影響を受けて、約423K程度になっていた。続いて、上記
した超高真空成膜−評価装置で、Ａｕ膜の同一箇所のＳ
ＴＭ観察およびＢＥＥＭ観察を行った。図２にＳＴＭ像
を、図３にＢＥＥＭ像を示す。観察範囲は 100× 100nm
2 である。ＢＥＥＭ像はＢＥＥＭ電流の強弱によりコン
トラストをつけた。
て、Ｓｉ(111) 基板の(7×7)表面を成膜面とし、この清
浄なＳｉ(111) ・(7×7)表面にＭＢＥ法で厚さ 3.0nmの
Ａｕを成膜した。成膜時の基板温度は、Ａｕの蒸発源の
影響を受けて、約423K程度になっていた。続いて、上記
した超高真空成膜−評価装置で、Ａｕ膜の同一箇所のＳ
ＴＭ観察およびＢＥＥＭ観察を行った。図２にＳＴＭ像
を、図３にＢＥＥＭ像を示す。観察範囲は 100× 100nm
2 である。ＢＥＥＭ像はＢＥＥＭ電流の強弱によりコン
トラストをつけた。
【００３７】図２に示すＳＴＭ像から明らかなように、
Ａｕは大小の島状に成長している。また、ＢＥＥＭでは
界面に到達する弾道電流が膜厚の増加と共に減少するた
め、ＢＥＥＭ電流も膜厚の増加と共に減少する。従っ
て、大きな島では小さい島に比べてＢＥＥＭ電流は小さ
くなる。図３に示すＢＥＥＭ像はこれを受けて、大まか
にＳＴＭ像のコントラストを反転したような像になって
いる。ただし、ＢＥＥＭ像の中には、ＳＴＭ像による島
状部に対応する部分内に、黒色領域すなわちＢＥＥＭ電
流が極端に低い領域が存在していた。この状態を図４に
模式的に示す。図４は図３に示すＢＥＥＭ像の一部を模
式的に示したものであり、点描した部分が黒色領域であ
る。また、図４の破線で囲んだ領域（斜線領域）は同一
箇所のＳＴＭ像による島状部を示したものである。
Ａｕは大小の島状に成長している。また、ＢＥＥＭでは
界面に到達する弾道電流が膜厚の増加と共に減少するた
め、ＢＥＥＭ電流も膜厚の増加と共に減少する。従っ
て、大きな島では小さい島に比べてＢＥＥＭ電流は小さ
くなる。図３に示すＢＥＥＭ像はこれを受けて、大まか
にＳＴＭ像のコントラストを反転したような像になって
いる。ただし、ＢＥＥＭ像の中には、ＳＴＭ像による島
状部に対応する部分内に、黒色領域すなわちＢＥＥＭ電
流が極端に低い領域が存在していた。この状態を図４に
模式的に示す。図４は図３に示すＢＥＥＭ像の一部を模
式的に示したものであり、点描した部分が黒色領域であ
る。また、図４の破線で囲んだ領域（斜線領域）は同一
箇所のＳＴＭ像による島状部を示したものである。
【００３８】上記したＡｕの本来の島状領域（図４に矢
印ａで示す部分／黒色領域以外の部分）と黒色領域（図
４に矢印ｂで示す部分）とについて、ＢＥＥＭ電流のチ
ップ電圧依存性、いわゆるＢＥＥＭスペクトルを評価し
た。その結果を図５に示す。領域（ａ）ではＢＥＥＭ電
流がＡｕ／Ｓｉ(111) のショットキー障壁高さである0.
8eV付近から立ち上がるスペクトルを示した。一方、領
域（ｂ）では電子エネルギーを増やしてもＢＥＥＭ電流
の増加は見られなかった。
印ａで示す部分／黒色領域以外の部分）と黒色領域（図
４に矢印ｂで示す部分）とについて、ＢＥＥＭ電流のチ
ップ電圧依存性、いわゆるＢＥＥＭスペクトルを評価し
た。その結果を図５に示す。領域（ａ）ではＢＥＥＭ電
流がＡｕ／Ｓｉ(111) のショットキー障壁高さである0.
8eV付近から立ち上がるスペクトルを示した。一方、領
域（ｂ）では電子エネルギーを増やしてもＢＥＥＭ電流
の増加は見られなかった。
【００３９】上述した領域（ｂ）において、通常のＡｕ
／Ｓｉ(111) 界面のように、ＢＥＥＭ電流の増加が見ら
れなかったのは、Ａｕ／Ｓｉ(111) 界面にＡｕとＳｉと
の反応物が存在しているためであると考えられる。これ
は、成膜時に基板温度が423K程度まで上昇していたた
め、この基板温度によりＡｕとＳｉとが低温反応したも
のである。このことは、上記試料を573K、30min の条件
で再度アニールし、界面での反応を促進させたところ、
試料全面でＢＥＥＭ電流が検出限界以下となったことに
より確認された。界面にＡｕとＳｉとの反応物層が存在
すると、この反応物層を通過する際に弾道電子が強く散
乱されるため、ＢＥＥＭ電流（ショットキー電流）はほ
とんど流れなくなる。このようなＢＥＥＭ電流が異なる
複数の領域が存在することは、ＳＴＭ観察だけでは知る
ことができなかったものであり、ＢＥＥＭ観察を併用す
ることではじめて特定されたものである。
／Ｓｉ(111) 界面のように、ＢＥＥＭ電流の増加が見ら
れなかったのは、Ａｕ／Ｓｉ(111) 界面にＡｕとＳｉと
の反応物が存在しているためであると考えられる。これ
は、成膜時に基板温度が423K程度まで上昇していたた
め、この基板温度によりＡｕとＳｉとが低温反応したも
のである。このことは、上記試料を573K、30min の条件
で再度アニールし、界面での反応を促進させたところ、
試料全面でＢＥＥＭ電流が検出限界以下となったことに
より確認された。界面にＡｕとＳｉとの反応物層が存在
すると、この反応物層を通過する際に弾道電子が強く散
乱されるため、ＢＥＥＭ電流（ショットキー電流）はほ
とんど流れなくなる。このようなＢＥＥＭ電流が異なる
複数の領域が存在することは、ＳＴＭ観察だけでは知る
ことができなかったものであり、ＢＥＥＭ観察を併用す
ることではじめて特定されたものである。
【００４０】このように、界面にＡｕとＳｉとの反応物
層を部分的に存在させることによって、Ａｕ／Ｓｉ(11
1) 界面に他の不純物が存在しない領域（第１の領域Ａ
に相当）と、界面にＡｕ−Ｓｉ反応物を存在させた領域
（第２の領域Ｂに相当）とを得ることができ、これらに
よりショットキー電流が異なる複数の領域を有する膜状
複合構造体が得られる。また、Ａｕ／Ｓｉ(111) 界面に
おけるＡｕ−Ｓｉ反応物の生成は、Ｓｉ(111) 基板の表
面状態、成膜時の基板温度等により制御することができ
るため、本発明の第２の領域に相当するＡｕ−Ｓｉ反応
物が界面に存在する領域を制御することができる。
層を部分的に存在させることによって、Ａｕ／Ｓｉ(11
1) 界面に他の不純物が存在しない領域（第１の領域Ａ
に相当）と、界面にＡｕ−Ｓｉ反応物を存在させた領域
（第２の領域Ｂに相当）とを得ることができ、これらに
よりショットキー電流が異なる複数の領域を有する膜状
複合構造体が得られる。また、Ａｕ／Ｓｉ(111) 界面に
おけるＡｕ−Ｓｉ反応物の生成は、Ｓｉ(111) 基板の表
面状態、成膜時の基板温度等により制御することができ
るため、本発明の第２の領域に相当するＡｕ−Ｓｉ反応
物が界面に存在する領域を制御することができる。
【００４１】ただし、上記したＡｕ−Ｓｉ反応物の生成
制御およびその領域制御は、制御性が低いため、次にＳ
ｉ基板の表面状態や成膜時の基板温度等を制御すること
によって、Ａｕ／Ｓｉ(111) 界面にＡｕ−Ｓｉ反応物等
の不純物を存在させることなく、Ａｕ−Ｓｉ界面のみか
らなるＡｕ膜を成膜した例について述べる。
制御およびその領域制御は、制御性が低いため、次にＳ
ｉ基板の表面状態や成膜時の基板温度等を制御すること
によって、Ａｕ／Ｓｉ(111) 界面にＡｕ−Ｓｉ反応物等
の不純物を存在させることなく、Ａｕ−Ｓｉ界面のみか
らなるＡｕ膜を成膜した例について述べる。
【００４２】まず、Ｓｉ(111) ・(7×7)ＤＡＳ(Dimar A
datom Stacking Fault) 構造は、ダングリングボンドを
多く含み、このダングリングボンドは化学的に活性であ
るため、Ａｕ−Ｓｉの低温反応を抑制するためにはない
ほうがよい。そこで、Ａｕ成長の初期状態として、Ｓｉ
(111) ・(31/2 × 31/2 ）・Ａｕ表面を用いた。
datom Stacking Fault) 構造は、ダングリングボンドを
多く含み、このダングリングボンドは化学的に活性であ
るため、Ａｕ−Ｓｉの低温反応を抑制するためにはない
ほうがよい。そこで、Ａｕ成長の初期状態として、Ｓｉ
(111) ・(31/2 × 31/2 ）・Ａｕ表面を用いた。
【００４３】Ａｕの蒸発量が 2分子層以下では、基板を
973K程度まで加熱しても、Ａｕ原子はＳｉ原子と低温反
応を起こさず、Ａｕ原子はＳｉ原子と協力して、安定な
再配列状態を表面に形成する。また、蒸発量が 1.5分子
層（膜厚0.2nm)程度では、基板温度573K程度で(31/2 ×
31/2 ）構造となる。そこで、まず基板温度573KでＡｕ
を約 0.2nm成膜した後、Ａｕ−Ｓｉの低温反応を抑制す
るために、一旦基板を搬送室で室温まで冷却し、再度Ｍ
ＢＥ室に導入してＡｕを 3.0nm成膜した。
973K程度まで加熱しても、Ａｕ原子はＳｉ原子と低温反
応を起こさず、Ａｕ原子はＳｉ原子と協力して、安定な
再配列状態を表面に形成する。また、蒸発量が 1.5分子
層（膜厚0.2nm)程度では、基板温度573K程度で(31/2 ×
31/2 ）構造となる。そこで、まず基板温度573KでＡｕ
を約 0.2nm成膜した後、Ａｕ−Ｓｉの低温反応を抑制す
るために、一旦基板を搬送室で室温まで冷却し、再度Ｍ
ＢＥ室に導入してＡｕを 3.0nm成膜した。
【００４４】得られたＡｕ膜のＳＴＭ観察およびＢＥＥ
Ｍ観察を行ったところ、ＳＴＭ像からＡｕが10nm程度の
島状体として存在していることが確認された。この島状
Ａｕ膜のＢＥＥＭ像はコントラストがほとんどなく、ま
たその内部の代表的なＢＥＥＭスペクトルでは 0.8eV付
近からの立上がりが観察された。これらからＢＥＥＭ像
のコントラストの乏しさは、ＢＥＥＭ電流の強度が均一
であることを示していることが分かる。よって、島状Ａ
ｕ膜内の界面のポテンシャル障壁は実質的に均一で、か
つ界面でのショットキー障壁高さは実質的に均一である
ことが確認された。
Ｍ観察を行ったところ、ＳＴＭ像からＡｕが10nm程度の
島状体として存在していることが確認された。この島状
Ａｕ膜のＢＥＥＭ像はコントラストがほとんどなく、ま
たその内部の代表的なＢＥＥＭスペクトルでは 0.8eV付
近からの立上がりが観察された。これらからＢＥＥＭ像
のコントラストの乏しさは、ＢＥＥＭ電流の強度が均一
であることを示していることが分かる。よって、島状Ａ
ｕ膜内の界面のポテンシャル障壁は実質的に均一で、か
つ界面でのショットキー障壁高さは実質的に均一である
ことが確認された。
【００４５】上記した島状Ａｕ膜は、図１に示した膜状
複合構造体４の中間層３として使用することができ、こ
の島状Ａｕ膜上を含めてＳｉ基板上に他の金属層、例え
ば厚さ10nm程度のＡｇ層を形成することによって、図１
に示した膜状複合構造体４を得ることができる。
複合構造体４の中間層３として使用することができ、こ
の島状Ａｕ膜上を含めてＳｉ基板上に他の金属層、例え
ば厚さ10nm程度のＡｇ層を形成することによって、図１
に示した膜状複合構造体４を得ることができる。
【００４６】次に、上述したＡｕ膜の成膜結果を踏まえ
て、中間層３として第３の物質を介在させた膜状複合構
造体４の作製例およびその評価結果について述べる。な
お、各膜の成膜から評価までは上述した超高真空成膜−
評価装置を用いて行った。
て、中間層３として第３の物質を介在させた膜状複合構
造体４の作製例およびその評価結果について述べる。な
お、各膜の成膜から評価までは上述した超高真空成膜−
評価装置を用いて行った。
【００４７】実施例１ まず、Ｓｉ(111) ・(7×7)基板を半導体層１として用
い、このＳｉ基板表面のテラスの大きさを、大気中での
酸化処理と超高真空中での加熱処理により約50nmに制御
した。このようなテラスを有する清浄なＳｉ(111) ・(7
×7)基板の表面上に、まず基板温度を303Kに制御しつつ
ＡｕをＭＢＥ法で 1nm成膜した。引き続いて、基板温度
を303Kに制御しつつＡｇをＭＢＥ法で10nm成膜した。こ
こで、Ａｕ膜は中間層３として形成したものであり、そ
の上に形成したＡｇ膜が金属層２となるものである。
い、このＳｉ基板表面のテラスの大きさを、大気中での
酸化処理と超高真空中での加熱処理により約50nmに制御
した。このようなテラスを有する清浄なＳｉ(111) ・(7
×7)基板の表面上に、まず基板温度を303Kに制御しつつ
ＡｕをＭＢＥ法で 1nm成膜した。引き続いて、基板温度
を303Kに制御しつつＡｇをＭＢＥ法で10nm成膜した。こ
こで、Ａｕ膜は中間層３として形成したものであり、そ
の上に形成したＡｇ膜が金属層２となるものである。
【００４８】このような複合膜のＳＴＭ観察およびＢＥ
ＥＭ観察を行ったところ、Ａｕ膜はテラス上に島状体と
して存在しており、ＡｇがＳｉ基板と界面を形成してい
る領域と、Ａｕ中間層が存在して、ＡｕがＳｉ基板と界
面を形成している領域とが共存していることが確認され
た。また、各界面のポテンシャル障壁が実質的に均一で
あることがＢＥＥＭ像から確認された。
ＥＭ観察を行ったところ、Ａｕ膜はテラス上に島状体と
して存在しており、ＡｇがＳｉ基板と界面を形成してい
る領域と、Ａｕ中間層が存在して、ＡｕがＳｉ基板と界
面を形成している領域とが共存していることが確認され
た。また、各界面のポテンシャル障壁が実質的に均一で
あることがＢＥＥＭ像から確認された。
【００４９】さらに図６に、Ａｇ−Ｓｉ界面領域のＢＥ
ＥＭスペクトルの測定結果と、Ａｕ−Ｓｉ界面領域のＢ
ＥＥＭスペクトルの測定結果を示す。Ａｇ−Ｓｉ界面領
域ではＢＥＥＭ電流がＡｇ−Ｓｉのショットキー障壁高
さである 0.7eV付近から立ち上がるスペクトルを示し、
一方Ａｕ−Ｓｉ界面領域ではＢＥＥＭ電流がＡｕ−Ｓｉ
のショットキー障壁高さである 0.8eV付近から立ち上が
るスペクトルを示した。これらから、ショットキー障壁
高さが異なる複数の領域が共存していることが確認され
た。
ＥＭスペクトルの測定結果と、Ａｕ−Ｓｉ界面領域のＢ
ＥＥＭスペクトルの測定結果を示す。Ａｇ−Ｓｉ界面領
域ではＢＥＥＭ電流がＡｇ−Ｓｉのショットキー障壁高
さである 0.7eV付近から立ち上がるスペクトルを示し、
一方Ａｕ−Ｓｉ界面領域ではＢＥＥＭ電流がＡｕ−Ｓｉ
のショットキー障壁高さである 0.8eV付近から立ち上が
るスペクトルを示した。これらから、ショットキー障壁
高さが異なる複数の領域が共存していることが確認され
た。
【００５０】実施例２ Ｓｉ(111) ・(7×7)基板を半導体層１として用い、この
清浄なＳｉ(111) ・(7×7)基板の表面上に、まず基板温
度を973Kに制御しつつ、絶縁体であるＣａＦ2 をＭＢＥ
法で 1nm成膜した。このＣａＦ2 膜はステップから帯状
に成長していた。次いで、基板温度を303Kに制御し、Ｃ
ａＦ2 膜上を含めてＡｕをＭＢＥ法で5.0nm成膜した。
ここで、ＣａＦ2 膜は中間層３として形成したものであ
り、その上に形成したＡｕ膜が金属層２となるものであ
る。
清浄なＳｉ(111) ・(7×7)基板の表面上に、まず基板温
度を973Kに制御しつつ、絶縁体であるＣａＦ2 をＭＢＥ
法で 1nm成膜した。このＣａＦ2 膜はステップから帯状
に成長していた。次いで、基板温度を303Kに制御し、Ｃ
ａＦ2 膜上を含めてＡｕをＭＢＥ法で5.0nm成膜した。
ここで、ＣａＦ2 膜は中間層３として形成したものであ
り、その上に形成したＡｕ膜が金属層２となるものであ
る。
【００５１】このような複合膜のＳＴＭ観察およびＢＥ
ＥＭ観察を行ったところ、ＡｕがＳｉ基板と直接界面を
形成している領域と、厚さ 1nmの帯状ＣａＦ2 膜がＡｕ
−Ｓｉ界面に介在された領域とが共存していることが確
認された。また、これら各領域のＢＥＥＭスペクトルか
らは、ショットキー障壁高さが異なることが確認され
た。
ＥＭ観察を行ったところ、ＡｕがＳｉ基板と直接界面を
形成している領域と、厚さ 1nmの帯状ＣａＦ2 膜がＡｕ
−Ｓｉ界面に介在された領域とが共存していることが確
認された。また、これら各領域のＢＥＥＭスペクトルか
らは、ショットキー障壁高さが異なることが確認され
た。
【００５２】実施例３ Ｓｉ(111) ・(7×7)基板を半導体層１として用い、この
Ｓｉ基板表面のテラスの大きさを、大気中での酸化処理
と超高真空中での加熱処理により約50nmに制御した。こ
のようなテラスを有する清浄なＳｉ(111) ・(7×7)基板
の表面上に、まず基板温度を773Kに制御しつつ、絶縁体
であるＣａＦ2 をＭＢＥ法で 1nm成膜した。次いで、基
板温度を303Kに制御し、ＣａＦ2 膜上を含めてＡｕをＭ
ＢＥ法で5.0nm成膜した。ここで、ＣａＦ2 膜は中間層
３として形成したものであり、その上に形成したＡｕ膜
が金属層２となるものである。
Ｓｉ基板表面のテラスの大きさを、大気中での酸化処理
と超高真空中での加熱処理により約50nmに制御した。こ
のようなテラスを有する清浄なＳｉ(111) ・(7×7)基板
の表面上に、まず基板温度を773Kに制御しつつ、絶縁体
であるＣａＦ2 をＭＢＥ法で 1nm成膜した。次いで、基
板温度を303Kに制御し、ＣａＦ2 膜上を含めてＡｕをＭ
ＢＥ法で5.0nm成膜した。ここで、ＣａＦ2 膜は中間層
３として形成したものであり、その上に形成したＡｕ膜
が金属層２となるものである。
【００５３】このような複合膜のＳＴＭ観察およびＢＥ
ＥＭ観察を行ったところ、ＣａＦ2膜はテラス上に島状
体として存在しており、この厚さ 1nmのＣａＦ2 膜がＡ
ｕ−Ｓｉ界面に介在された領域と、ＡｕがＳｉ基板と直
接界面を形成している領域とが共存していることが確認
された。また、これら各領域のＢＥＥＭスペクトルから
は、ショットキー障壁高さが異なることが確認された。
ＥＭ観察を行ったところ、ＣａＦ2膜はテラス上に島状
体として存在しており、この厚さ 1nmのＣａＦ2 膜がＡ
ｕ−Ｓｉ界面に介在された領域と、ＡｕがＳｉ基板と直
接界面を形成している領域とが共存していることが確認
された。また、これら各領域のＢＥＥＭスペクトルから
は、ショットキー障壁高さが異なることが確認された。
【００５４】
【発明の効果】以上説明したように、本発明の膜状複合
構造体によれば、ショットキー電流やショットキー障壁
高さが異なる複数の微小領域を金属−半導体界面内に作
り込むことができる。よって、各種の機能素子等の開発
に大きく寄与するものである。
構造体によれば、ショットキー電流やショットキー障壁
高さが異なる複数の微小領域を金属−半導体界面内に作
り込むことができる。よって、各種の機能素子等の開発
に大きく寄与するものである。
【図１】 本発明の膜状複合構造体の一実施形態の構造
を模式的に示す断面図である。
を模式的に示す断面図である。
【図２】 本発明の膜状複合構造体における各領域の確
認結果として示したＡｕ膜のＳＴＭ写真である。
認結果として示したＡｕ膜のＳＴＭ写真である。
【図３】 図３に示すＳＴＭ写真と同一箇所のＢＥＥＭ
写真である。
写真である。
【図４】 図２に示すＡｕ膜のＢＥＥＭ写真の一部を模
式的に示す図である。
式的に示す図である。
【図５】 図２に示すＡｕ膜のＡｕ−Ｓｉ界面およびＡ
ｕ−Ｓｉ反応物を有する界面のＢＥＥＭスペクトルの測
定結果を示す図である。
ｕ−Ｓｉ反応物を有する界面のＢＥＥＭスペクトルの測
定結果を示す図である。
【図６】 本発明の一実施例による膜状複合構造体のＡ
ｇ−Ｓｉ界面およびＡｕ−Ｓｉ界面のＢＥＥＭスペクト
ルの測定結果を示す図である。
ｇ−Ｓｉ界面およびＡｕ−Ｓｉ界面のＢＥＥＭスペクト
ルの測定結果を示す図である。
１……半導体層 ２……中間層 ３……金属層 ４……膜状複合構造体 Ａ……第１の領域 Ｂ……第２の領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角谷 透 東京都足立区千住４−31−８−401 (72)発明者 田中 俊一郎 神奈川県横浜市瀬谷区本郷１−35−12
Claims (6)
- 【請求項１】 半導体層と、前記半導体層上に形成され
た厚さ20nm以下の金属層とを具備し、前記金属層は、前
記半導体層と直接接している第１の領域と、前記半導体
層との間に絶縁体、前記金属層とは異なる金属または前
記半導体層とは異なる半導体からなり、かつ厚さ10nm以
下の中間層が介在され、前記第１の領域とはショットキ
ー電流が異なる第２の領域とを有していることを特徴と
する膜状複合構造体。 - 【請求項２】 請求項１記載の膜状複合構造体におい
て、 前記第１の領域および第２の領域は、各領域内における
各界面がそれぞれ実質的に均一なポテンシャル障壁を有
していることを特徴とする膜状複合構造体。 - 【請求項３】 請求項１記載の膜状複合構造体におい
て、 前記第１の領域および第２の領域は異なるショットキー
障壁高さを有し、かつ前記第１の領域および第２の領域
はそれぞれ各領域内で実質的に均一なショットキー障壁
高さを有していることを特徴とする膜状複合構造体。 - 【請求項４】 請求項１記載の膜状複合構造体におい
て、 前記第２の領域は、前記金属層の全領域に対して、所望
のパターンに応じて部分的に設けられていることを特徴
とする膜状複合構造体。 - 【請求項５】 請求項１記載の膜状複合構造体におい
て、 前記中間層は、前記半導体層と金属層との間に、最大径
が 100nm以下の島状体として存在していることを特徴と
する膜状複合構造体。 - 【請求項６】 請求項１記載の膜状複合構造体におい
て、 前記中間層は、前記半導体層と金属層との間に、幅 100
nm以下の帯状体として存在していることを特徴とする膜
状複合構造体状。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337476A JPH10163468A (ja) | 1996-12-03 | 1996-12-03 | 膜状複合構造体 |
| EP97946080A EP0945904A4 (en) | 1996-12-03 | 1997-12-03 | COMPOSITE FILM STRUCTURE AND PRODUCTION METHOD |
| KR1019997004919A KR100335701B1 (ko) | 1996-12-03 | 1997-12-03 | 막형상 복합구조체 및 그 제조방법 |
| PCT/JP1997/004417 WO1998025308A1 (fr) | 1996-12-03 | 1997-12-03 | Structure composite de type film et procede de fabrication |
| CNB971815135A CN1156012C (zh) | 1996-12-03 | 1997-12-03 | 膜状复合结构体及其制造方法 |
| US09/319,210 US6452244B1 (en) | 1996-12-03 | 1997-12-03 | Film-like composite structure and method of manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337476A JPH10163468A (ja) | 1996-12-03 | 1996-12-03 | 膜状複合構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163468A true JPH10163468A (ja) | 1998-06-19 |
Family
ID=18309011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8337476A Pending JPH10163468A (ja) | 1996-12-03 | 1996-12-03 | 膜状複合構造体 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6452244B1 (ja) |
| EP (1) | EP0945904A4 (ja) |
| JP (1) | JPH10163468A (ja) |
| KR (1) | KR100335701B1 (ja) |
| CN (1) | CN1156012C (ja) |
| WO (1) | WO1998025308A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11183488A (ja) * | 1997-12-25 | 1999-07-09 | Japan Science & Technology Corp | Ｂｅｅｍ測定装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US9653296B2 (en) | 2014-05-22 | 2017-05-16 | Infineon Technologies Ag | Method for processing a semiconductor device and semiconductor device |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| DE112017005855T5 (de) | 2016-11-18 | 2019-08-01 | Acorn Technologies, Inc. | Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe |
| CN110459592B (zh) | 2019-07-11 | 2024-07-26 | 瑞能半导体科技股份有限公司 | 半导体器件及其制造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1265017A (ja) * | 1968-08-19 | 1972-03-01 | ||
| US3699408A (en) * | 1970-01-23 | 1972-10-17 | Nippon Electric Co | Gallium-arsenide schottky barrier type semiconductor device |
| GB1348811A (en) * | 1970-11-27 | 1974-03-27 | Siemens Ag | Production of schottky contacts |
| US3742315A (en) * | 1971-10-18 | 1973-06-26 | Matsushita Electronics Corp | Schottky barrier type semiconductor device with improved backward breakdown voltage characteristic |
| JPS51126761A (en) * | 1975-04-25 | 1976-11-05 | Sony Corp | Schottky barrier type semi-conductor unit |
| DE3219606A1 (de) * | 1982-05-25 | 1983-12-01 | Siemens AG, 1000 Berlin und 8000 München | Schottky-leistungsdiode |
| US4816879A (en) * | 1982-12-08 | 1989-03-28 | North American Philips Corporation, Signetics Division | Schottky-type rectifier having controllable barrier height |
| JPS62193280A (ja) * | 1986-02-20 | 1987-08-25 | Fuji Electric Co Ltd | シヨツトキ−バリアダイオ−ド |
| JPH0677464A (ja) * | 1992-08-25 | 1994-03-18 | Shindengen Electric Mfg Co Ltd | ショットキバリア半導体装置 |
| JPH08116072A (ja) | 1994-10-17 | 1996-05-07 | Murata Mfg Co Ltd | ショットキーバリア半導体装置 |
| JPH09307120A (ja) * | 1996-05-14 | 1997-11-28 | Rohm Co Ltd | ショットキーバリア半導体装置およびその製法 |
| US5898210A (en) * | 1996-06-14 | 1999-04-27 | The United States Of America As Represented By The Secretary Of The Army | Semiconductor diode with high turn on and breakdown voltages |
-
1996
- 1996-12-03 JP JP8337476A patent/JPH10163468A/ja active Pending
-
1997
- 1997-12-03 US US09/319,210 patent/US6452244B1/en not_active Expired - Fee Related
- 1997-12-03 WO PCT/JP1997/004417 patent/WO1998025308A1/ja not_active Ceased
- 1997-12-03 KR KR1019997004919A patent/KR100335701B1/ko not_active Expired - Fee Related
- 1997-12-03 EP EP97946080A patent/EP0945904A4/en not_active Ceased
- 1997-12-03 CN CNB971815135A patent/CN1156012C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11183488A (ja) * | 1997-12-25 | 1999-07-09 | Japan Science & Technology Corp | Ｂｅｅｍ測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0945904A4 (en) | 2000-02-09 |
| KR100335701B1 (ko) | 2002-05-08 |
| US6452244B1 (en) | 2002-09-17 |
| KR20000057378A (ko) | 2000-09-15 |
| WO1998025308A1 (fr) | 1998-06-11 |
| EP0945904A1 (en) | 1999-09-29 |
| CN1156012C (zh) | 2004-06-30 |
| CN1245587A (zh) | 2000-02-23 |
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| JPH1093110A (ja) | 半導体デバイス及びその製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |