JPH10163490A - トランジスタの製造方法 - Google Patents

トランジスタの製造方法

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JPH10163490A
JPH10163490A JP9217581A JP21758197A JPH10163490A JP H10163490 A JPH10163490 A JP H10163490A JP 9217581 A JP9217581 A JP 9217581A JP 21758197 A JP21758197 A JP 21758197A JP H10163490 A JPH10163490 A JP H10163490A
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forming
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ion implantation
punch
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Seikan Ryo
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】ソース及びドレイン間のパンチスルーを阻止す
る。 【解決手段】パッド酸化膜１０２の形成された半導体基
板上に、パッド酸化膜１０２の所定領域を露出させるホ
ールを備えた絶縁膜パターンを形成し、この絶縁膜パタ
ーンをイオン注入マスクとして半導体基板内に半導体基
板と同一の導電型の不純物イオンを注入して、露出した
パッド酸化膜１０２の下にパンチスルー阻止領域１１０
を形成し、露出したパッド酸化膜１０２を取り除く。次
いで、ゲート絶縁膜を形成し、更にホール内のゲート絶
縁膜上にゲート電極を形成し、ゲート電極周辺のゲート
絶縁膜及びその下の絶縁膜パターンを順次に取り除く。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特にパンチスルー阻止領域を有するＭＯＳト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴ってゲートの
長さも縮まっている。従って、0.1〜0.35μm又はそれ以
下のゲート長を有するトランジスタの製造において解決
すべき問題の１つは、トランジスタのソース及びドレイ
ン間のパンチスルー現象を阻止することである。パンチ
スルー現象が発生すると、ソース及びドレイン間に不要
な漏れ電流が流れるようになる。
【０００３】パンチスルー現象を阻止するための従来の
方法として、ゲート電極を形成する前に、フォトマスク
を用いて局部的なイオン注入を行うものがある。この方
法では、ゲート電極を形成する前に、半導体基板中のゲ
ート電極の形成される部分以外の部分をマスクで覆った
状態で、半導体基板、即ちウェル領域に当該ウェル領域
と同一の導電型の不純物をイオン注入することによって
半導体基板内にパンチスルー阻止領域を形成する。この
ような従来の技術による局部的なイオン注入方法は、簡
単な工程で実現することが可能であるが、ゲート電極を
形成する前に局部的イオン注入を行うために、ゲート電
極を形成する際に、ゲート電極とチャンネル領域がミス
アラインされる虞がある。
【０００４】ソース及びドレイン間のパンチスルーを阻
止するための従来の他の方法として、半導体基板の全面
にグローバルイオン注入を行う方法がある。この方法に
よれば、半導体基板の全面に不純物イオンを所定のドー
ズ量及びイオン注入エネルギで注入する、深いイオン注
入工程(deep implantation process) を施すことによっ
てパンチスルー阻止領域を形成する。次に、トランジス
タのスレショルド電圧を調節するために、前記深いイオ
ン注入工程時のエネルギより低いエネルギで浅いイオン
注入工程(shallow implantation process)を施すことに
よってスレショルド電圧調節領域を形成する。しかしな
がら、この方法によれば、後続工程で形成されるソース
／ドレイン領域の底面が前記パンチスルー阻止領域と重
なる。この結果、ソース／ドレインの接合静電容量が増
加し、よってトランジスタのスイッチング速度が遅くな
ってしまう。
【０００５】
【発明が解決しようとする課題】本発明は、上記の従来
の技術による問題点に鑑みてなされたものであって、ソ
ース／ドレイン領域の接合静電容量が増大する現象を阻
止すると共に、ゲート電極とのミスアラインメントを阻
止し得るパンチスルー阻止領域を有するトランジスタの
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明によるトランジスタの製造方法は、まずパ
ッド酸化膜の形成された半導体基板上に前記パッド酸化
膜の所定領域を露出させるホールを備えた絶縁膜パター
ンを形成する。次いで、前記絶縁膜パターンをイオン注
入マスクとして前記半導体基板内に前記半導体基板と同
一の導電型の不純物イオンを注入することによって前記
露出したパッド酸化膜の下にパンチスルー阻止領域を形
成する。次いで、前記露出したパッド酸化膜を取り除
き、結果物上にゲート絶縁膜を形成し、前記絶縁膜パタ
ーンのホール内のゲート絶縁膜上にゲート電極を形成す
る。次いで、前記ゲート電極周辺のゲート絶縁膜及びそ
の下の絶縁膜パターンを順次に取り除く。
【０００７】ここで、前記パンチスルー阻止領域を形成
する段階前又は後に、トランジスタのスレショルド電圧
調節領域を形成するための不純物イオン注入段階をさら
に含むことが好ましい。この際、前記パンチスルー阻止
領域を形成するための不純物イオン注入時のイオン注入
エネルギは、前記スレショルド電圧調節領域を形成する
ための不純物イオン注入時のイオン注入エネルギより高
く形成する。
【０００８】
【発明の実施の形態】以下、添付図面に基づき本発明の
好適な実施の形態を詳細に説明する。
【０００９】先ず、図１に示すように、半導体基板１０
０上にパッド酸化膜１０２を形成し、その上に絶縁膜１
０４、例えば窒化膜を所定の厚さに形成する。この絶縁
膜１０４は後続工程で形成されるゲート電極の厚さと同
一の厚さに形成することが好ましい。ここで、半導体基
板１００はトランジスタのチャンネルタイプによってＰ
ウェル又はＮウェルとなる。
【００１０】次いで、図２に示すように、絶縁膜１０４
をパタニングしてパッド酸化膜１０２の所定領域を露出
させるホールｈを有する絶縁膜パターン１０４Ａを形成
する。
【００１１】次いで、図３に示すように、絶縁膜パター
ン１０４Ａをイオン注入マスクとして、半導体基板１０
０内に所定の不純物イオン１０６、例えば半導体基板１
００と同一の導電型の不純物を注入することによって、
露出したパッド酸化膜１０２の下にパンチスルー阻止領
域１１０を形成する。
【００１２】ここで、通常は、ＰＭＯＳトランジスタ領
域においてパンチスルー現象が発生し易いため、ＰＭＯ
Ｓトランジスタ領域に限って局部的なイオン注入を行っ
ても良い。また、パンチスルー阻止領域１１０の形成前
又は後にスレショルド電圧を調節するためのイオン注入
段階をさらに備えても良い。
【００１３】この実施の形態では、パンチスルー阻止領
域１１０を形成するための不純物イオン１０６をスレシ
ョルド電圧を調節するための不純物イオンより高いイオ
ン注入エネルギで注入することによって、パンチスルー
阻止領域１１０をスレショルド電圧調節領域（図示せ
ず）より深く形成する。例えば、スレショルド電圧を調
節するために不純物イオンを約４０ｋｅＶのエネルギと
約3.5×1012原子／cm2のドーズ量で注入する場合、パン
チスルー阻止領域１１０を形成するためには不純物イオ
ン１０６を約１００ｋｅＶのエネルギと約2.0×1012原
子／cm2のドーズ量で注入する。これは、パンチスルー
阻止領域１１０を形成するための深いイオン注入工程が
トランジスタのスレショルド電圧に及ぼす影響を最小化
するためである。
【００１４】次いで、図４に示すように、パッド酸化膜
１０２のうちホールｈにより露出した部分は、パンチス
ルー阻止領域１１０を形成するためのイオン注入時に損
傷されるため、当該露出したパッド酸化膜１０２を取り
除く。
【００１５】次いで、図５に示すように、結果物の全面
にゲート絶縁膜１１２、例えば熱酸化膜を薄く形成す
る。この際、絶縁膜パターン１０４Ａを窒化膜で形成し
た場合は、ゲート絶縁膜１１２は、ホールｈによって露
出された半導体基板１００の表面、即ちパンチスルー阻
止領域１１０の表面にのみ選択的に形成される。
【００１６】次いで、図６に示すように、結果物の全面
にゲート電極形成用の導電物質を蒸着した後に、ホール
ｈ内にのみ導電物質が残るよう該導電物質をエッチバッ
クして、ホールｈ内にゲート電極１２０を形成する。こ
の際、導電物質として、イオン注入マスクとして用いら
れた絶縁膜パターン１０４Ａに対して選択的な食刻が可
能な物質を用いることが好ましい。例えば、絶縁膜パタ
ーン１０４Ａを窒化膜で形成した場合は、前記導電物質
として導電性ポリサイド又はドーピングされたポリシリ
コンを用いることが好ましい。ゲート電極１２０の形成
の後、絶縁膜パターン１０４Ａ上のゲート絶縁膜１１２
が露出する。
【００１７】次いで、図７に示すように、露出したゲー
ト絶縁膜１１２及びその下の絶縁膜パターン１０４Ａを
順次に取り除く。
【００１８】その後、通常の工程によってソース／ドレ
イン領域（図示せず）を形成することによってトランジ
スタを完成する。
【００１９】以上のように、本発明の好適な実施の形態
に係るトランジスタの製造方法によれば、ソース／ドレ
イン間のパンチスルーを阻止するための領域とゲート電
極がセルフアラインされるため、この間にミスアライン
メントが発生する現象を防止することができる。さら
に、パンチスルー阻止領域とソース／ドレイン領域が互
いに重なる部分が存在しないため、ソース／ドレインの
接合静電容量の増大を防止することができる。
【００２０】以上、本発明を好適な実施の形態を挙げて
説明したが、本発明は、この実施の形態に限定されず、
本発明の技術的思想の範囲内で当業者によって様々な変
形が可能である。
【００２１】
【発明の効果】本発明に拠れば、ソース／ドレイン領域
の接合静電容量の増大を抑えると共に、ゲート電極とパ
ンチスルー阻止領域とのミスアラインメントを防止する
ことができる。
【００２２】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るトランジスタ
の製造方法を説明するための断面図である。
【図２】本発明の好適な実施の形態に係るトランジスタ
の製造方法を説明するための断面図である。
【図３】本発明の好ましい実施例によるトランジスタの
製造方法を説明するための断面図である。
【図４】本発明の好ましい実施例によるトランジスタの
製造方法を説明するための断面図である。
【図５】本発明の好ましい実施例によるトランジスタの
製造方法を説明するための断面図である。
【図６】本発明の好ましい実施例によるトランジスタの
製造方法を説明するための断面図である。
【図７】本発明の好ましい実施例によるトランジスタの
製造方法を説明するための断面図である。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ａ）パッド酸化膜の形成された半導体基
    板上に前記パッド酸化膜の所定領域を露出させるホール
    を備えた絶縁膜パターンを形成する段階と、 ｂ）前記絶縁膜パターンをイオン注入マスクとして前記
    半導体基板内に前記半導体基板と同一の導電型の不純物
    イオンを注入して、前記露出したパッド酸化膜の下にパ
    ンチスルー阻止領域を形成する段階と、 ｃ）前記露出したパッド酸化膜を取り除く段階と、 ｄ）結果物上にゲート絶縁膜を形成する段階と、 ｅ）前記絶縁膜パターンのホール内のゲート絶縁膜上に
    ゲート電極を形成する段階と、 ｆ）前記ゲート電極周辺のゲート絶縁膜及びその下の絶
    縁膜パターンを順次に取り除く段階と、 を含むことを特徴とするトランジスタの製造方法。
  2. 【請求項２】 前記絶縁膜パターンは、窒化膜で形成さ
    れることを特徴とする請求項１に記載のトランジスタの
    製造方法。
  3. 【請求項３】 前記ゲート電極は、導電性のポリサイド
    又はドーピングされたポリシリコンで形成されることを
    特徴とする請求項２に記載のトランジスタの製造方法。
  4. 【請求項４】 前記不純物イオンを注入する段階は、前
    記半導体基板のＰＭＯＳ領域に限って行われることを特
    徴とする請求項１に記載のトランジスタの製造方法。
  5. 【請求項５】 前記ゲート絶縁膜は、熱酸化膜で形成さ
    れることを特徴とする請求項１に記載のトランジスタの
    製造方法。
  6. 【請求項６】 前記パンチスルー阻止領域を形成する段
    階の前に、トランジスタのスレショルド電圧調節領域を
    形成するための不純物イオン注入段階をさらに含むこと
    を特徴とする請求項１に記載のトランジスタの製造方
    法。
  7. 【請求項７】 前記パンチスルー阻止領域を形成するた
    めの不純物イオン注入時のイオン注入エネルギは、前記
    スレショルド電圧調節領域を形成するための不純物イオ
    ン注入時のイオン注入エネルギより高いことを特徴とす
    る請求項６に記載のトランジスタの製造方法。
  8. 【請求項８】 前記ゲート絶縁膜を形成する段階は、熱
    酸化法によって行われることを特徴とする請求項６に記
    載のトランジスタの製造方法。
  9. 【請求項９】 前記パンチスルー領域を形成する段階の
    後に、トランジスタのスレショルド電圧調節領域を形成
    するための不純物イオン注入段階をさらに含むことを特
    徴とする請求項１に記載のトランジスタの製造方法。
  10. 【請求項１０】 前記パンチスルー阻止領域を形成する
    ための不純物イオン注入時のイオン注入エネルギは、前
    記スレショルド電圧調節領域を形成するための不純物イ
    オン注入時のイオン注入エネルギより高いことを特徴と
    する請求項９に記載のトランジスタの製造方法。
  11. 【請求項１１】 前記ゲート絶縁膜を形成する段階は、
    熱酸化法によって行われることを特徴とする請求項９に
    記載のトランジスタの製造方法。
  12. 【請求項１２】 前記ゲート電極を形成する段階は、 前記ゲート絶縁膜が形成された結果物の全面に導電物質
    を蒸着する段階と、 前記絶縁膜パターンのホール内にのみ導電物質が残るよ
    う前記導電物質をエッチバックする段階と、 を含むことを特徴とする請求項１に記載のトランジスタ
    の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417634A (zh) * 2017-02-02 2018-08-17 恩智浦有限公司 制造半导体开关装置的方法
CN114999907A (zh) * 2022-08-08 2022-09-02 合肥新晶集成电路有限公司 栅极氧化层的制作方法及场效应晶体管的制作方法

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