JPH10171846A - 論理合成システム - Google Patents
論理合成システムInfo
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- JPH10171846A JPH10171846A JP8328622A JP32862296A JPH10171846A JP H10171846 A JPH10171846 A JP H10171846A JP 8328622 A JP8328622 A JP 8328622A JP 32862296 A JP32862296 A JP 32862296A JP H10171846 A JPH10171846 A JP H10171846A
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- circuit
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Abstract
(57)【要約】
【課題】 人によるワイヤードＯＲ型セレクタ回路の合
成をなくして、ミスを防止した信頼性の高い論理合成シ
ステムを提供する。 【解決手段】 複数の被選択信号のなかから１つの被選
択信号を選択するセレクタ回路を複数の３ステートバッ
ファによって構成されるワイヤードＯＲ型セレクタ回路
に変換する論理合成システムにおいて、セレクタ回路を
ワイヤードＯＲ型セレクタ回路に変換するか否かの判定
を行うルールベース参照手段と、ルールベース参照手段
の判定条件が格納されるルールベースと、セレクタ回路
をワイヤードＯＲ型セレクタ回路に変換するワイヤード
ＯＲ変換手段と、３ステートバッファが何も選択されな
いときがあるか否かをチェックする選択漏れチェック手
段と、ワイヤードＯＲ型セレクタ回路の出力がハイイン
ピーダンス状態にならないようにする保護回路を挿入す
る保護回路挿入手段とを有する構成とする。
成をなくして、ミスを防止した信頼性の高い論理合成シ
ステムを提供する。 【解決手段】 複数の被選択信号のなかから１つの被選
択信号を選択するセレクタ回路を複数の３ステートバッ
ファによって構成されるワイヤードＯＲ型セレクタ回路
に変換する論理合成システムにおいて、セレクタ回路を
ワイヤードＯＲ型セレクタ回路に変換するか否かの判定
を行うルールベース参照手段と、ルールベース参照手段
の判定条件が格納されるルールベースと、セレクタ回路
をワイヤードＯＲ型セレクタ回路に変換するワイヤード
ＯＲ変換手段と、３ステートバッファが何も選択されな
いときがあるか否かをチェックする選択漏れチェック手
段と、ワイヤードＯＲ型セレクタ回路の出力がハイイン
ピーダンス状態にならないようにする保護回路を挿入す
る保護回路挿入手段とを有する構成とする。
Description
【０００１】
【発明が属する技術分野】本発明は複数の３ステートバ
ッファによって構成されるワイヤードＯＲ型セレクタ回
路を合成する論理合成システムに関するものである。
ッファによって構成されるワイヤードＯＲ型セレクタ回
路を合成する論理合成システムに関するものである。
【０００２】
【従来の技術】並列に入力される複数の入力信号（以
下、被選択信号と称す）のなかから、選択信号にしたが
って１つの被選択信号を選んで出力するセレクタ回路を
論理合成システムによって合成する場合、被選択信号が
増えるにつれて入力から出力までの論理ゲートの段数が
多くなるため、遅延量が大きくなる問題が発生する。
下、被選択信号と称す）のなかから、選択信号にしたが
って１つの被選択信号を選んで出力するセレクタ回路を
論理合成システムによって合成する場合、被選択信号が
増えるにつれて入力から出力までの論理ゲートの段数が
多くなるため、遅延量が大きくなる問題が発生する。
【０００３】遅延量を小さくするためには、ＡＮＤ、Ｏ
Ｒ等の論理ゲートによって構成されたセレクタ回路を、
被選択信号が入力され、出力が共通に接続された複数の
３ステートバッファと、選択信号をデコードし、複数の
３ステートバッファのうちのいずれか１つを選んで被選
択信号を出力させるための制御信号を各３ステートバッ
ファの制御端子に出力するデコーダ回路とからなるワイ
ヤードＯＲ型セレクタ回路に変換する手法が一般に用い
られている。
Ｒ等の論理ゲートによって構成されたセレクタ回路を、
被選択信号が入力され、出力が共通に接続された複数の
３ステートバッファと、選択信号をデコードし、複数の
３ステートバッファのうちのいずれか１つを選んで被選
択信号を出力させるための制御信号を各３ステートバッ
ファの制御端子に出力するデコーダ回路とからなるワイ
ヤードＯＲ型セレクタ回路に変換する手法が一般に用い
られている。
【０００４】従来の論理合成システムでは、設計された
ディジタル回路のなかからセレクタ回路をセレクタ回路
認識手段で認識し、そのセレクタ回路を必要に応じて人
がワイヤードＯＲ型セレクタ回路に変換していた。
ディジタル回路のなかからセレクタ回路をセレクタ回路
認識手段で認識し、そのセレクタ回路を必要に応じて人
がワイヤードＯＲ型セレクタ回路に変換していた。
【０００５】
【発明が解決しようとする課題】しかしながら上記した
ような従来の論理合成システムでは、セレクタ回路をワ
イヤードＯＲ型セレクタ回路に変換する際に人が変換し
なければならないため、変換ミスが生じていた。
ような従来の論理合成システムでは、セレクタ回路をワ
イヤードＯＲ型セレクタ回路に変換する際に人が変換し
なければならないため、変換ミスが生じていた。
【０００６】また、ワイヤードＯＲ型セレクタ回路を構
成する３ステートバッファは、制御端子にＯＦＦ信号
（ハイレベル信号、またはロウレベル信号）が入力され
ると出力がハイインピーダンス状態になるため、選択信
号に余分な組み合せがあり、３ステートバッファが何も
選択されないと、セレクタ回路の出力がハイインピーダ
ンス状態に陥るという問題があった。このことを防止す
るためには、出力がハイインピーダンス状態にならない
ような保護回路を挿入する必要があるが、人による変換
では挿入忘れや挿入ミスが生じる問題があった。
成する３ステートバッファは、制御端子にＯＦＦ信号
（ハイレベル信号、またはロウレベル信号）が入力され
ると出力がハイインピーダンス状態になるため、選択信
号に余分な組み合せがあり、３ステートバッファが何も
選択されないと、セレクタ回路の出力がハイインピーダ
ンス状態に陥るという問題があった。このことを防止す
るためには、出力がハイインピーダンス状態にならない
ような保護回路を挿入する必要があるが、人による変換
では挿入忘れや挿入ミスが生じる問題があった。
【０００７】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、人によ
るワイヤードＯＲ型セレクタ回路の合成をなくして、ミ
スを防止した信頼性の高い論理合成システムを提供する
ことを目的とする。
る問題点を解決するためになされたものであり、人によ
るワイヤードＯＲ型セレクタ回路の合成をなくして、ミ
スを防止した信頼性の高い論理合成システムを提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明の論理合成システムは、並列に入力される複数の
被選択信号のなかから、選択信号にしたがって１つの被
選択信号を選択して出力するセレクタ回路を、前記被選
択信号がそれぞれ入力され、出力が共通に接続される複
数の３ステートバッファと、前記選択信号をデコード
し、複数の前記３ステートバッファのうちのいずれか１
つを選択して前記被選択信号を出力させるための制御信
号をそれぞれ前記３ステートバッファの制御端子に出力
するデコーダ回路とを有するワイヤードＯＲ型セレクタ
回路に変換する論理合成システムにおいて、前記セレク
タ回路を前記ワイヤードＯＲ型セレクタ回路に変換する
か否かの判定を行うルールベース参照手段と、前記ルー
ルベース参照手段の前記判定の条件が格納されるルール
ベースと、前記ワイヤードＯＲ型セレクタ回路に変換す
ると判定されたセレクタ回路を前記ワイヤードＯＲ型セ
レクタ回路に変換するワイヤードＯＲ変換手段と、前記
選択信号によって該ワイヤードＯＲ型セレクタ回路の前
記３ステートバッファが何も選択されないときがあるか
否かのチェックを行う選択漏れチェック手段と、前記３
ステートバッファが何も選択されないときに該ワイヤー
ドＯＲ型セレクタ回路の出力がハイインピーダンス状態
にならないようにする保護回路を挿入する保護回路挿入
手段と、を有することを特徴とする。
本発明の論理合成システムは、並列に入力される複数の
被選択信号のなかから、選択信号にしたがって１つの被
選択信号を選択して出力するセレクタ回路を、前記被選
択信号がそれぞれ入力され、出力が共通に接続される複
数の３ステートバッファと、前記選択信号をデコード
し、複数の前記３ステートバッファのうちのいずれか１
つを選択して前記被選択信号を出力させるための制御信
号をそれぞれ前記３ステートバッファの制御端子に出力
するデコーダ回路とを有するワイヤードＯＲ型セレクタ
回路に変換する論理合成システムにおいて、前記セレク
タ回路を前記ワイヤードＯＲ型セレクタ回路に変換する
か否かの判定を行うルールベース参照手段と、前記ルー
ルベース参照手段の前記判定の条件が格納されるルール
ベースと、前記ワイヤードＯＲ型セレクタ回路に変換す
ると判定されたセレクタ回路を前記ワイヤードＯＲ型セ
レクタ回路に変換するワイヤードＯＲ変換手段と、前記
選択信号によって該ワイヤードＯＲ型セレクタ回路の前
記３ステートバッファが何も選択されないときがあるか
否かのチェックを行う選択漏れチェック手段と、前記３
ステートバッファが何も選択されないときに該ワイヤー
ドＯＲ型セレクタ回路の出力がハイインピーダンス状態
にならないようにする保護回路を挿入する保護回路挿入
手段と、を有することを特徴とする。
【０００９】このとき、前記保護回路は、入力が接地さ
れ、出力が複数の前記３ステートバッファの出力と共通
に接続される保護用３ステートバッファと、前記デコー
ダ回路の出力のうち、前記３ステートバッファの制御端
子に未接続の制御信号がそれぞれ入力され、該制御信号
の論理和を前記保護用３ステートバッファの制御端子に
出力する論理和回路と、を有していてもよい。
れ、出力が複数の前記３ステートバッファの出力と共通
に接続される保護用３ステートバッファと、前記デコー
ダ回路の出力のうち、前記３ステートバッファの制御端
子に未接続の制御信号がそれぞれ入力され、該制御信号
の論理和を前記保護用３ステートバッファの制御端子に
出力する論理和回路と、を有していてもよい。
【００１０】上記のように構成された論理合成システム
は、ルールベース参照手段によってワイヤードＯＲ型セ
レクタ回路に変換すると判定されたセレクタ回路が、ワ
イヤードＯＲ変換手段によって自動的にワイヤードＯＲ
型セレクタ回路に変換されるため、人が変換することに
よる変換ミスが防止される。
は、ルールベース参照手段によってワイヤードＯＲ型セ
レクタ回路に変換すると判定されたセレクタ回路が、ワ
イヤードＯＲ変換手段によって自動的にワイヤードＯＲ
型セレクタ回路に変換されるため、人が変換することに
よる変換ミスが防止される。
【００１１】また、保護回路挿入手段によって保護回路
を挿入することで、３ステートバッファが何も選択され
ないときにワイヤードＯＲ型セレクタ回路の出力がハイ
インピーダンス状態になることが防止される。
を挿入することで、３ステートバッファが何も選択され
ないときにワイヤードＯＲ型セレクタ回路の出力がハイ
インピーダンス状態になることが防止される。
【００１２】さらに、ルールベース参照手段の判定条件
が格納されるルールベースを有することで、利用者の要
求に合わせたセレクタ回路が提供される。
が格納されるルールベースを有することで、利用者の要
求に合わせたセレクタ回路が提供される。
【００１３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の論理合成システムの構成を
示すブロック図である。図２は図１に示した論理合成シ
ステムのルールベース参照手段の処理手順を示すフロー
チャートであり、図３は図１に示した論理合成システム
のワイヤードＯＲ変換手段の処理手順を示すフローチャ
ートである。また、図４は図１に示した論理合成システ
ムの選択漏れチェック手段の処理手順を示すフローチャ
ートである。
示すブロック図である。図２は図１に示した論理合成シ
ステムのルールベース参照手段の処理手順を示すフロー
チャートであり、図３は図１に示した論理合成システム
のワイヤードＯＲ変換手段の処理手順を示すフローチャ
ートである。また、図４は図１に示した論理合成システ
ムの選択漏れチェック手段の処理手順を示すフローチャ
ートである。
【００１５】図１において、本発明の論理合成システム
は、設計されたディジタル回路のなかからセレクタ回路
を認識するセレクタ回路認識手段１と、認識されたセレ
クタ回路をワイヤードＯＲ型セレクタ回路に変換するか
否かを判定するための判定条件が格納されるルールベー
ス２と、ルールベース２に格納された判定条件に基づい
て判定を行うルールベース参照手段３と、セレクタ回路
をワイヤードＯＲ型セレクタ回路に変換するワイヤード
ＯＲ変換手段４と、被選択信号を出力する３ステートバ
ッファが何も選択されないときがあるか否かをチェック
する選択漏れチェック手段５と、被選択信号が何も選択
されないときにワイヤードＯＲ型セレクタ回路の出力を
ハイインピーダンス状態にしないようにする保護回路を
挿入する保護回路挿入手段６とによって構成されてい
る。
は、設計されたディジタル回路のなかからセレクタ回路
を認識するセレクタ回路認識手段１と、認識されたセレ
クタ回路をワイヤードＯＲ型セレクタ回路に変換するか
否かを判定するための判定条件が格納されるルールベー
ス２と、ルールベース２に格納された判定条件に基づい
て判定を行うルールベース参照手段３と、セレクタ回路
をワイヤードＯＲ型セレクタ回路に変換するワイヤード
ＯＲ変換手段４と、被選択信号を出力する３ステートバ
ッファが何も選択されないときがあるか否かをチェック
する選択漏れチェック手段５と、被選択信号が何も選択
されないときにワイヤードＯＲ型セレクタ回路の出力を
ハイインピーダンス状態にしないようにする保護回路を
挿入する保護回路挿入手段６とによって構成されてい
る。
【００１６】このような構成において、次に図２〜図４
のフローチャートを参照して上記各手段の動作について
説明する。
のフローチャートを参照して上記各手段の動作について
説明する。
【００１７】図２において、セレクタ回路認識手段１に
よって、ディジタル回路中のセレクタ回路が認識される
と、ルールベース参照手段３は、ルールベース２に格納
された判定条件を読み出し（ステップＳ３１）、その判
定条件に基づいて認識されたセレクタ回路をワイヤード
ＯＲ型セレクタ回路に変換するか否かを判定する（ステ
ップＳ３２）。認識されたセレクタ回路をワイヤードＯ
Ｒ型セレクタ回路に変換すると判定した場合、ワイヤー
ドＯＲ変換手段４に対してその旨の指示を与える（ステ
ップＳ３３）。また、ワイヤードＯＲ型セレクタ回路に
変換しないと判定した場合は処理を終了して、次のセレ
クタ回路の判定処理まで待機する（ステップＳ３４）。
よって、ディジタル回路中のセレクタ回路が認識される
と、ルールベース参照手段３は、ルールベース２に格納
された判定条件を読み出し（ステップＳ３１）、その判
定条件に基づいて認識されたセレクタ回路をワイヤード
ＯＲ型セレクタ回路に変換するか否かを判定する（ステ
ップＳ３２）。認識されたセレクタ回路をワイヤードＯ
Ｒ型セレクタ回路に変換すると判定した場合、ワイヤー
ドＯＲ変換手段４に対してその旨の指示を与える（ステ
ップＳ３３）。また、ワイヤードＯＲ型セレクタ回路に
変換しないと判定した場合は処理を終了して、次のセレ
クタ回路の判定処理まで待機する（ステップＳ３４）。
【００１８】図３において、ワイヤードＯＲ変換手段４
は、ワイヤードＯＲ型セレクタ回路に変換する旨の指示
を受け取ると、そのセレクタ回路をワイヤードＯＲ型セ
レクタ回路に変換する。
は、ワイヤードＯＲ型セレクタ回路に変換する旨の指示
を受け取ると、そのセレクタ回路をワイヤードＯＲ型セ
レクタ回路に変換する。
【００１９】ワイヤードＯＲ変換手段４は、まず、被選
択信号を入力とする複数の３ステートバッファを生成し
（ステップＳ４１）、各３ステートバッファの出力をそ
れぞれ共通に接続する（ステップＳ４２）。次に、被選
択信号を選ぶための選択信号を入力とするデコーダ回路
を生成し（ステップＳ４３）、デコーダ回路の出力を各
３ステートバッファの制御端子にそれぞれ接続する（ス
テップＳ４４）。
択信号を入力とする複数の３ステートバッファを生成し
（ステップＳ４１）、各３ステートバッファの出力をそ
れぞれ共通に接続する（ステップＳ４２）。次に、被選
択信号を選ぶための選択信号を入力とするデコーダ回路
を生成し（ステップＳ４３）、デコーダ回路の出力を各
３ステートバッファの制御端子にそれぞれ接続する（ス
テップＳ４４）。
【００２０】ワイヤードＯＲ型セレクタ回路に変換され
たセレクタ回路は、選択漏れチェック手段５によって、
被選択信号を出力する３ステートバッファが何も選択さ
れないときがあるか否かをチェックする。
たセレクタ回路は、選択漏れチェック手段５によって、
被選択信号を出力する３ステートバッファが何も選択さ
れないときがあるか否かをチェックする。
【００２１】図４において、選択漏れチェック手段５
は、被選択信号の数と、選択信号の組み合せ数を比較し
（ステップＳ５１）、選択信号の組み合せ数が被選択信
号の数よりも多い場合、３ステートバッファが何も選択
されないときがあると判定し、その旨、保護回路挿入手
段６に通知する（ステップＳ５２）。選択信号の組み合
せ数が被選択信号の数以下の場合、３ステートバッファ
が何も選択されないときがないと判定し、次の判定処理
まで待機する（ステップＳ５３）。
は、被選択信号の数と、選択信号の組み合せ数を比較し
（ステップＳ５１）、選択信号の組み合せ数が被選択信
号の数よりも多い場合、３ステートバッファが何も選択
されないときがあると判定し、その旨、保護回路挿入手
段６に通知する（ステップＳ５２）。選択信号の組み合
せ数が被選択信号の数以下の場合、３ステートバッファ
が何も選択されないときがないと判定し、次の判定処理
まで待機する（ステップＳ５３）。
【００２２】保護回路挿入手段６は、被選択信号が何も
選択されないときがある旨を受け取ると、保護回路を挿
入する。なお、保護回路は３ステートバッファの出力が
必ず”Ｈ”（ハイレベル）または”Ｌ”（ロウレベル）
に確定されるような回路を構成する。
選択されないときがある旨を受け取ると、保護回路を挿
入する。なお、保護回路は３ステートバッファの出力が
必ず”Ｈ”（ハイレベル）または”Ｌ”（ロウレベル）
に確定されるような回路を構成する。
【００２３】このような構成にすることで、セレクタ回
路がゲート遅延の少ないワイヤードＯＲ型セレクタ回路
に変換されるため、ゲート遅延のより少ないセレクタ回
路を得ることができる。
路がゲート遅延の少ないワイヤードＯＲ型セレクタ回路
に変換されるため、ゲート遅延のより少ないセレクタ回
路を得ることができる。
【００２４】この際、論理合成システムによって自動的
にワイヤードＯＲ型セレクタ回路に変換されるため、入
が変換することによる変換ミスが防止される。また、保
護回路を挿入することで出力がハイインピーダンス状態
になることが防止されるため、信頼性の高いセレクタ回
路を得ることができる。
にワイヤードＯＲ型セレクタ回路に変換されるため、入
が変換することによる変換ミスが防止される。また、保
護回路を挿入することで出力がハイインピーダンス状態
になることが防止されるため、信頼性の高いセレクタ回
路を得ることができる。
【００２５】さらに、ルールベースを参照してワイヤー
ドＯＲ型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
ドＯＲ型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
【００２６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２７】図５はセレクタ回路を備えたディジタル回
路の構成を示す回路図である。また、図６は図１に示し
た論理合成システムの保護回路挿入手段の処理手順の実
施例を示すフローチャートであり、図７は保護回路が挿
入されたワイヤードＯＲ型セレクタ回路の構成を示す回
路図である。
路の構成を示す回路図である。また、図６は図１に示し
た論理合成システムの保護回路挿入手段の処理手順の実
施例を示すフローチャートであり、図７は保護回路が挿
入されたワイヤードＯＲ型セレクタ回路の構成を示す回
路図である。
【００２８】図５に示すようなディジタル回路１０が構
成されている場合、セレクタ回路認識手段１は、ディジ
タル回路１０の中から、第１のセレクタ回路１１、第２
のセレクタ回路１２、および第３のセレクタ回路１３を
それぞれセレクタ回路として認識する。
成されている場合、セレクタ回路認識手段１は、ディジ
タル回路１０の中から、第１のセレクタ回路１１、第２
のセレクタ回路１２、および第３のセレクタ回路１３を
それぞれセレクタ回路として認識する。
【００２９】ここで、第１のセレクタ回路１１は、その
出力がフリップフロップ回路１４のクロック入力端子Ｃ
に接続されている。
出力がフリップフロップ回路１４のクロック入力端子Ｃ
に接続されている。
【００３０】今、回路設計者から「クロックラインはよ
り安全に設計したい」という要求があった場合、この第
１のセレクタ回路１１は論理ゲートで構成し、ワイヤー
ドＯＲ型セレクタ回路に変換しない方が良い。
り安全に設計したい」という要求があった場合、この第
１のセレクタ回路１１は論理ゲートで構成し、ワイヤー
ドＯＲ型セレクタ回路に変換しない方が良い。
【００３１】ルールベース２に、例えば「出力がクロッ
クラインに接続されるセレクタ回路はワイヤードＯＲ型
セレクタ回路に変換しない」と定義しておけば、ルール
ベース参照手段３は第１のセレクタ回路１１をワイヤー
ドＯＲ型セレクタ回路への変換対象から除外する。
クラインに接続されるセレクタ回路はワイヤードＯＲ型
セレクタ回路に変換しない」と定義しておけば、ルール
ベース参照手段３は第１のセレクタ回路１１をワイヤー
ドＯＲ型セレクタ回路への変換対象から除外する。
【００３２】したがって、ルールベース２を参照して利
用者の要求に合わせたセレクタ回路を生成することがで
きる。
用者の要求に合わせたセレクタ回路を生成することがで
きる。
【００３３】図６において、本実施例の保護回路挿入手
段６は、まず入力が接地された保護用３ステートバッフ
ァを生成し、その出力を他の３ステートバッファの出力
と接続する（ステップＳ６１）。
段６は、まず入力が接地された保護用３ステートバッフ
ァを生成し、その出力を他の３ステートバッファの出力
と接続する（ステップＳ６１）。
【００３４】次に、ワイヤードＯＲ変換手段４によって
生成されたデコーダ回路の出力のうち、３ステートバッ
ファの制御端子と未接続のものをＯＲゲートで束ねる
（ステップＳ６２）。そして、ＯＲゲートの出力を入力
が接地された３ステートバッファの制御端子に接続する
（ステップＳ６３）。
生成されたデコーダ回路の出力のうち、３ステートバッ
ファの制御端子と未接続のものをＯＲゲートで束ねる
（ステップＳ６２）。そして、ＯＲゲートの出力を入力
が接地された３ステートバッファの制御端子に接続する
（ステップＳ６３）。
【００３５】次に、このような手順でワイヤードＯＲセ
レクタ回路が合成される様子を図７を参照して説明す
る。
レクタ回路が合成される様子を図７を参照して説明す
る。
【００３６】図７（ａ）において、ワイヤードＯＲ型セ
レクタ回路に変換される被変換セレクタ回路２１は、選
択信号Ｓｉ（ｉ＝０〜ｋ−１）にしたがって、被選択信
号Ｄｉ（ｉ＝０〜ｎ−１）の中からいずれか１つを選択
し、端子Ｙから出力する回路である。
レクタ回路に変換される被変換セレクタ回路２１は、選
択信号Ｓｉ（ｉ＝０〜ｋ−１）にしたがって、被選択信
号Ｄｉ（ｉ＝０〜ｎ−１）の中からいずれか１つを選択
し、端子Ｙから出力する回路である。
【００３７】図７（ｂ）において、被変換セレクタ回路
２１をワイヤードＯＲ型セレクタ回路に変換する場合、
まず、ワイヤードＯＲ変換手段４は、図３に示す手順に
したがって、被選択信号Ｄｉを入力とする複数の３ステ
ートバッファ２２を生成し、各３ステートバッファ２２
の出力をそれぞれ接続する。
２１をワイヤードＯＲ型セレクタ回路に変換する場合、
まず、ワイヤードＯＲ変換手段４は、図３に示す手順に
したがって、被選択信号Ｄｉを入力とする複数の３ステ
ートバッファ２２を生成し、各３ステートバッファ２２
の出力をそれぞれ接続する。
【００３８】次に、選択信号Ｓｉを入力とするデコーダ
回路２３を生成し、デコーダ回路２３の出力を各３ステ
ートバッファ２２の制御端子Ｓにそれぞれ接続する。
回路２３を生成し、デコーダ回路２３の出力を各３ステ
ートバッファ２２の制御端子Ｓにそれぞれ接続する。
【００３９】このとき、デコード回路２３から出力され
る制御信号の組み合せｍは、ｍ＝２ k となり、ｎ＜ｍの
とき、３ステートバッファ２２を何も選択しない場合が
生じる。
る制御信号の組み合せｍは、ｍ＝２ k となり、ｎ＜ｍの
とき、３ステートバッファ２２を何も選択しない場合が
生じる。
【００４０】保護回路挿入手段６は、図６に示した手順
にしたがい、まず、保護回路２４として入力が接地され
た３ステートバッファを生成し、デコーダ回路２３の出
力のうち、３ステートバッファ２２の制御端子Ｓと接続
されていない（ｍ−ｎ）本の出力をＯＲゲート２５の入
力にそれぞれ接続する。そして、ＯＲゲート２５の出力
を保護回路２４を構成する３ステートバッファの制御端
子Ｓに接続する。
にしたがい、まず、保護回路２４として入力が接地され
た３ステートバッファを生成し、デコーダ回路２３の出
力のうち、３ステートバッファ２２の制御端子Ｓと接続
されていない（ｍ−ｎ）本の出力をＯＲゲート２５の入
力にそれぞれ接続する。そして、ＯＲゲート２５の出力
を保護回路２４を構成する３ステートバッファの制御端
子Ｓに接続する。
【００４１】したがって、被選択信号Ｄｉが何も選択さ
れないときでも、保護回路２４からロウレベルの信号が
出力されるため、被変換セレクタ回路２１の出力がハイ
インピーダンス状態になることがない。
れないときでも、保護回路２４からロウレベルの信号が
出力されるため、被変換セレクタ回路２１の出力がハイ
インピーダンス状態になることがない。
【００４２】なお、保護回路２４の構成はこれに限る必
要はなく、ワイヤードＯＲ型セレクタ回路の出力が必ず
ハイレベルまたはロウレベルに確定される回路であれば
他の構成にしてもよい。
要はなく、ワイヤードＯＲ型セレクタ回路の出力が必ず
ハイレベルまたはロウレベルに確定される回路であれば
他の構成にしてもよい。
【００４３】このような保護回路２４を挿入すること
で、ワイヤードＯＲ型セレクタ回路の出力がハイインピ
ーダンス状態になることが防止され、信頼性の高いワイ
ヤードＯＲ型セレクタ回路を得ることができる。
で、ワイヤードＯＲ型セレクタ回路の出力がハイインピ
ーダンス状態になることが防止され、信頼性の高いワイ
ヤードＯＲ型セレクタ回路を得ることができる。
【００４４】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４５】論理合成システムによって自動的にワイヤ
ードＯＲ型セレクタ回路に変換されるため、入が変換す
ることによる変換ミスが防止される。
ードＯＲ型セレクタ回路に変換されるため、入が変換す
ることによる変換ミスが防止される。
【００４６】また、保護回路を挿入することで出力がハ
イインピーダンス状態になることが防止されるため、信
頼性の高いセレクタ回路を得ることができる。
イインピーダンス状態になることが防止されるため、信
頼性の高いセレクタ回路を得ることができる。
【００４７】さらに、ルールベースを参照してワイヤー
ドＯＲ型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
ドＯＲ型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
【図１】本発明の論理合成システムの構成を示すブロッ
ク図である。
ク図である。
【図２】図１に示した論理合成システムのルールベース
参照手段の処理手順を示すフローチャートである。
参照手段の処理手順を示すフローチャートである。
【図３】図１に示した論理合成システムのワイヤードＯ
Ｒ変換手段の処理手順を示すフローチャートである。
Ｒ変換手段の処理手順を示すフローチャートである。
【図４】図１に示した論理合成システムの選択漏れチェ
ック手段の処理手順を示すフローチャートである。
ック手段の処理手順を示すフローチャートである。
【図５】セレクタ回路を備えたディジタル回路の構成を
示す回路図である。
示す回路図である。
【図６】図１に示した論理合成システムの保護回路挿入
手段の処理手順の実施例を示すフローチャートである。
手段の処理手順の実施例を示すフローチャートである。
【図７】保護回路が挿入されたワイヤードＯＲ型セレク
タ回路の構成を示す回路図である。
タ回路の構成を示す回路図である。
１ セレクタ回路認識手段 ２ ルールベース ３ ルールベース参照手段 ４ ワイヤードＯＲ変換手段 ５ 選択漏れチェック手段 ６ 保護回路挿入手段 １０ ディジタル回路 １１ 第１のセレクタ回路 １２ 第２のセレクタ回路 １３ 第３のセレクタ回路 １４ フリップフロップ回路 ２１ セレクタ回路 ２２ ３ステートバッファ ２３ デコーダ回路 ２４ 保護回路 ２５ ＯＲ回路
Claims (2)
- 【請求項１】 並列に入力される複数の被選択信号のな
かから、選択信号にしたがって１つの被選択信号を選択
して出力するセレクタ回路を、 前記被選択信号がそれぞれ入力され、出力が共通に接続
される複数の３ステートバッファと、前記選択信号をデ
コードし、複数の前記３ステートバッファのうちのいず
れか１つを選択して前記被選択信号を出力させるための
制御信号をそれぞれ前記３ステートバッファの制御端子
に出力するデコーダ回路とを有するワイヤードＯＲ型セ
レクタ回路に変換する論理合成システムにおいて、 前記セレクタ回路を前記ワイヤードＯＲ型セレクタ回路
に変換するか否かの判定を行うルールベース参照手段
と、 前記ルールベース参照手段の前記判定の条件が格納され
るルールベースと、 前記ワイヤードＯＲ型セレクタ回路に変換すると判定さ
れたセレクタ回路を前記ワイヤードＯＲ型セレクタ回路
に変換するワイヤードＯＲ変換手段と、 前記選択信号によって該ワイヤードＯＲ型セレクタ回路
の前記３ステートバッファが何も選択されないときがあ
るか否かのチェックを行う選択漏れチェック手段と、 前記３ステートバッファが何も選択されないときに該ワ
イヤードＯＲ型セレクタ回路の出力がハイインピーダン
ス状態にならないようにする保護回路を挿入する保護回
路挿入手段と、を有することを特徴とする論理合成シス
テム。 - 【請求項２】 請求項１に記載の論理合成システムにお
いて、 前記保護回路は、 入力が接地され、出力が複数の前記３ステートバッファ
の出力と共通に接続される保護用３ステートバッファ
と、 前記デコーダ回路の出力のうち、前記３ステートバッフ
ァの制御端子に未接続の制御信号がそれぞれ入力され、
該制御信号の論理和を前記保護用３ステートバッファの
制御端子に出力する論理和回路と、 を有することを特徴とする論理合成システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328622A JP2907165B2 (ja) | 1996-12-09 | 1996-12-09 | 論理合成システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328622A JP2907165B2 (ja) | 1996-12-09 | 1996-12-09 | 論理合成システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10171846A true JPH10171846A (ja) | 1998-06-26 |
| JP2907165B2 JP2907165B2 (ja) | 1999-06-21 |
Family
ID=18212330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328622A Expired - Lifetime JP2907165B2 (ja) | 1996-12-09 | 1996-12-09 | 論理合成システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907165B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636059B1 (ko) | 2003-05-09 | 2006-10-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 회로 장치의 설계 방법, 반도체 회로 장치, 설계시스템, 및 기록 매체 |
-
1996
- 1996-12-09 JP JP8328622A patent/JP2907165B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636059B1 (ko) | 2003-05-09 | 2006-10-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 회로 장치의 설계 방법, 반도체 회로 장치, 설계시스템, 및 기록 매체 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907165B2 (ja) | 1999-06-21 |
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