JPH0456492B2 - - Google Patents
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- Publication number
- JPH0456492B2 JPH0456492B2 JP58219859A JP21985983A JPH0456492B2 JP H0456492 B2 JPH0456492 B2 JP H0456492B2 JP 58219859 A JP58219859 A JP 58219859A JP 21985983 A JP21985983 A JP 21985983A JP H0456492 B2 JPH0456492 B2 JP H0456492B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- counter
- section
- memory section
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データが存在しないアドレスを選択
したとき、メモリ部がカウンタへプリセツトデー
タとして「０」を出力するプログラマブルカウン
タに関するものである。
したとき、メモリ部がカウンタへプリセツトデー
タとして「０」を出力するプログラマブルカウン
タに関するものである。
従来例の構成とその問題点
メモリ部がカウンタへプリセツトデータとして
「０」を出力する従来のプログラマブルカウンタ
について、第１図および第２図を用いて説明す
る。第１図において、１はカウンタ２にクロツク
を供給するクロツク端子、３はカウンタ２にプリ
セツト信号を供給するプリセツト端子、４〜６は
アドレスデコード部７のアドレス設定端子であ
り、このアドレス設定端子４〜６はアドレスデコ
ード部７のＡ，Ｂ，Ｃ端子にそれぞれ接続されて
いる。前記カウンタ２は、プリセツト機能を有す
るフリツプフロツプ８〜１３から構成されてお
り、この例では６ビツトのバイナリーダウンカウ
ンタとなつている。フリツプフロツプ８〜１３の
C1〜C6はクロツク入力端子、D1〜D6はプリセツ
トデータ端子、Q1〜Q5は非反転出力端子、PR1
〜PR6はプリセツト信号端子である。前記アドレ
スデコード部７はアドレス設定端子４〜６の入力
に応じてメモリ部１４のアドレスを決定する。前
記メモリ部１４はカウンタ２のプリセツトデータ
を記憶している。前記メモリ部１４の出力端子
PD1〜PD6はカウンタ２のフリツプフロツプ８〜
１３のプリセツトデータ端子D1〜D6に接続され
ている。前記アドレスデコード部７のアドレス出
力端子AD1〜AD7はメモリ部１４のアドレス入力
端子BD1〜BD7に接続されている。
「０」を出力する従来のプログラマブルカウンタ
について、第１図および第２図を用いて説明す
る。第１図において、１はカウンタ２にクロツク
を供給するクロツク端子、３はカウンタ２にプリ
セツト信号を供給するプリセツト端子、４〜６は
アドレスデコード部７のアドレス設定端子であ
り、このアドレス設定端子４〜６はアドレスデコ
ード部７のＡ，Ｂ，Ｃ端子にそれぞれ接続されて
いる。前記カウンタ２は、プリセツト機能を有す
るフリツプフロツプ８〜１３から構成されてお
り、この例では６ビツトのバイナリーダウンカウ
ンタとなつている。フリツプフロツプ８〜１３の
C1〜C6はクロツク入力端子、D1〜D6はプリセツ
トデータ端子、Q1〜Q5は非反転出力端子、PR1
〜PR6はプリセツト信号端子である。前記アドレ
スデコード部７はアドレス設定端子４〜６の入力
に応じてメモリ部１４のアドレスを決定する。前
記メモリ部１４はカウンタ２のプリセツトデータ
を記憶している。前記メモリ部１４の出力端子
PD1〜PD6はカウンタ２のフリツプフロツプ８〜
１３のプリセツトデータ端子D1〜D6に接続され
ている。前記アドレスデコード部７のアドレス出
力端子AD1〜AD7はメモリ部１４のアドレス入力
端子BD1〜BD7に接続されている。
第２図はアドレスデコード部７およびメモリ部
１４の具体的構成図である。アドレスデコード部
７は７アドレスL1〜L7から成り、各格子の「○」
印箇所はそのビツトがローレベルになつたときに
ライン出力をハイレベルにする。無印のビツトは
フローテイング状態になつていて、それぞれのラ
インL1〜L7はいずれもプルアツプされている。
メモリ部１４の各格子の「○」印の箇所は、それ
ぞれのラインに挿入されているインバータ１５ａ
〜１５ｇの出力レベルがローレベルになつたとき
にローレベルとなり、「○」印の箇所を有してい
るビツトのインバータ１６ａ〜１６ｆの入力側が
ローレベルとなる。そして、それぞれのインバー
タ１６ａ〜１６ｆの入力側はプルアツプされてい
る。従つて、メモリ部１４のビツトの各格子の
「○」の箇所のどれか１つでもローレベルとなる
と、そのビツトのインバータの出力はハイレベル
となる。なお１７ａ〜１７ｃはインバータであ
る。
１４の具体的構成図である。アドレスデコード部
７は７アドレスL1〜L7から成り、各格子の「○」
印箇所はそのビツトがローレベルになつたときに
ライン出力をハイレベルにする。無印のビツトは
フローテイング状態になつていて、それぞれのラ
インL1〜L7はいずれもプルアツプされている。
メモリ部１４の各格子の「○」印の箇所は、それ
ぞれのラインに挿入されているインバータ１５ａ
〜１５ｇの出力レベルがローレベルになつたとき
にローレベルとなり、「○」印の箇所を有してい
るビツトのインバータ１６ａ〜１６ｆの入力側が
ローレベルとなる。そして、それぞれのインバー
タ１６ａ〜１６ｆの入力側はプルアツプされてい
る。従つて、メモリ部１４のビツトの各格子の
「○」の箇所のどれか１つでもローレベルとなる
と、そのビツトのインバータの出力はハイレベル
となる。なお１７ａ〜１７ｃはインバータであ
る。
上記のように構成された従来のプログラマブル
カウンタにおいて、例えばアドレスデコード部７
のアドレス設定端子４〜６が２進表示で〔000〕
とすると、ラインL1において、ラインインバー
タ１５ａの出力がローレベルとなり、出力端子
PD1，PD3の出力がハイレベルとなり、カウンタ
２のプリセツトデータとしてメモリ部１４からカ
ウンタ２へMSB側からLSB側に向かつて
〔000101〕のプリセツトデータが出力されたこと
になる。ここではローレベルを「０」、ハイレベ
ルを「１」とする正論理で取扱つている。プリセ
ツトデータが出力された後に、カウンタ２のプリ
セツト端子３にプリセツト信号が入力されると、
カウンタ２はプリセツトデータに従つて、MSB
側からLSB側に向かつて〔000101〕とセツトさ
れる。カウンタ２はプリセツトされたカウント値
からクロツク入力に従つてカウント動作を行う。
また、アドレスデコード部７のアドレス設定端子
４〜６が〔010〕のときには、ラインL3は選択さ
れ、メモリ部１４からプリセツトデータとして
MSB側からLSB側に向かつて〔000000〕をカウ
ンタ２に出力する。さらにアドレスデコード部７
のアドレス設定端子４〜６が〔111〕のときには、
すべてのアドレスラインL1〜L7が選択されない
ので、各アドレスラインL1〜L7のインバータ１
５ａ〜１５ｇの出力はハイレベルとなり、プリセ
ツトデータとしてメモリ部１４はMSB側から
LSB側に向かつて〔000000〕を出力する。
カウンタにおいて、例えばアドレスデコード部７
のアドレス設定端子４〜６が２進表示で〔000〕
とすると、ラインL1において、ラインインバー
タ１５ａの出力がローレベルとなり、出力端子
PD1，PD3の出力がハイレベルとなり、カウンタ
２のプリセツトデータとしてメモリ部１４からカ
ウンタ２へMSB側からLSB側に向かつて
〔000101〕のプリセツトデータが出力されたこと
になる。ここではローレベルを「０」、ハイレベ
ルを「１」とする正論理で取扱つている。プリセ
ツトデータが出力された後に、カウンタ２のプリ
セツト端子３にプリセツト信号が入力されると、
カウンタ２はプリセツトデータに従つて、MSB
側からLSB側に向かつて〔000101〕とセツトさ
れる。カウンタ２はプリセツトされたカウント値
からクロツク入力に従つてカウント動作を行う。
また、アドレスデコード部７のアドレス設定端子
４〜６が〔010〕のときには、ラインL3は選択さ
れ、メモリ部１４からプリセツトデータとして
MSB側からLSB側に向かつて〔000000〕をカウ
ンタ２に出力する。さらにアドレスデコード部７
のアドレス設定端子４〜６が〔111〕のときには、
すべてのアドレスラインL1〜L7が選択されない
ので、各アドレスラインL1〜L7のインバータ１
５ａ〜１５ｇの出力はハイレベルとなり、プリセ
ツトデータとしてメモリ部１４はMSB側から
LSB側に向かつて〔000000〕を出力する。
しかしながら、上記のような従来の構成におい
ては、メモリ上のデータが「０」であるアドレス
〔010〕を選択したときも、メモリ上にデータが存
在しないアドレス〔111〕を選択したときも、メ
モリ部１４は「０」を出力する。従つて、アドレ
ス〔010〕はROMデータの存在しないアドレス
と同じになる。デイジタル集積回路においては、
アドレスデコード部７およびメモリ部１４の占有
する面積が大きいため、必要最小限にしなければ
ならない。また、必要以上のアドレスが存在する
場合、アドレスをドライブする素子も大きな容量
が必要となり、ひいてはチツプ面積の拡大という
ことになる。
ては、メモリ上のデータが「０」であるアドレス
〔010〕を選択したときも、メモリ上にデータが存
在しないアドレス〔111〕を選択したときも、メ
モリ部１４は「０」を出力する。従つて、アドレ
ス〔010〕はROMデータの存在しないアドレス
と同じになる。デイジタル集積回路においては、
アドレスデコード部７およびメモリ部１４の占有
する面積が大きいため、必要最小限にしなければ
ならない。また、必要以上のアドレスが存在する
場合、アドレスをドライブする素子も大きな容量
が必要となり、ひいてはチツプ面積の拡大という
ことになる。
発明の目的
本発明は上記従来の欠点を解消するもので、カ
ウンタにプリセツトデータを与えるメモリ部のア
ドレス数をより少なくすることにより、アドレス
デコード部の面積とメモリ部の面積を小さくする
ことができるプログラマブルカウンタを提供する
ことを目的とする。
ウンタにプリセツトデータを与えるメモリ部のア
ドレス数をより少なくすることにより、アドレス
デコード部の面積とメモリ部の面積を小さくする
ことができるプログラマブルカウンタを提供する
ことを目的とする。
発明の構成
上記目的を達成するため、本発明のプログラマ
ブルカウンタは、プリセツト機能を有するカウン
タと、このカウンタにプリセツトデータを供給す
るメモリ部と、このメモリ部のアドレスを選択す
るアドレスデコード部と、前記アドレスデコード
部からアドレス信号が出力されないときは前記メ
モリ部のデータラインをプルアツプするプルアツ
プ手段と、前記アドレスデコード部からアドレス
信号が出力されたときには前記メモリ部の“１”
を出力する前記データラインだけをプルダウンす
るプルダウン手段と、前記データラインの出力を
インバートするインバート手段とを備え、前記イ
ンバート手段の出力信号をプリセツトデータとし
て前記カウンタに出力することにより、前記メモ
リ部の設定データが「０」である前記メモリ部の
データ部分と前記アドレスデコード部のアドレス
部分を削除したものである。
ブルカウンタは、プリセツト機能を有するカウン
タと、このカウンタにプリセツトデータを供給す
るメモリ部と、このメモリ部のアドレスを選択す
るアドレスデコード部と、前記アドレスデコード
部からアドレス信号が出力されないときは前記メ
モリ部のデータラインをプルアツプするプルアツ
プ手段と、前記アドレスデコード部からアドレス
信号が出力されたときには前記メモリ部の“１”
を出力する前記データラインだけをプルダウンす
るプルダウン手段と、前記データラインの出力を
インバートするインバート手段とを備え、前記イ
ンバート手段の出力信号をプリセツトデータとし
て前記カウンタに出力することにより、前記メモ
リ部の設定データが「０」である前記メモリ部の
データ部分と前記アドレスデコード部のアドレス
部分を削除したものである。
かかる構成によれば、アドレスデコード部のア
ドレス部分とメモリ部のデータ部分を減少させる
ことができ、アドレスデコード部とメモリ部の集
積回路での占有面積を小さくでき、その結果、集
積回路のチツプ面積を小さくできるのである。
ドレス部分とメモリ部のデータ部分を減少させる
ことができ、アドレスデコード部とメモリ部の集
積回路での占有面積を小さくでき、その結果、集
積回路のチツプ面積を小さくできるのである。
実施例の説明
以下、本発明の一実施例について、図面に基づ
いて説明する。
いて説明する。
第３図は本発明の一実施例におけるプログラマ
ブルカウンタの要部の回路ブロツク図、第４図は
同プログラマブルカウンタのアドレスデコード部
およびメモリ部の具体的構成図であり、第１図お
よび第２図に示す構成要素と同一の構成要素には
同一の符号を付してその説明を省略する。
ブルカウンタの要部の回路ブロツク図、第４図は
同プログラマブルカウンタのアドレスデコード部
およびメモリ部の具体的構成図であり、第１図お
よび第２図に示す構成要素と同一の構成要素には
同一の符号を付してその説明を省略する。
第３図において、第１図との相違点は、アドレ
スデコード部７のアドレス出力端子AD3とメモリ
部１４のアドレス入力端子BD3とを接続するライ
ンが削除されていることである。
スデコード部７のアドレス出力端子AD3とメモリ
部１４のアドレス入力端子BD3とを接続するライ
ンが削除されていることである。
第４図において、第２図により「０」のデータ
を表すアドレスデコード部７のアドレスAD3をデ
コードするラインL3およびインバータ１５ｃと
アドレス入力端子BD3によりデータを選択するデ
ータ選択ラインが削除されている。
を表すアドレスデコード部７のアドレスAD3をデ
コードするラインL3およびインバータ１５ｃと
アドレス入力端子BD3によりデータを選択するデ
ータ選択ラインが削除されている。
以上のように構成された本実施例のプログラマ
ブルカウンタについて以下その動作を説明する。
例えばアドレスデコード部７のアドレス設定端子
４〜６（第４図ではＡ，Ｂ，Ｃで表されている）
の入力が２進表示で〔000〕とするとラインL1が
選択される。ラインL1が選択されると、データ
ラインのプルダウン手段であるインバータ１５ａ
の出力がローレベルになるので、メモリ部の
「○」印のデータラインがローレベルになり、そ
れ以外のデータラインはプルアツプ手段（図示せ
ず）によりプルアツプされているのでハイレベル
になる。したがつて、カウンタ２にはMSB側か
らLSB側に向かつて〔000101〕のプリセツトデ
ータが出力される。そして、プリセツト信号がプ
リセツト端子３に加えられると、カウンタ２は
MSB側からLSB側に向かつて〔000101〕にセツ
トされる。
ブルカウンタについて以下その動作を説明する。
例えばアドレスデコード部７のアドレス設定端子
４〜６（第４図ではＡ，Ｂ，Ｃで表されている）
の入力が２進表示で〔000〕とするとラインL1が
選択される。ラインL1が選択されると、データ
ラインのプルダウン手段であるインバータ１５ａ
の出力がローレベルになるので、メモリ部の
「○」印のデータラインがローレベルになり、そ
れ以外のデータラインはプルアツプ手段（図示せ
ず）によりプルアツプされているのでハイレベル
になる。したがつて、カウンタ２にはMSB側か
らLSB側に向かつて〔000101〕のプリセツトデ
ータが出力される。そして、プリセツト信号がプ
リセツト端子３に加えられると、カウンタ２は
MSB側からLSB側に向かつて〔000101〕にセツ
トされる。
次に、アドレス設定端子４〜６に２進表示で
〔010〕あるいは〔111〕が入力された場合、アド
レスデコード部７には〔010〕と〔111〕のアドレ
スは存在しないので、インバータ１５ａ〜１５ｇ
は全てハイレベルになる。したがつて、メモリ部
１４のデータラインはプルアツプ手段によりプル
アツプされているので、アドレスデコード部７の
出力が全てハイレベルの時にはインバータ１６ａ
〜１６ｆの入力レベルは全てハイレベルになる。
インバータ１６ａ〜１６ｆの入力レベルは全てハ
イレベルになると、メモリ部１４の出力端子PD1
〜PD6の出力レベルは全てローレベルすなわち
〔000000〕となる。その結果、メモリ部１４は
〔000000〕のプリセツトデータをカウンタ２に出
力する。アドレスが〔010〕のときは、設定デー
タは〔000000〕であるので、アドレスデコード部
７にアドレスが存在しなくても設定されたプリセ
ツトデータがカウンタ２に出力されたことにな
る。従つてメモリ部１４の設定データが「０」の
アドレスを削除しても、プリセツトデータが得ら
れる。アドレス〔111〕のときも、ROMは「０」
を出力するが、〔111〕となるようなアドレスは指
定されないので何らさしつかえない。
〔010〕あるいは〔111〕が入力された場合、アド
レスデコード部７には〔010〕と〔111〕のアドレ
スは存在しないので、インバータ１５ａ〜１５ｇ
は全てハイレベルになる。したがつて、メモリ部
１４のデータラインはプルアツプ手段によりプル
アツプされているので、アドレスデコード部７の
出力が全てハイレベルの時にはインバータ１６ａ
〜１６ｆの入力レベルは全てハイレベルになる。
インバータ１６ａ〜１６ｆの入力レベルは全てハ
イレベルになると、メモリ部１４の出力端子PD1
〜PD6の出力レベルは全てローレベルすなわち
〔000000〕となる。その結果、メモリ部１４は
〔000000〕のプリセツトデータをカウンタ２に出
力する。アドレスが〔010〕のときは、設定デー
タは〔000000〕であるので、アドレスデコード部
７にアドレスが存在しなくても設定されたプリセ
ツトデータがカウンタ２に出力されたことにな
る。従つてメモリ部１４の設定データが「０」の
アドレスを削除しても、プリセツトデータが得ら
れる。アドレス〔111〕のときも、ROMは「０」
を出力するが、〔111〕となるようなアドレスは指
定されないので何らさしつかえない。
発明の効果
以上説明したように、本発明によれば、メモリ
部の設定データが「０」であるアドレスをアドレ
スデコード部から削除したので、カウンタにプリ
セツトデータを供給するメモリ部のアドレス数を
少なくでき、したがつてアドレスデコード部の占
有する面積を小さくすることができる。また、メ
モリ部の「０」を格納する部分も削除することが
できるのでメモリ部の占有する面積も小さくする
ことができる。以上のようにアドレスデコード部
およびメモリ部とも占有面積を小さくすることが
できるので、その結果、集積回路のチツプ面積を
小さくできる。
部の設定データが「０」であるアドレスをアドレ
スデコード部から削除したので、カウンタにプリ
セツトデータを供給するメモリ部のアドレス数を
少なくでき、したがつてアドレスデコード部の占
有する面積を小さくすることができる。また、メ
モリ部の「０」を格納する部分も削除することが
できるのでメモリ部の占有する面積も小さくする
ことができる。以上のようにアドレスデコード部
およびメモリ部とも占有面積を小さくすることが
できるので、その結果、集積回路のチツプ面積を
小さくできる。
第１図は従来のプログラマブルカウンタの要部
の回路ブロツク図、第２図は同プログラマブルカ
ウンタのアドレスデコード部およびメモリ部の具
体的構成図、第３図は本発明の一実施例における
プログラマブルカウンタの要部の回路ブロツク
図、第４図は同プログラマブルカウンタのアドレ
スデコード部およびメモリ部の具体的構成図であ
る。 ２……カウンタ、７……アドレスデコード部、
１４……メモリ部。
の回路ブロツク図、第２図は同プログラマブルカ
ウンタのアドレスデコード部およびメモリ部の具
体的構成図、第３図は本発明の一実施例における
プログラマブルカウンタの要部の回路ブロツク
図、第４図は同プログラマブルカウンタのアドレ
スデコード部およびメモリ部の具体的構成図であ
る。 ２……カウンタ、７……アドレスデコード部、
１４……メモリ部。
Claims (1)
- １ プリセツト機能を有するカウンタと、このカ
ウンタにプリセツトデータを供給するメモリ部
と、このメモリ部のアドレスを選択するアドレス
デコード部と、前記アドレスデコード部からアド
レス信号が出力されないときは前記メモリ部のデ
ータラインをプルアツプするプルアツプ手段と、
前記アドレスデコード部からアドレス信号が出力
されたときには前記メモリ部の“１”を出力する
データラインだけをプルダウンするプルダウン手
段と、前記メモリ部のデータラインの出力を反転
する反転手段とを備え、前記メモリ部の設定デー
タが全て「０」である前記メモリ部のデータ部分
と前記アドレスデコード部のアドレス部分を削除
し前記反転手段の出力信号をプリセツトデータと
して前記カウンタに出力することを特徴とするプ
ログラマブルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219859A JPS60112322A (ja) | 1983-11-22 | 1983-11-22 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219859A JPS60112322A (ja) | 1983-11-22 | 1983-11-22 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60112322A JPS60112322A (ja) | 1985-06-18 |
| JPH0456492B2 true JPH0456492B2 (ja) | 1992-09-08 |
Family
ID=16742172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219859A Granted JPS60112322A (ja) | 1983-11-22 | 1983-11-22 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112322A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513179B2 (ja) * | 1985-12-25 | 1996-07-03 | 日本電気株式会社 | カウンタ付直列−並列変換回路 |
| KR100429554B1 (ko) * | 2002-04-19 | 2004-05-03 | 주식회사 하이닉스반도체 | 프로그램 가능 카운터 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798038A (en) * | 1980-12-12 | 1982-06-18 | Toshiba Corp | Decoding system for code |
-
1983
- 1983-11-22 JP JP58219859A patent/JPS60112322A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60112322A (ja) | 1985-06-18 |
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