JPH10172286A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット線遅延が無視可能な程度に小さく、高
速読み出し動作が可能な半導体記憶装置を提供すること
を目的とする。 【解決手段】 メモリセルＣＥＬ１（１，１）〜ＣＥＬ
１（ｍ，ｎ）が接続された複数のビット線Ｒ＿Ｂ１〜Ｒ
＿Ｂｎと、ビット線の微小信号を増幅して出力するイン
バータＩＮＶＳＡ１を有するセンスアンプとを備え、ビ
ット線を所定電圧にプリチャージしてメモリセルのデー
タの読み出し動作を行う半導体記憶装置であって、プリ
チャージの期間に、ビット線と前記センスアンプの出力
間を接続状態とするスイッチング手段ＳＷＳＡ，ＩＮＶ
ＳＡ２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット線を所定電
圧にプリチャージしてデータの読み出し動作等を行う半
導体記憶装置に係り、特に、ビット線遅延が無視可能な
程度に小さく、高速読み出し動作が可能な半導体記憶装
置に関する。

【０００２】

【従来の技術】図５は、従来の半導体記憶装置の一例と
してスタティックＲＡＭ（ＳＲＡＭ）の構成例を示す回
路図である。この回路は、プリチャージ方式でのシング
ルビット線方式のデュアルポートＳＲＡＭの回路例を示
しており、書き込み系の回路については省略している。

【０００３】図５において、ＣＥＬ１（１，１）〜ＣＥ
Ｌ１（ｍ，ｎ）はｍ行ｎ列のマトリクス状に配列された
ＳＲＡＭセル、Ｒ＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎはリ
ード・ビット線、Ｒ＿Ｗ１，Ｒ＿Ｗ２，〜，Ｒ＿Ｗｍは
リード・ワード線、Ｗ＿Ｗ１，Ｗ＿Ｗ２，〜，Ｗ＿Ｗｍ
はライト・ワード線、ＮＴＳＷ１，ＮＴＳＷ２，〜，Ｎ
ＴＳＷｎはカラムスイッチ用ｎチャネル金属酸化膜半導
体（以下、ＮＭＯＳという）トランジスタ、Ｒ＿Ｃ１，
Ｒ＿Ｃ２，〜，Ｒ＿Ｃｎはカラムスイッチ信号供給線を
それぞれ示している。

【０００４】また、ＮＴＰＲ及びＩＮＶＰＲはセンスア
ンプの入力ノードをプリチャージするプリチャージ回路
の構成要素であって、ＮＴＰＲはプリチャージ用ＮＭＯ
Ｓトランジスタ、ＩＮＶＰＲは制御信号線ＣＬＫを反転
するインバータである。更に、ＰＴＳＡ１及びＩＮＶＳ
Ａ１はセンスアンプの構成要素であって、ＰＴＳＡ１は
ｐチャネル金属酸化膜半導体（以下、ＰＭＯＳという）
トランジスタ、ＩＮＶＳＡ１はインバータをそれぞれ示
している。

【０００５】ＳＲＡＭセルＣＥＬ１（１，１）〜ＣＥＬ
１（ｍ，ｎ）は、図５に示すように、ＴＦＴ負荷型セル
で、２つのＣＭＯＳインバータＩＮＶＣＬ１及びＩＮＶ
ＣＬ２の入出力同士を交差結合したフリップフロップか
らそれぞれ構成されている。そして、各インバータＩＮ
ＶＣＬ１の出力である記憶ノードがワードトランジスタ
Ｒ＿ＷＴ１及びＲ＿ＷＴ２を介してリード・ビット線Ｒ
＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎに接続され、各ワード
トランジスタＲ＿ＷＴ１のゲートがリード・ワード線Ｒ
＿Ｗ１，Ｒ＿Ｗ２，〜，Ｒ＿Ｗｍにそれぞれ接続されて
いる。また、各インバータＩＮＶＣＬ２の出力は、それ
ぞれワードトランジスタＷ＿ＷＴ１及びＷ＿ＷＴ２を介
して図示しないライト・ビット線に接続され、各ワード
トランジスタＷ＿ＷＴ１及びＷ＿ＷＴ２のゲートがライ
ト・ワード線ＷーＷ１，Ｗ＿Ｗ２，〜，Ｗ＿Ｗｍにそれ
ぞれ接続されている。

【０００６】尚、ＮＭＯＳトランジスタＲ＿ＷＴ２はデ
ータ破壊防止用トランジスタである。即ち、リード・ビ
ット線Ｒ＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎに接続された
ワードトランジスタＲ＿ＷＴ１と接地電位との間に、Ｎ
ＭＯＳトランジスタＲ＿ＷＴ２が直列に接続され、ＮＭ
ＯＳトランジスタＲ＿ＷＴ２のゲートがメモリセルの一
方のインバータＩＮＶＣＬ１の出力である記憶ノードに
接続されている。これにより、リード・ビット線Ｒ＿Ｂ
１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎをある電位までプリチャー
ジしなくても、ＮＭＯＳトランジスタＲ＿ＷＴ２の存在
によりメモリセルのデータが破壊されることがない。従
って、後述のように、実際には選択されたカラムのビッ
ト線のみがプリチャージされる。

【０００７】また具体的には、ＳＲＡＭセルＣＥＬ１
（１，１），ＣＥＬ１（２，１），〜，ＣＥＬ１（ｍ，
１）がワードトランジスタＲ＿ＷＴ１及びＲ＿ＷＴ２を
介してリード・ビット線Ｒ＿Ｂ１に接続され、ＳＲＡＭ
セルＣＥＬ１（１，２），ＣＥＬ１（２，２），〜，Ｃ
ＥＬ１（ｍ，２）がワードトランジスタＲ＿ＷＴ１及び
Ｒ＿ＷＴ２を介してリード・ビット線Ｒ＿Ｂ２に接続さ
れ、ＳＲＡＭセルＣＥＬ１（１，ｎ），ＣＥＬ１（２，
ｎ），〜，ＣＥＬ１（ｍ，ｎ）がワードトランジスタＲ
＿ＷＴ１及びＲ＿ＷＴ２を介してリード・ビット線Ｒ＿
Ｂｎに接続されている。

【０００８】また、ＳＲＡＭセルＣＥＬ１（１，１），
ＣＥＬ１（１，２），〜，ＣＥＬ１（１，ｎ）がワード
線Ｒ＿Ｗ１及びＷ＿Ｗ１に接続され、ＳＲＡＭセルＣＥ
Ｌ１（２，１），ＣＥＬ１（２，２），〜，ＣＥＬ１
（２，ｎ）がワード線Ｒ＿Ｗ２及びＷ＿Ｗ２に接続さ
れ、ＳＲＡＭセルＣＥＬ１（ｍ，１），ＣＥＬ１（ｍ，
２），〜，ＣＥＬ１（ｍ，ｎ）がワード線Ｒ＿Ｗｍ及び
Ｗ＿Ｗｍに接続されている。

【０００９】カラムスイッチ用ＮＭＯＳトランジスタＮ
ＴＳＷ１のソース及びドレインは、リード・ビット線Ｒ
＿Ｂ１及びセンスアンプの接続中点間に挿入、接続さ
れ、ゲートはカラムスイッチ信号供給線Ｒ＿Ｃ１に接続
されている。また、カラムスイッチ用ＮＭＯＳトランジ
スタＮＴＳＷ２のソース及びドレインは、リード・ビッ
ト線Ｒ＿Ｂ２及びセンスアンプの接続中点間に挿入、接
続され、ゲートはカラムスイッチ信号供給線Ｒ＿Ｃ２に
接続されている。更に、カラムスイッチ用ＮＭＯＳトラ
ンジスタＮＴＳＷｎのソース及びドレインは、リード・
ビット線Ｒ＿Ｂｎ及びセンスアンプの接続中点間に挿
入、接続され、ゲートはカラムスイッチ信号供給線Ｒ＿
Ｃｎに接続されている。

【００１０】プリチャージ回路のプリチャージ用ＮＭＯ
ＳトランジスタＮＴＰＲは、ソースが電源電圧Ｖｄｄの
供給ラインに接続され、ドレインがリード・ビット線Ｒ
＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎとセンスアンプとの接
続中点であるノードＮＤＳＡに接続され、ゲートが制御
信号線ＣＬＫを反転するインバータＩＮＶＰＲの出力に
接続されている。

【００１１】また、センスアンプのインバータＩＮＶＳ
Ａ１の入力は、リード・ビット線Ｒ＿Ｂ１，Ｒ＿Ｂ２，
〜，Ｒ＿ＢｎとＮＭＯＳトランジスタＮＴＰＲとの接続
中点であるノードＮＤＳＡ、並びに、ＰＭＯＳトランジ
スタＰＴＳＡ１のソースに接続されている。インバータ
ＩＮＶＳＡ１の出力がセンスアンプの出力となると共
に、ＰＭＯＳトランジスタＰＴＳＡ１のゲートに接続さ
れ、ＰＭＯＳトランジスタＰＴＳＡ１のドレインは電源
電圧Ｖｄｄの供給ラインに接続されている。

【００１２】このような構成におけるデータの読み出し
動作を、図６のタイミングチャートを参照しながら説明
する。尚、図６では、メモリセルＣＥＬ１（１，１）の
データを読み出す場合を説明するタイミングチャートと
なっている。

【００１３】先ず、リード・ワード線Ｒ＿Ｗ１〜Ｒ＿Ｗ
ｍが”Ｌ”レベルに設定され、１本のカラムスイッチ信
号供給線Ｒ＿Ｃ１が”Ｈ”レベルに設定され、制御信号
線ＣＬＫが”Ｌ”レベルに設定される。これにより、カ
ラムスイッチ用ＮＭＯＳトランジスタＮＴＳＷ１がオン
状態となり、他のカラムスイッチ用ＮＭＯＳトランジス
タＮＴＳＷ２〜ＮＴＳＷｎはオフ状態のままに保持され
ると共に、プリチャージ用ＮＭＯＳトランジスタＮＴＰ
Ｒがオン状態となり、各リード・ビット線Ｒ＿Ｂ１〜Ｒ
＿Ｂｎとセンスアンプとの接続中点であるノードＮＤＳ
Ａが”Ｈ”レベルにプリチャージされる。実際のプリチ
ャージレベルは（Ｖｄｄ−Ｖｔｈ）である。ここで、Ｖ
ｔｈはトランジスタのしきい値電圧である。

【００１４】このとき、各リード・ビット線Ｒ＿Ｂ１〜
Ｒ＿Ｂｎに挿入されているカラムスイッチ用ＮＭＯＳト
ランジスタは、リード・ビット線Ｒ＿Ｂ１に挿入された
トランジスタＮＴＳＷ１のみオン状態にあることから、
リード・ビット線Ｒ＿Ｂ１のみ電源電位Ｖｄｄレベルに
プリチャージされる。尚、残りのリード・ビット線Ｒ＿
Ｂ２〜Ｒ＿Ｂｎには、前のデータが残ったままとなる。

【００１５】次に、制御信号線ＣＬＫが”Ｌ”レベルか
ら”Ｈ”レベルに切り換えられ、アドレス信号によって
選択されたリード・ワード線Ｒ＿Ｗ１が”Ｈ”レベルに
設定される。これにより、プリチャージ用ＮＭＯＳトラ
ンジスタＮＴＰＲがオフ状態となる。

【００１６】以上のように、従来のプリチャージ方式で
のシングルビット線方式において、インバータ型センス
アンプを使用した場合に、制御信号線ＣＬＫが”Ｌ”レ
ベルの期間に、リード・ビット線は、ＮＭＯＳトランジ
スタＮＴＰＲを通じて”Ｈ”レベルにプリチャージされ
る。その後、制御信号線ＣＬＫが”Ｌ”レベルから”
Ｈ”レベルに切り換わると、リード・ワード線が”Ｌ”
レベルから”Ｈ”レベルになり、メモリセルの保持して
いるデータに応じて、リード・ビット線は、ＮＭＯＳト
ランジスタＲ＿ＷＴ１及びＲ＿ＷＴ２を通じてディスチ
ャージされるか或いは”Ｈ”レベルに留まる。また、セ
ンスアンプは、このリード・ビット線の電位変化をイン
バータＩＮＶＳＡ１で受けて、読み出しデータＤＡＴＡ
として出力する。

【００１７】通常、データの読み出しはメモリセルが電
流をビット線から引き抜くか或いは引き抜かないかとい
うことで行なわれ、引き抜かないときにはビット線電位
はプリチャージ電位に留まることとなるが、誤動作を防
止するためには、プリチャージ電位がセンスアンプのし
きい値より十分に高いことが必要である。また、プリチ
ャージ用トランジスタは、ＮＭＯＳトランジスタまたは
ＰＭＯＳトランジスタが使用され、プリチャージの電位
はそれぞれＶｄｄ−ＶｔｈまたはＶｄｄであるが、セン
スアンプに使用されているインバータＩＮＶＳＡ１のし
きい値は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジ
スタの能力比で決定され、通常、Ｖｄｄ／２程度の値と
なる。従って、プリチャージの電位とセンスアンプ（イ
ンバータＩＮＶＳＡ１）のしきい値には、通常、数１０
０［ｍＶ］から数［Ｖ］の差があるのが一般的である。

【００１８】

【発明が解決しようとする課題】従って、従来のシング
ルビット線方式の半導体記憶装置においては、ビット線
が１本であるためにセル面積を小さくでき、特にマルチ
ポートメモリの実現に有利であるという利点がある反
面、上記のように、ビット線がプリチャージ電位からセ
ンスアンプのしきい値までディスチャージするのに要す
る時間（通常、「ビット線遅延」と称される）が大き
く、高速の読み出し動作が難しく、高速動作が要求され
る半導体記憶装置には不向きであるという不利益があっ
た。

【００１９】一方、従来は、高速動作が要求される半導
体記憶装置には、差動ビット線方式の半導体記憶装置が
用いられている。この差動ビット線方式の半導体記憶装
置では、センスアンプに小さい入力振幅でも動作可能な
差動型カレントミラー型センスアンプ等が使用できるた
め、ビット線振幅を小さくすることができ、ビット線遅
延を小さくできるという利点がある反面、ビット線が２
本必要であるためセル面積が相対的に大きくなり、特に
マルチポートメモリの実現には不向きであるという不利
益があった。

【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ビット線遅延が無視可能な程度
に小さく、高速な読み出し動作を可能とした半導体記憶
装置を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリセルが接続されたビット線と、前
記ビット線の信号を反転して出力する所定の回路しきい
値のインバータを有するセンスアンプとを備え、前記ビ
ット線を所定電圧にプリチャージして前記メモリセルの
データの読み出し動作を行う半導体記憶装置であって、
前記プリチャージの期間に、前記ビット線と当該センス
アンプの出力間を接続状態とするスイッチング手段を有
する。

【００２２】また、本発明の半導体記憶装置は、前記プ
リチャージの期間に、前記ビット線を前記インバータの
回路しきい値電位の近傍の電位にするビット線電位シフ
ト手段を有する。

【００２３】また、好適には、前記センスアンプは、前
記インバータの出力を保持する保持手段を有する。

【００２４】また、好適には、前記メモリセルは、前記
ビット線と第１の電源との間に直列に接続された第１お
よび第２のトランジスタを有し、第１のトランジスタの
ゲートがワード線に接続され、第２のトランジスタのゲ
ートが記憶ノードに接続されている。

【００２５】また、前記メモリセルは、前記ビット線と
記憶ノードとの間に直列に接続されたインバータと、絶
縁ゲート型電界効果トランジスタとを有し、前記絶縁ゲ
ート型電界効果トランジスタのゲートがワード線に接続
されている。

【００２６】本発明の半導体記憶装置によれば、ビット
線のプリチャージを、従来のようにＮＭＯＳトランジス
タまたはＰＭＯＳトランジスタによるプリチャージ用ト
ランジスタを設けて行うのではなく、センスアンプが備
えるインバータ自体によって行われる。すなわち、スイ
ッチング手段によって、プリチャージの期間にビット線
とセンスアンプの出力間が接続状態の保持される。これ
により、ビット線の電位がインバータの回路しきい値電
位にプリチャージされる。このように、ビット線のプリ
チャージの電位とセンスアンプの回路しきい値電位とを
同電位にすることにより、従来問題とされた、ビット線
がプリチャージ電位からセンスアンプのしきい値電位ま
でディスチャージするに要する時間であるビット線遅延
を無くすことができ、高速な読み出し動作を可能とした
半導体記憶装置を実現することができる。また、プロセ
ス変動等によるデバイス特性のばらつきがあってセンス
アンプのしきい値が変化しても、常にプリチャージ電位
はセンスアンプのしきい値電位と同じに保たれるので、
常にビット線遅延をゼロに保つことができる。

【００２７】また、本発明の半導体記憶装置では、プリ
チャージの期間に、ビット線電位シフト手段により、ビ
ット線がインバータのしきい値電位の近傍の電位にプリ
チャージされる。例えば、従来例（図５参照）で示した
メモリセルを想定した場合に、ビット線電位をインバー
タの回路しきい値電位にプリチャージした場合には、メ
モリセルの出力が”Ｈ”レベルの時にビット線がフロー
ティング状態となり、チョッパノイズ等のノイズが原因
で少し電位が下がることによって誤動作となるといった
不具合も考えられるが、本発明のように、ビット線電位
シフト手段により、ビット線をインバータのしきい値電
位よりわずかに上の電位にプルアップすることにより、
誤動作を回避して確実に動作させることが可能となる。

【００２８】また、本発明の半導体記憶装置では、イン
バータの出力を保持する保持手段によって、読み出し終
了時点で出力がフローティング状態となることが防止さ
れ、誤動作が回避される。

【００２９】さらに、本発明の半導体記憶装置では、メ
モリセルに、ビット線と記憶ノードとの間に直列に接続
されたインバータと、ゲートがワード線に接続された絶
縁ゲート型電界効果トランジスタとが設けられることか
ら、メモリセル自身で”Ｌ”レベル出力または”Ｈ”レ
ベル出力を可能とし、ビット線読み出し回路にビット線
電位シフト手段を不要とし、より少ない回路構成で、高
速な読み出し動作の可能なビット線読み出し回路を実現
している。

【００３０】

【発明の実施の形態】以下、本発明の半導体記憶装置の
実施の形態について、〔実施形態１〕，〔実施形態
２〕，〔実施形態３〕の順に図面を参照して詳細に説明
する。

【００３１】〔実施形態１〕図１は本発明の実施形態１
に係る半導体記憶装置の構成例を示す回路図である。同
図において、図５（従来例）と重複する部分には同一の
符号を附して表す。

【００３２】即ち、図１において、ＣＥＬ１（１，１）
〜ＣＥＬ１（ｍ，ｎ）はｍ行ｎ列のマトリクス状に配列
されたＳＲＡＭセル、Ｒ＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂ
ｎはリード・ビット線、Ｒ＿Ｗ１，Ｒ＿Ｗ２，〜，Ｒ＿
Ｗｍはリード・ワード線、Ｗ＿Ｗ１，Ｗ＿Ｗ２，〜，Ｗ
＿Ｗｍはライト・ワード線、ＮＴＳＷ１，ＮＴＳＷ２，
〜，ＮＴＳＷｎはカラムスイッチ用ＮＭＯＳトランジス
タ、Ｒ＿Ｃ１，Ｒ＿Ｃ２，〜，Ｒ＿Ｃｎはカラムスイッ
チ信号供給線をそれぞれ示している。

【００３３】また、センスアンプはインバータ型センス
アンプであって、インバータＩＮＶＳＡ１の他に、プリ
チャージの期間にビット線と当該センスアンプの出力間
を接続状態とするアナログスイッチ（スイッチング手
段）としてのトランスファーゲートＳＷＳＡ及びインバ
ータＩＮＶＳＡ２と、プリチャージ期間にビット線をイ
ンバータの回路しきい値電位よりわずかに上の電位にプ
リチャージするビット線電位シフト手段としての遅延素
子ＤＥＬ及びＰＭＯＳトランジスタＰＴＳＡ２と、イン
バータの出力を保持する保持手段としてのＰＭＯＳトラ
ンジスタＰＴＳＡ１とを備えて構成されている。尚、Ｐ
ＭＯＳトランジスタＰＴＳＡ１及びＰＴＳＡ２は、通常
よりも駆動能力の弱いものを使用している。

【００３４】ＳＲＡＭセルＣＥＬ１（１，１）〜ＣＥＬ
１（ｍ，ｎ）は、図１に示すように、ＴＦＴ負荷型セル
で、２つのＣＭＯＳインバータＩＮＶＣＬ１及びＩＮＶ
ＣＬ２の入出力同士を交差結合したフリップフロップか
らそれぞれ構成されている。そして、各インバータＩＮ
ＶＣＬ１の出力である記憶ノードがワードトランジスタ
Ｒ＿ＷＴ１及びＲ＿ＷＴ２を介してリード・ビット線Ｒ
＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎに接続され、各ワード
トランジスタＲ＿ＷＴ１のゲートがリード・ワード線Ｒ
＿Ｗ１，Ｒ＿Ｗ２，〜，Ｒ＿Ｗｍにそれぞれ接続されて
いる。また、各インバータＩＮＶＣＬ２の出力は、それ
ぞれワードトランジスタＷ＿ＷＴ１及びＷ＿ＷＴ２を介
して図示しないライト・ビット線に接続され、各ワード
トランジスタＷ＿ＷＴ１及びＷ＿ＷＴ２のゲートがライ
ト・ワード線ＷーＷ１，Ｗ＿Ｗ２，〜，Ｗ＿Ｗｍにそれ
ぞれ接続されている。

【００３５】尚、ＮＭＯＳトランジスタＲ＿ＷＴ２はデ
ータ破壊防止用トランジスタである。即ち、リード・ビ
ット線Ｒ＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎに接続された
ワードトランジスタＲ＿ＷＴ１と接地電位との間に、Ｎ
ＭＯＳトランジスタＲ＿ＷＴ２が直列に接続され、ＮＭ
ＯＳトランジスタＲ＿ＷＴ２のゲートがメモリセルの一
方のインバータＩＮＶＣＬ１の出力である記憶ノードに
接続されている。これにより、リード・ビット線Ｒ＿Ｂ
１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎをある電位までプリチャー
ジしなくても、ＮＭＯＳトランジスタＲ＿ＷＴ２の存在
によりメモリセルのデータが破壊されることがない。従
って、後述のように、実際には選択されたカラムのビッ
ト線のみがプリチャージされる。

【００３６】また具体的には、ＳＲＡＭセルＣＥＬ１
（１，１），ＣＥＬ１（２，１），〜，ＣＥＬ１（ｍ，
１）がワードトランジスタＲ＿ＷＴ１及びＲ＿ＷＴ２を
介してリード・ビット線Ｒ＿Ｂ１に接続され、ＳＲＡＭ
セルＣＥＬ１（１，２），ＣＥＬ１（２，２），〜，Ｃ
ＥＬ１（ｍ，２）がワードトランジスタＲ＿ＷＴ１及び
Ｒ＿ＷＴ２を介してリード・ビット線Ｒ＿Ｂ２に接続さ
れ、ＳＲＡＭセルＣＥＬ１（１，ｎ），ＣＥＬ１（２，
ｎ），〜，ＣＥＬ１（ｍ，ｎ）がワードトランジスタＲ
＿ＷＴ１及びＲ＿ＷＴ２を介してリード・ビット線Ｒ＿
Ｂｎに接続されている。

【００３７】また、ＳＲＡＭセルＣＥＬ１（１，１），
ＣＥＬ１（１，２），〜，ＣＥＬ１（１，ｎ）がワード
線Ｒ＿Ｗ１及びＷ＿Ｗ１に接続され、ＳＲＡＭセルＣＥ
Ｌ１（２，１），ＣＥＬ１（２，２），〜，ＣＥＬ１
（２，ｎ）がワード線Ｒ＿Ｗ２及びＷ＿Ｗ２に接続さ
れ、ＳＲＡＭセルＣＥＬ１（ｍ，１），ＣＥＬ１（ｍ，
２），〜，ＣＥＬ１（ｍ，ｎ）がワード線Ｒ＿Ｗｍ及び
Ｗ＿Ｗｍに接続されている。

【００３８】カラムスイッチ用ＮＭＯＳトランジスタＮ
ＴＳＷ１のソース及びドレインは、リード・ビット線Ｒ
＿Ｂ１及びセンスアンプの接続中点間に挿入、接続さ
れ、ゲートはカラムスイッチ信号供給線Ｒ＿Ｃ１に接続
されている。また、カラムスイッチ用ＮＭＯＳトランジ
スタＮＴＳＷ２のソース及びドレインは、リード・ビッ
ト線Ｒ＿Ｂ２及びセンスアンプの接続中点間に挿入、接
続され、ゲートはカラムスイッチ信号供給線Ｒ＿Ｃ２に
接続されている。更に、カラムスイッチ用ＮＭＯＳトラ
ンジスタＮＴＳＷｎのソース及びドレインは、リード・
ビット線Ｒ＿Ｂｎ及びセンスアンプの接続中点間に挿
入、接続され、ゲートはカラムスイッチ信号供給線Ｒ＿
Ｃｎに接続されている。

【００３９】センスアンプにおいて、ビット線電位シフ
ト手段のＰＭＯＳトランジスタＰＴＳＡ２は、ソースが
電源電圧Ｖｄｄの供給ラインに接続され、ドレインがリ
ード・ビット線Ｒ＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎとセ
ンスアンプとの接続中点であるノードＮＤＳＡに接続さ
れ、ゲートが制御信号線ＣＬＫを所定の遅延時間だけ遅
延する遅延素子ＤＥＬの出力に接続されている。

【００４０】また、センスアンプのインバータＩＮＶＳ
Ａ１の入力は、リード・ビット線Ｒ＿Ｂ１，Ｒ＿Ｂ２，
〜，Ｒ＿Ｂｎとの接続中点であるノードＮＤＳＡ、並び
に、ＰＭＯＳトランジスタＰＴＳＡ１のドレイン及びＰ
ＴＳＡ２のソースに接続されている。インバータＩＮＶ
ＳＡ１の出力がセンスアンプの出力となると共に、保持
手段であるＰＭＯＳトランジスタＰＴＳＡ１のゲートに
接続され、ＰＭＯＳトランジスタＰＴＳＡ１のドレイン
は電源電圧Ｖｄｄの供給ラインに接続されている。

【００４１】更に、トランスファーゲートＳＷＳＡは、
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備
え、ＮＭＯＳトランジスタのドレイン及びＰＭＯＳトラ
ンジスタのソースがインバータＩＮＶＳＡ１の入力に、
ＮＭＯＳトランジスタのドレイン及びＰＭＯＳトランジ
スタのソースがインバータＩＮＶＳＡ１の出力にそれぞ
れ接続され、また、ＰＭＯＳトランジスタのゲートには
制御信号線ＣＬＫが、ＮＭＯＳトランジスタのゲートに
は制御信号線ＣＬＫを反転するインバータＩＮＶＳＡ２
の出力がそれぞれ接続されている。即ち、このような構
成により、アナログスイッチは、制御信号線ＣＬＫが”
Ｌ”レベルの時に両チャネルが導通して、インバータＩ
ＮＶＳＡ２の入出力間を短絡させる。

【００４２】次に、このような構成の本実施形態の半導
体記憶装置におけるデータの読み出し動作を、図２のタ
イミングチャートを参照しながら説明する。尚、図２で
は、メモリセルＣＥＬ１（１，１）のデータを読み出す
場合を説明するタイミングチャートとなっている。

【００４３】先ず、リード・ワード線Ｒ＿Ｗ１〜Ｒ＿Ｗ
ｍが”Ｌ”レベルに設定され、１本のカラムスイッチ信
号供給線Ｒ＿Ｃ１が”Ｈ”レベルに設定され、制御信号
線ＣＬＫが”Ｌ”レベルに設定される。これにより、カ
ラムスイッチ用ＮＭＯＳトランジスタＮＴＳＷ１がオン
状態となり、他のカラムスイッチ用ＮＭＯＳトランジス
タＮＴＳＷ２〜ＮＴＳＷｎはオフ状態のままに保持され
る。また同時に、アナログスイッチのトランスファーゲ
ートＳＷＳＡの両チャネルが導通して、インバータＩＮ
ＶＳＡ２の入出力間が短絡されることにより、各リード
・ビット線Ｒ＿Ｂ１〜Ｒ＿Ｂｎとセンスアンプとの接続
中点であるノードＮＤＳＡがインバータＩＮＶＳＡ１の
回路しきい値電位にプリチャージされ、更に、遅延素子
ＤＥＬの遅延時間だけ経過した後に、ＰＭＯＳトランジ
スタＰＴＳＡ２がオン状態となり、接続中点ノードＮＤ
ＳＡがインバータＩＮＶＳＡ１のしきい値電位よりわず
かに上の電位にプルアップされる。

【００４４】このとき、各リード・ビット線Ｒ＿Ｂ１〜
Ｒ＿Ｂｎに挿入されているカラムスイッチ用ＮＭＯＳト
ランジスタは、リード・ビット線Ｒ＿Ｂ１に挿入された
トランジスタＮＴＳＷ１のみオン状態にあることから、
リード・ビット線Ｒ＿Ｂ１のみインバータＩＮＶＳＡ１
のしきい値電位にプリチャージされる。尚、残りのリー
ド・ビット線Ｒ＿Ｂ２〜Ｒ＿Ｂｎには、前のデータが残
ったままとなる。

【００４５】次に、制御信号線ＣＬＫが”Ｌ”レベルか
ら”Ｈ”レベルに切り換えられ、また、アドレス信号に
よって選択されたリード・ワード線Ｒ＿Ｗ１が”Ｈ”レ
ベルに設定される。これにより、アナログスイッチのト
ランスファーゲートＳＷＳＡの両チャネルが閉鎖してオ
フ状態となり、接続中点ノードＮＤＳＡの電位がそのま
まインバータＩＮＶＳＡ１の出力に反映することとなっ
て、保持手段であるＰＭＯＳトランジスタＰＴＳＡ１に
より該出力レベルが保持されることとなる。また更に、
遅延素子ＤＥＬの遅延時間だけ経過した後に、ＰＭＯＳ
トランジスタＰＴＳＡ２がオフ状態となり、接続中点ノ
ードＮＤＳＡ電位のプルアップ動作が停止する。

【００４６】以上のように、本実施形態の半導体記憶装
置では、ビット線のプリチャージを、センスアンプが備
えるインバータＩＮＶＳＡ１自体によって行う。即ち、
アナログスイッチのトランスファーゲートＳＷＳＡによ
って、プリチャージ期間にビット線とセンスアンプの出
力間を接続状態として、ビット線電位をインバータＩＮ
ＶＳＡ１のしきい値電位にプリチャージする。このよう
に、本実施形態では、ビット線のプリチャージの電位と
センスアンプのしきい値電位とを同電位にすることによ
りビット線遅延を無くして、高速な読み出し動作を可能
としている。また、プロセス変動等によるデバイス特性
のばらつきがあってセンスアンプのしきい値が変化して
も、常にプリチャージ電位はセンスアンプのしきい値電
位と同じに保たれるので、常にビット線遅延をゼロに保
つことができる。

【００４７】また、本実施形態の半導体記憶装置では、
メモリセルの出力がビット線を”Ｈ”レベル方向に引っ
張り上げる能力がないので、プリチャージ期間にビット
線をインバータＩＮＶＳＡ１のしきい値電位よりもわず
か上の電位にプルアップするＰＭＯＳトランジスタＰＴ
ＳＡ２を具備している。これにより、メモリセルの出力
が”Ｈ”レベルの時にビット線がフローティング状態と
なっても、チョッパノイズ等のノイズが原因で少し電位
が下がることによる誤動作を回避でき、センスアンプが
確実に”Ｈ”レベルとして検知することができ、読み出
し動作を確実に行うことが可能となる。

【００４８】尚、ＰＭＯＳトランジスタＰＴＳＡ２によ
ってプルアップされるビット線の電位はわずかであるの
で、ビット線遅延は極めて小さく、殆ど無視可能な値で
ある。また、本実施形態では、ＰＭＯＳトランジスタＰ
ＴＳＡ２のゲートを、遅延素子ＤＥＬを通じて制御信号
線ＣＬＫにより制御するようにしているが、ＰＭＯＳト
ランジスタＰＴＳＡ２のゲートを常に”Ｌ”レベルを与
えて、ノーマリオン状態とした構成も考えられる。

【００４９】更に、本実施形態の半導体記憶装置では、
センスアンプに、インバータＩＮＶＳＡ１の出力を保持
するためのＰＭＯＳトランジスタＰＴＳＡ２を備える構
成としているので、読み出し終了時点で出力がフローテ
ィング状態となるのを防止でき、誤動作を回避すること
が可能となる。

【００５０】〔実施形態２〕図３は本発明の実施形態２
に係る半導体記憶装置の構成例を示す回路図である。

【００５１】本実施形態の半導体記憶装置が上記実施形
態１の半導体記憶装置と異なる点は、メモリセルを、メ
モリセル自身で”Ｌ”レベルまたは”Ｈ”レベル出力を
可能としたメモリセルで構成し、その結果として、セン
スアンプにおいて、プリチャージ期間にビット線をイン
バータＩＮＶＳＡ１の回路しきい値電位よりもわずか上
の電位にプルアップするＰＭＯＳトランジスタＰＴＳＡ
２及び遅延素子ＤＥＬが不要となったことにある。

【００５２】図３において、本実施形態のＳＲＡＭセル
ＣＥＬ２（１，１）〜ＣＥＬ２（ｍ，ｎ）の具体的な構
成は、２つのＣＭＯＳインバータＩＮＶＣＬ１及びＩＮ
ＶＣＬ２の入出力同士を交差結合したフリップフロップ
からそれぞれ構成され、各インバータＩＮＶＣＬ１の出
力である記憶ノードがインバータＩＮＶＣＬ３及びワー
ドトランジスタＲ＿ＷＴを介してリード・ビット線Ｒ＿
Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎに接続され、各ワードト
ランジスタＲ＿ＷＴのゲートがリード・ワード線Ｒ＿Ｗ
１，Ｒ＿Ｗ２，〜，Ｒ＿Ｗｍにそれぞれ接続されてい
る。また、各インバータＩＮＶＣＬ２の出力は、それぞ
れワードトランジスタＷ＿ＷＴ１及びＷ＿ＷＴ２を介し
て図示しないライト・ビット線に接続され、各ワードト
ランジスタＷ＿ＷＴ１及びＷ＿ＷＴ２のゲートがライト
・ワード線ＷーＷ１，Ｗ＿Ｗ２，〜，Ｗ＿Ｗｍにそれぞ
れ接続されている。

【００５３】また、ＳＲＡＭセルＣＥＬ２（１，１），
〜，ＣＥＬ２（ｍ，ｎ）におけるリード・ビット線Ｒ＿
Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎとの接続関係、並びに、
ワード線Ｒ＿Ｗ１，Ｒ＿Ｗ２，〜，Ｒ＿Ｗｍ及びＷ＿Ｗ
１，Ｗ＿Ｗ２，〜，Ｗ＿Ｗｍとの接続関係は、実施形態
１と同様である。

【００５４】このような構成においては、メモリセルＣ
ＥＬ２（１，１）〜ＣＥＬ２（ｍ，ｎ）自身で”Ｌ”レ
ベルまたは”Ｈ”レベル出力が可能なので、ビット線電
位を”Ｈ”レベル方向にわずかに引っ張り上げるプルア
ップ用ＰＭＯＳトランジスタＰＴＳＡ２が不要となり、
従って、本実施形態のセンスアンプは、実施形態１のセ
ンスアンプの構成から、プルアップ用ＰＭＯＳトランジ
スタＰＴＳＡ２、並びに、該ＰＭＯＳトランジスタＰＴ
ＳＡ２のゲートに遅延させた制御信号ＣＬＫを供給する
遅延素子ＤＥＬを取り除かれる。尚、それ以外の構成
は、実施形態１と同様である。

【００５５】次に、本実施形態の半導体記憶装置におけ
るデータの読み出し動作について説明する。

【００５６】実施形態１と同様に、先ず、リード・ワー
ド線Ｒ＿Ｗ１〜Ｒ＿Ｗｍが”Ｌ”レベルに設定され、１
本のカラムスイッチ信号供給線Ｒ＿Ｃ１が”Ｈ”レベル
に設定され、制御信号線ＣＬＫが”Ｌ”レベルに設定さ
れる。これにより、カラムスイッチ用ＮＭＯＳトランジ
スタＮＴＳＷ１がオン状態となり、他のカラムスイッチ
用ＮＭＯＳトランジスタＮＴＳＷ２〜ＮＴＳＷｎはオフ
状態のままに保持される。また同時に、アナログスイッ
チのトランスファーゲートＳＷＳＡの両チャネルが導通
して、インバータＩＮＶＳＡ２の入出力間が短絡される
ことにより、各リード・ビット線Ｒ＿Ｂ１〜Ｒ＿Ｂｎと
センスアンプとの接続中点であるノードＮＤＳＡがイン
バータＩＮＶＳＡ１のしきい値電位にプリチャージされ
る。

【００５７】このとき、各リード・ビット線Ｒ＿Ｂ１〜
Ｒ＿Ｂｎに挿入されているカラムスイッチ用ＮＭＯＳト
ランジスタは、リード・ビット線Ｒ＿Ｂ１に挿入された
トランジスタＮＴＳＷ１のみオン状態にあることから、
リード・ビット線Ｒ＿Ｂ１のみインバータＩＮＶＳＡ１
のしきい値電位にプリチャージされる。尚、残りのリー
ド・ビット線Ｒ＿Ｂ２〜Ｒ＿Ｂｎには、前のデータが残
ったままとなる。

【００５８】次に、制御信号線ＣＬＫが”Ｌ”レベルか
ら”Ｈ”レベルに切り換えられ、また、アドレス信号に
よって選択されたリード・ワード線Ｒ＿Ｗ１が”Ｈ”レ
ベルに設定される。これにより、アナログスイッチのト
ランスファーゲートＳＷＳＡの両チャネルが閉鎖してオ
フ状態となり、接続中点ノードＮＤＳＡの電位がそのま
まインバータＩＮＶＳＡ１の出力に反映することとなっ
て、保持手段であるＰＭＯＳトランジスタＰＴＳＡ１に
より該出力レベルが保持されることとなる。

【００５９】以上のように、本実施形態の半導体記憶装
置では、ビット線のプリチャージの電位とセンスアンプ
のしきい値電位とを同電位にするので、ビット線遅延を
無くすことができ、高速な読み出し動作が可能となる。
また、実施形態１に比較して、ビット線読み出し回路に
ビット線電位シフト手段が不要であるので、より少ない
回路構成で、高速な読み出し動作の可能なビット線読み
出し回路を実現できる。

【００６０】〔実施形態３〕図４は本発明の実施形態３
に係る半導体記憶装置の構成例を示す回路図である。

【００６１】本実施形態の半導体記憶装置が上記実施形
態１の半導体記憶装置と異なる点は、メモリセルを、メ
モリセル出力がビット線電位を”Ｌ”レベル方向に引き
下げる能力のない構成とし、その結果として、センスア
ンプにおいて、ビット線電位シフト手段を、プリチャー
ジ期間にビット線をインバータＩＮＶＳＡ１のしきい値
電位よりもわずか下の電位にプルダウンするＮＭＯＳト
ランジスタＮＴＳＡ２で構成し、保持手段をインバータ
ＩＮＶＳＡ１の”Ｈ”レベル出力を保持するＮＭＯＳト
ランジスタＮＴＳＡ１で構成したことにある。

【００６２】図３において、本実施形態のＳＲＡＭセル
ＣＥＬ３（１，１）〜ＣＥＬ３（ｍ，ｎ）の具体的な構
成は、実施形態１において、ワードトランジスタおよび
データ破壊防止用トランジスタをＰＭＯＳトランジスタ
で構成し、データ破壊用ＰＭＯＳトランジスタＲ＿ＷＴ
２のドレインを電源電位Ｖｄｄに接続した点以外は、実
施形態１のＳＲＡＭセルＣＥＬ１（１，１）〜ＣＥＬ１
（ｍ，ｎ）と同様である。また、ＳＲＡＭセルＣＥＬ３
（１，１），〜，ＣＥＬ３（ｍ，ｎ）におけるリード・
ビット線Ｒ＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎとの接続関
係、並びに、ワード線Ｒ＿Ｗ１，Ｒ＿Ｗ２，〜，Ｒ＿Ｗ
ｍ及びＷ＿Ｗ１，Ｗ＿Ｗ２，〜，Ｗ＿Ｗｍとの接続関係
も、実施形態１と同様である。ただし、Ｒ＿Ｗ１，Ｒ＿
Ｗ２，〜，Ｒ＿Ｗｍの論理を図１の場合と逆転させる必
要がある。

【００６３】センスアンプにおいて、ビット線電位シフ
ト手段のＮＭＯＳトランジスタＮＴＳＡ２は、ソースが
接地電位に接続され、ドレインがリード・ビット線Ｒ＿
Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎとセンスアンプとの接続
中点であるノードＮＤＳＡに接続され、ゲートが制御信
号線ＣＬＫをインバータＩＮＶＳＡ２で反転した信号に
接続されている。

【００６４】また、センスアンプのインバータＩＮＶＳ
Ａ１の入力は、リード・ビット線Ｒ＿Ｂ１，Ｒ＿Ｂ２，
〜，Ｒ＿Ｂｎとの接続中点であるノードＮＤＳＡ、並び
に、ＮＭＯＳトランジスタＮＴＳＡ１のドレイン及びＮ
ＴＳＡ２のソースに接続されている。インバータＩＮＶ
ＳＡ１の出力はセンスアンプの出力となると共に、保持
手段であるＮＭＯＳトランジスタＮＴＳＡ１のゲートに
接続され、ＮＭＯＳトランジスタＰＴＳＡ１のドレイン
は接地電位に接続されている。

【００６５】更に、アナログスイッチのトランスファー
ゲートＳＷＳＡは、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタを備え、ＮＭＯＳトランジスタのドレイン
及びＰＭＯＳトランジスタのソースがインバータＩＮＶ
ＳＡ１の入力に、ＮＭＯＳトランジスタのドレイン及び
ＰＭＯＳトランジスタのソースがインバータＩＮＶＳＡ
１の出力にそれぞれ接続され、また、ＰＭＯＳトランジ
スタのゲートには制御信号線ＣＬＫが、ＮＭＯＳトラン
ジスタのゲートには制御信号線ＣＬＫを反転するインバ
ータＩＮＶＳＡ２の出力がそれぞれ接続されている。即
ち、このような構成により、アナログスイッチは、制御
信号線ＣＬＫが”Ｌ”レベルの時に両チャネルが導通し
て、インバータＩＮＶＳＡ２の入出力間を短絡させる。

【００６６】次に、本実施形態の半導体記憶装置におけ
るデータの読み出し動作を説明する。

【００６７】実施形態１と同様に、先ず、リード・ワー
ド線Ｒ＿Ｗ１〜Ｒ＿Ｗｍが”Ｌ”レベルに設定され、１
本のカラムスイッチ信号供給線Ｒ＿Ｃ１が”Ｈ”レベル
に設定され、制御信号線ＣＬＫが”Ｌ”レベルに設定さ
れる。これにより、カラムスイッチ用ＮＭＯＳトランジ
スタＮＴＳＷ１がオン状態となり、他のカラムスイッチ
用ＮＭＯＳトランジスタＮＴＳＷ２〜ＮＴＳＷｎはオフ
状態のままに保持される。また同時に、アナログスイッ
チのトランスファーゲートＳＷＳＡの両チャネルが導通
して、インバータＩＮＶＳＡ２の入出力間が短絡される
ことにより、各リード・ビット線Ｒ＿Ｂ１〜Ｒ＿Ｂｎと
センスアンプとの接続中点であるノードＮＤＳＡがイン
バータＩＮＶＳＡ１の回路しきい値電位にプリチャージ
され、更に、ＮＭＯＳトランジスタＮＴＳＡ２がオン状
態となり、接続中点ノードＮＤＳＡがインバータＩＮＶ
ＳＡ１の回路しきい値電位よりわずかに下の電位にプル
ダウンされる。

【００６８】このとき、各リード・ビット線Ｒ＿Ｂ１〜
Ｒ＿Ｂｎに挿入されているカラムスイッチ用ＮＭＯＳト
ランジスタは、リード・ビット線Ｒ＿Ｂ１に挿入された
トランジスタＮＴＳＷ１のみオン状態にあることから、
リード・ビット線Ｒ＿Ｂ１のみインバータＩＮＶＳＡ１
の回路しきい値電位にプリチャージされる。尚、残りの
リード・ビット線Ｒ＿Ｂ２〜Ｒ＿Ｂｎには、前のデータ
が残ったままとなる。

【００６９】次に、制御信号線ＣＬＫが”Ｌ”レベルか
ら”Ｈ”レベルに切り換えられ、また、アドレス信号に
よって選択されたリード・ワード線Ｒ＿Ｗ１が”Ｈ”レ
ベルに設定される。これにより、アナログスイッチのト
ランスファーゲートＳＷＳＡの両チャネルが閉鎖してオ
フ状態となり、接続中点ノードＮＤＳＡの電位がそのま
まインバータＩＮＶＳＡ１の出力に反映することとなっ
て、保持手段であるＮＭＯＳトランジスタＮＴＳＡ１に
より出力レベルが保持されることとなる。また更に、Ｎ
ＭＯＳトランジスタＮＴＳＡ２がオフ状態となり、接続
中点ノードＮＤＳＡ電位のプルダウン動作が停止する。

【００７０】以上のように、本実施形態の半導体記憶装
置では、メモリセルの出力がビット線を”Ｌ”レベル方
向に引っ張り上げる能力がないので、プリチャージ期間
にビット線をインバータＩＮＶＳＡ１のしきい値電位よ
りもわずか下の電位にプルダウンするＮＭＯＳトランジ
スタＮＴＳＡ２を具備している。これにより、メモリセ
ルの出力が”Ｌ”レベルの時にビット線がフローティン
グ状態となっても、チョッパノイズ等のノイズが原因で
少し電位が上がることによる誤動作を回避でき、センス
アンプが確実に”Ｌ”レベルとして検知することがで
き、読み出し動作を確実に行うことが可能となる。

【００７１】尚、ＮＭＯＳトランジスタＮＴＳＡ２によ
ってプルダウンされるビット線の電位はわずかであるの
で、ビット線遅延は極めて小さく、殆ど無視可能な値で
あるので高速な読み出し動作が可能である。

【００７２】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ビット線遅延を無くすことができ、高
速な読み出し動作を実現できる。ができる。

【００７３】また、本発明の半導体記憶装置によれば、
プリチャージの期間に、ビット線電位シフト手段によ
り、ビット線をインバータのしきい値電位よりわずかに
上の電位にプルアップ、或いは、わずか下にプルダウン
することにより、誤動作を回避して確実に動作させ得
る。

【００７４】また、本発明の半導体記憶装置によれば、
センスアンプに、インバータの出力を保持する保持手段
を有することから、読み出し終了時点で出力がフローテ
ィング状態となるのを防止でき、誤動作を回避し得る。

【００７５】更に、本発明の半導体記憶装置によれば、
メモリセル自身で”Ｌ”レベル出力または”Ｈ”レベル
出力を可能とし、ビット線読み出し回路にビット線電位
シフト手段を不要としたので、より少ない回路構成で、
高速な読み出し動作の可能なビット線読み出し回路を実
現し得る。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体記憶装置の構
成例を示す回路図である。

【図２】実施形態１の半導体記憶装置におけるデータの
読み出し動作を説明するタイミングチャートである。

【図３】本発明の実施形態２に係る半導体記憶装置の構
成例を示す回路図である。

【図４】本発明の実施形態３に係る半導体記憶装置の構
成例を示す回路図である。

【図５】従来のスタティックＲＡＭ（ＳＲＡＭ）の構成
例を示す回路図である。

【図６】従来の半導体記憶装置におけるデータの読み出
し動作を説明するタイミングチャートである。

【符号の説明】

ＣＥＬ１（１，１）〜ＣＥＬ１（ｍ，ｎ）…ＳＲＡＭセ
ル、ＩＮＶＣＬ１，ＩＮＶＣＬ２…ＣＭＯＳインバー
タ、Ｒ＿ＷＴ１…ワードトランジスタ、Ｒ＿ＷＴ２…デ
ータ破壊防止用ＮＭＯＳトランジスタ、ＮＴＳＷ１，Ｎ
ＴＳＷ２，〜，ＮＴＳＷｎ…カラムスイッチ用ＮＭＯＳ
トランジスタ、Ｒ＿Ｂ１，Ｒ＿Ｂ２，〜，Ｒ＿Ｂｎ…リ
ード・ビット線、Ｒ＿Ｗ１，Ｒ＿Ｗ２，〜，Ｒ＿Ｗｍ…
リード・ワード線、Ｗ＿Ｗ１，Ｗ＿Ｗ２，〜，Ｗ＿Ｗｍ
…ライト・ワード線、ＮＴＳＷ１，ＮＴＳＷ２，〜，Ｎ
ＴＳＷｎ…カラムスイッチ用ＮＭＯＳトランジスタ、Ｒ
＿Ｃ１，Ｒ＿Ｃ２，〜，Ｒ＿Ｃｎ…カラムスイッチ信号
供給線、ＳＷＳＡ…トランスファーゲート（アナログス
イッチ，スイッチング手段）、ＩＮＶＳＡ１…インバー
タ、ＩＮＶＳＡ２…インバータ（アナログスイッチ，ス
イッチング手段）、ＤＥＬ…遅延素子（ビット線電位シ
フト手段）、ＰＴＳＡ２…ＰＭＯＳトランジスタ（ビッ
ト線電位シフト手段）、ＰＴＳＡ１…ＰＭＯＳトランジ
スタ（保持手段）、ＮＤＳＡ…接続中点ノード、ＣＬＫ
…制御信号線、ＤＥＬ…遅延素子、ＮＴＳＡ２…ＮＭＯ
Ｓトランジスタ（ビット線電位シフト手段）、ＮＴＳＡ
１…ＮＭＯＳトランジスタ（保持手段）、ＮＴＰＲ１…
ＮＭＯＳトランジスタ、ＩＮＶＰＲ…インバータ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリセルが接続されたビット線と、前
   記ビット線の信号を反転して出力する所定の回路しきい
   値のインバータを有するセンスアンプとを備え、前記ビ
   ット線を所定電圧にプリチャージして前記メモリセルの
   データの読み出し動作を行う半導体記憶装置であって、 前記プリチャージの期間に、前記ビット線と当該センス
   アンプの出力間を接続状態とするスイッチング手段を有
   する半導体記憶装置。
2. 【請求項２】 前記プリチャージの期間に、前記ビット
   線を前記インバータの回路しきい値電位の近傍の電位に
   するビット線電位シフト手段を有する請求項１記載の半
   導体記憶装置。
3. 【請求項３】 前記センスアンプは、前記インバータの
   出力を保持する保持手段を有する請求項１記載の半導体
   記憶装置。
4. 【請求項４】 前記メモリセルは、前記ビット線と第１
   の電源との間に直列に接続された第１および第２のトラ
   ンジスタを有し、第１のトランジスタのゲートがワード
   線に接続され、第２のトランジスタのゲートが記憶ノー
   ドに接続されている請求項１記載の半導体記憶装置。
5. 【請求項５】 前記メモリセルは、前記ビット線と記憶
   ノードとの間に直列に接続されたインバータと、絶縁ゲ
   ート型電界効果トランジスタとを有し、 前記絶縁ゲート型電界効果トランジスタのゲートがワー
   ド線に接続されている請求項１記載の半導体記憶装置。