JPH10188568A

JPH10188568A - 基準クロック発生回路

Info

Publication number: JPH10188568A
Application number: JP9353559A
Authority: JP
Inventors: Lee Sang-Hyun; リーサン−ヒュン
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-12-21
Filing date: 1997-12-22
Publication date: 1998-07-21
Anticipated expiration: 2017-12-22
Also published as: US5940336A; JP3032966B2; KR100246180B1; KR19980050806A

Abstract

(57)【要約】【課題】アドレス入力上のショートパルス性ノイズま
たはメモリの動作時に生じる電源バス上のノイズなどに
よってカップリング回路が十分なプルダウン時間を持つ
ことができなくても、基準信号として出力されるクロッ
ク信号の安定性を保持させるための基準クロック発生回
路を提供すること。【解決手段】本発明は、アドレス入力の変化を感知して
各種プリチャージ信号或いは活性化信号の基準となるク
ロックを発生させる回路において、前記アドレス変化を
感知して生じたそれぞれの信号を論理和する論理和手段
と、前記論理和手段によって出力された信号を受けて決
まった時間だけ遅延させて出力する遅延手段と、前記遅
延手段の出力信号によって前記論理和手段の出力電位を
プルアップさせるプルアップ手段と、前記論理和手段の
出力に接続されて前記遅延手段に入力される信号を安定
化させて出力する安定化手段とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準クロック発生
回路に関し、特にアドレス入力上にショートパルス性ノ
イズまたはメモリの動作時に生じる電源バス上のノイズ
などによってメモリの誤動作することを防止する技術に
関する。

【０００２】

【従来の技術】一般に、半導体メモリ素子のデータアク
セスのための各種制御信号、即ち各種プリチャージ信号
または活性化信号を発生させる回路の代表的な構成は、
図４に示す通りである。この図において、非同期的に駆
動するメモリからアドレスバッファにアドレスデータが
入力され、変化検出部はアドレスバッファ毎に備えら
れ、このアドレスデータの変化を検出する。そして、カ
ップリング部とクロック発生部は、変化検出部から出力
された信号に基づいてショートパルスを発生させて内部
信号が同期化される。

【０００３】尚、アドレスバッファ及び変化検出部は、
メモリ動作中または静的な状態においてメモリ外部シス
テムによってアドレス入力端にショートパルスがノイズ
として印加される場合、もしくはメモリの出力遷移など
大きい瞬間電流が流れた時に内部電源バスにノイズが生
じて入力バッファにフィードバックされないように、ま
た、ショートパルスが出力されてカップリング部を駆動
するために備えられている。

【０００４】このうち、実際にメモリ素子の動作を制御
するための制御信号の基準となるクロックを発生させる
部分は、点線によってブロック化されているカップリン
グ部とクロック発生部である。次に、カップリング部と
クロック発生部の回路構成例を図５に示す。カップリン
グ部１０は、ｎ個の変化検出部からの検出信号ＡＴＤｉ
（ｉ＝１〜ｎ）がゲートに入力されてオンするｎ個のＮ
ＭＯＳトランジスタＭＮ１〜ＭＮｎを備えている。

【０００５】尚、ここでは、カップリング部１０に特定
構造のワイヤードＯＲゲートを用いているが、ツリー(T
ree)タイプのＯＲゲートを用いることもできる。クロッ
ク発生部２０は、共通バスＡＴＣＯＭに掛かる電位を入
力として一定時間遅延させた後に出力する遅延回路２１
と、遅延回路２１のロー状態の出力信号ＶＧがゲート端
子に入力されてオンし、所定の電圧ＶＣＣをドレイン端
子に接続された共通バスＡＴＣＯＭに伝達することによ
り共通バスＡＴＣＯＭをプルアップする第１ＰＭＯＳト
ランジスタＭＰ１と、静的状態の時に共通バスＡＴＣＯ
Ｍをハイ状態のまま保持させる第２ＰＭＯＳトランジス
タＭＰ２と、共通バスＡＴＣＯＭに掛かる電位を反転出
力することにより出力端子ＡＴＤＳＵＭに接続した負荷
( 図示せず) を駆動するインバータＩＮＶと、を備えて
構成されている。

【０００６】次に、動作を説明する。変化検出部の出力
ＡＴＤはカップリング部１０によって論理和演算され、
共通バスＡＴＣＯＭを駆動させる。メモリが静的な状態
の場合、共通バスＡＴＣＯＭは第２ＰＭＯＳトランジス
タＭＰ２によってハイのまま保持される。この際、変化
検出部の出力ＡＴＤｉはロー状態なのでプルダウン手段
として用いるＮＭＯＳトランジスタＭＮ１〜ＭＮｎはタ
ーンオフ状態であり、遅延回路２１の出力信号ＶＧがハ
イ状態なので第１ＰＭＯＳトランジスタＭＰ１もターン
オフしている。

【０００７】従って、出力ＡＴＤＳＵＭはロー状態にと
どまっている。外部から流入するアドレスのうちｉ番目
のアドレスに変化が生じてｉ番目の変化検出部の出力信
号ＡＴＤｉが、図６（Ａ）に示すようにハイに変化した
とき、この変化検出部に接続されているＮＭＯＳトラン
ジスタＭＮｉがターンオンし、図６（Ｂ）に示すように
共通バスＡＴＣＯＭはローに遷移する。この際、ＰＭＯ
ＳトランジスタＭＰ２は、高い抵抗値を有する素子なの
で共通バスＡＴＣＯＭの状態変化に影響を与えないよう
になっている。この後、ｉ番目の変化検出部の出力信号
ＡＴＤｉがローに変化したとき、共通バスＡＴＣＯＭは
殆どフローティング状態であってロー状態の電位を保持
する。

【０００８】この時、遅延回路２１を通した信号が第１
ＰＭＯＳトランジスタＭＰ１のゲートに至ったとき、つ
まり第１ＰＭＯＳトランジスタＭＰ１のゲートに掛かる
信号ＶＧが、図６（Ｃ）に示すようにローになり、第１
ＰＭＯＳトランジスタＭＰ１がターンオンしたとき、図
６（Ｂ）に示すように共通バスＡＴＣＯＭはハイに状態
遷移する。

【０００９】よって、インバータＩＮＶの出力信号ＡＴ
ＤＳＵＭのパルス幅は、図６（Ｄ）に示すように遅延回
路２１の遅延時間と同一になる。このようにして共通バ
スＡＴＣＯＭを十分ロー状態すなわち接地電位ＶＳＳに
引き下げると、遅延回路が作動して第１ＰＭＳトランジ
スタＭＰ１がターンオンするので正常状態の出力が生じ
る。

【００１０】

【発明を解決しようとする課題】ところで、従来の基準
クロック発生回路では、図７（Ａ）に示すように、変化
検出部から出力された信号ＡＴＤのパルス幅が極めて小
さい場合には、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎの
オン時間が短く、共通バスＡＴＣＯＭは十分プルダウン
されず、共通バスＡＴＣＯＭの電位が、図７（Ｂ）に示
すように、電圧ＶＣＣと接地電圧ＶＳＳとの間の中間電
圧状態を保持することがある。

【００１１】この場合、遅延回路２１が動作しなくなる
ので共通バスＡＴＣＯＭは第２ＰＭＯＳトランジスタＭ
Ｐ２によってのみプルアップされる。つまり、図７
（Ｃ）に示すように、遅延回路２１の出力信号が正確で
ないので共通バスＡＴＣＯＭの電位状態が不安定にな
り、それによってインバータＩＮＶから出力信号ＡＴＤ
ＳＵＭがショートパルスとして発生し、あるいは、図７
（Ｄ）に示すように、不安定な状態になる。

【００１２】図７に示すような現象は、メモリの読取り
を確実に行い、各信号間のシーケンス或いはタイミング
関係を適切に行うという観点からみると、メモリの誤動
作を誘発しやすく、好ましいことではない。このような
問題点が生じるのは、従来の技術によるカップリング回
路を用いる場合に共通バスＡＴＣＯＭのショートパルス
のプルアップ／プルダウンの現象によって生じるクロッ
ク信号ＡＴＤＳＵＭのショートプルを根本的に防止する
ことができていないからである。

【００１３】本発明はこのような従来の課題に鑑みてな
されたもので、非同期で駆動するメモリから入力された
信号の変化を確実に捉え、アドレス入力上のショートパ
ルス性ノイズまたはメモリの動作時に生じる電源バス上
のノイズなどによってカップリング回路が十分なプルダ
ウン時間を持つことができなくても、基準信号として出
力されるクロック信号の安定性を保持する基準クロック
発生回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】このため、請求項１の発
明にかかる基準クロック発生回路は、非同期で動作する
複数のメモリからアドレスデータを入力し、該アドレス
データの変化を検出する変化検出手段と、検出されたす
べてのアドレスデータの変化を加算する論理和演算手段
と、該アドレスデータの変化に基づいてデータアクセス
用制御信号の基準となるクロックを発生させるクロック
発生手段と、を備えた基準クロック発生回路において、
前記論理和演算手段の出力信号を安定化させる安定化手
段を備えるようにした。

【００１５】請求項２の発明にかかる基準クロック発生
回路では、前記安定化手段は、論理和演算手段の出力信
号をラッチするラッチ手段によって構成されている。請
求項３の発明にかかる基準クロック発生回路では、前記
ラッチ手段はバッファ機能を有するインバータを備えて
構成されている。請求項４の発明にかかる基準クロック
発生回路では、前記ラッチ手段は、論理和演算手段の出
力信号を反転出力する第１のインバータと、該第１のイ
ンバータの出力信号を反転させて第１のインバータに出
力する第２のインバータと、を備えて構成されている。

【００１６】請求項５の発明にかかる基準クロック発生
回路では、前記第１のインバータは、第２のインバータ
に比して高い電流駆動力を有するものである。請求項６
の発明にかかる基準クロック発生回路では、前記クロッ
ク発生手段は、論理和演算手段の出力信号を所定時間遅
延させる遅延手段を備えたものであって、該遅延手段の
出力信号を安定化手段にフィードバックするように構成
されている。

【００１７】請求項７の発明にかかる基準クロック発生
回路では、所定のチップイネーブル信号を入力してクロ
ック発生手段及び安定化手段を直接制御するように構成
されている。請求項８の発明にかかる基準クロック発生
回路では、前記安定化手段は、遅延手段により遅延され
た信号と論理和演算手段の出力信号との否定論理和演算
をする第１の否定論理積演算手段と、該第１の論理和演
算手段の出力信号とチップイネーブル信号の反転信号と
の否定論理和演算をして遅延手段に出力する第２の否定
論理和手段と、を備えて構成されている。

【００１８】請求項９の発明にかかる基準クロック発生
回路では、前記第１の否定論理和手段は、ゲート端子が
共通に接続されてＣＭＯＳインバータを構成する第１Ｐ
ＭＯＳトランジスタ（ＭＰＡ）及び第１ＮＭＯＳトラン
ジスタ（ＭＮＡ) と、所定大きさの駆動電圧の入力をソ
ース端子に受け、ドレイン端子が第１ＰＭＯＳトランジ
スタＭＰＡのソース端子に接続された第２ＰＭＯＳトラ
ンジスタＭＰＢと、前記第２ＰＭＯＳトランジスタＭＰ
Ｂのゲート端子とゲート端子が共通に接続されて第１Ｐ
ＭＯＳトランジスタ（ＭＰＡ）及び第１ＮＭＯＳトラン
ジスタ( ＭＮＡ) の共通ドレイン端子にドレイン端子が
接続された第２ＮＭＯＳトランジスタＭＮＢと、前記第
１ＰＭＯＳトランジスタ（ＭＰＡ）及び第１ＮＭＯＳト
ランジスタ( ＭＮＡ) のゲート端子と第２ＰＭＯＳトラ
ンジスタＭＰＢのゲート端子に印加された信号との否定
論理和演算をして第１ＰＭＯＳトランジスタ（ＭＰＡ）
及び第１ＮＭＯＳトランジスタ（ＭＮＡ) のゲート端子
に出力するように構成されている。

【００１９】

【発明実施の形態】以下、本発明の実施の形態を図１〜
図３に基づいて説明する。図１は第１の実施の形態の基
準クロック発生回路の構成例示図である。基準クロック
発生回路は、図４に示すｎ個の変化検出部からアドレス
データの変化により検出信号ＡＴＤｉ（ｉ＝１〜ｎ）が
出力されたとき、この検出信号ＡＴＤｉがそれぞれゲー
ト端子に入力されてオンするｎ個のＮＭＯＳトランジス
タＭＮ１〜ＭＮｎと、共通バスＡＴＣＯＭに掛かる電位
を入力して一定時間遅延させてから出力する遅延手段と
しての遅延回路２１と、遅延回路２１の出力信号ＶＧが
ゲート端子に入力され、出力信号ＶＧがロー状態の時に
オンしてソース端子に印加された所定の電圧ＶＣＣをド
レイン端子に接続された共通バスＡＴＣＯＭに伝達して
共通バスＡＴＣＯＭをプルアップするＰＭＯＳトランジ
スタＭＰと、共通バスＡＴＣＯＭに掛かる電位を入力し
てラッチした後に遅延回路２１に入力して遅延回路２１
に入力された信号を安定化させる安定化手段としてのフ
ィードバックラッチ部２２と、共通バスＡＴＣＯＭに掛
かる電位を入力して反転出力することにより出力端子Ａ
ＴＤＳＵＭに接続された負荷( 図示せず) を駆動する第
１インバータＩ１と、を備えて構成されている。

【００２０】フィードバックラッチ部２２は、遅延回路
２１に入力された共通バスＡＴＣＯＭの電位を反転して
出力する第２インバータＩ２と、第２インバータＩ２の
出力信号を反転して共通バスＡＴＣＯＭに印加する第３
インバータＩ３と、を備えて構成されている。この構成
を従来の構成と比べてみると、ＮＭＯＳトランジスタＭ
Ｎ１〜ＭＮｎからなる論理和演算手段としてのカップリ
ング部１０の構成、また、クロック発生部２０における
遅延回路２１とＰＭＯＳトランジスタＭＰとインバータ
Ｉ１との構成は、従来と同じである。

【００２１】従来と相違する点は、従来技術として用い
られたＰＭＯＳトランジスタＭＰ２がなく、また、本実
施の形態では、第２インバータＩ２と第３インバータＩ
３とを備えたフィードバックラッチ部２２が共通バスＡ
ＴＣＯＭに接続されている点である。尚、フィードバッ
クラッチ部２２を構成している第２インバータＩ２に
は、出力用として用いられた第１インバータＩ１より高
い電流駆動力を有するものを用い、第３インバータＩ３
には、図５に示す第１及び第２ＰＭＯＳトランジスタ
(ＭＰ１，ＭＰ２) よりも等価抵抗が高いものを用い
る。

【００２２】その理由は、カップリング１０を構成して
いるＮＭＯＳトランジスタＭＮ１〜ＭＮｎがオンして共
通バスＡＴＣＯＭがプルダウンされた時、またはＰＭＯ
ＳトランジスタＭＰがオンしてプルアップされた時に共
通バスＡＴＣＯＭの状態遷移時間に与える影響を最小化
するためである。次に動作を説明する。

【００２３】フィードバックラッチ部２２の構成のう
ち、第３インバータＩ３はカップリング部１０を構成し
ているＮＭＯＳトランジスタＭＰと比べて相対的に非常
に高い等価抵抗値を有しているので、変化検出部の出力
信号ＡＴＤの幅が正常なときは、その出力特性は従来回
路の場合と殆ど同じである。図２（Ａ）に示すように、
例えばノイズによって変化検出部の出力信号ＡＴＤの幅
が極めて短くなったときは、従来技術で述べたように共
通バスＡＴＣＯＭに掛かる電圧はＶＣＣとＶＳＳとの間
の中間レベルに落ちる虞がある。

【００２４】しかし、このとき、第２インバータＩ２の
ロジック限界は高い値を有しているので、第２インバー
タＩ２の出力信号の電位Ｖｆｂは速やかにハイとなる。
よって、共通バスＡＣＴＯＭは第３インバータＩ３によ
ってプルダウンされてＶＳＳレベルになり、一定時間後
にプルアップ用スイッチング素子であるＰＭＯＳトラン
ジスタＭＰによって再びＶＣＣレベルにプルアップされ
る。

【００２５】故に、共通バスＡＴＤＳＵＭは一定時間ハ
イレベルに保持され、アドレス入力上のショートパルス
性ノイズまたはメモリの動作時に生じる電源バス上のノ
イズなどによってカップリング回路が十分なプルダウン
時間を持つことができなくても、基準信号として出力さ
れるクロック信号の安定性を保持することができる。次
に、第２の実施の形態について説明する。

【００２６】このものは、ラッチを通すフィードバック
時に共通バスＡＴＣＯＭのプルダウン速度が遅くならな
いようにしたものであり、特に、アクセス時間が３０ｎ
ｓ以下の高速メモリにおいて適合(optimum) するように
構成されたものである。図３に示すように、第２の実施
の形態の回路は、特にＳＲＡＭで適用ができるようにチ
ップイネーブル信号ＣＳによる制御回路が挿入されてい
る。

【００２７】まず、遅延回路２１Ａには、共通バスＡＴ
ＣＯＭの電位を反転出力する直列に接続された信号反転
手段としての多段のインバータゲートＩ１３〜Ｉ１７を
用い、さらに、インバータゲートＩ１３〜Ｉ１７の最終
出力端Ｉ１７から出力される信号とチップイネーブル信
号ＣＳとを否定論理積して出力するＮＡＮＤゲートＮＡ
ＮＤ１を備えている。この際、ＮＡＮＤゲートＮＡＮＤ
１の出力信号が、共通バスＡＴＣＯＭのプルアップ手段
として用いられるＰＭＯＳトランジスタＭＰのオン／オ
フ動作制御のためのゲート信号として用いられる。

【００２８】また、ラッチ部２２Ａは、遅延回路２１Ａ
の構成のうちにＮＡＮＤゲートＮＡＮＤ１に入力される
インバータＩ１７の出力信号と共通バスの電位とを否定
論理和して出力する第１Ｎ−ゲートＮＯＲ１と、Ｎ−ゲ
ートＮＯＲ１の出力信号とチップイネーブル信号ＣＳの
反転信号とを否定論理和する第２ＮＯＲゲートＮＯＲ２
と、を備えている。

【００２９】Ｎ−ゲートＮＯＲ１は、遅延回路２１Ａの
構成のうちにＮＡＮＤゲートＮＡＮＤ１に入力されるイ
ンバータＩ１７の出力信号をゲート端子に入力されてオ
ン／オフするＰＭＯＳトランジスタＭＰＢと、ＰＭＯＳ
トランジスタＭＰＢのドレイン端子にソース端子が接続
されて遅延回路２１Ａに入力された信号がオン／オフ動
作制御信号としてゲート端子に入力されるＰＭＯＳトラ
ンジスタＭＰＡと、ＰＭＯＳトランジスタＭＰＡのドレ
イン端子にドレイン端子が接続されてＰＭＯＳトランジ
スタＭＰＡのゲート端子に入力された信号がゲート端子
に入力されてＰＭＯＳトランジスタＭＰＡとは反対にオ
ン／オフするＮＭＯＳトランジスタＭＰＡと、ドレイン
端子がＰＭＯＳトランジスタＭＰＡのドレイン端子に接
続されてＰＭＯＳトランジスタＭＰＢのゲート端子に入
力された信号をゲート端子に入力されてＰＭＯＳトラン
ジスタＭＰＢとは反対にオン／オフするＮＭＯＳトラン
ジスタＭＰＢと、を備えて構成されている。

【００３０】尚、ＰＭＯＳトランジスタＭＰＡには、そ
の電流駆動力がＮＭＯＳトランジスタＭＮＡの電流駆動
力よりも大きいものを用いる。第２の実施の形態では、
フィードバック用ラッチが二つのＮＯＲゲートを備えて
構成されており、入力側のＮＯＲゲートＮＯＲ１の一方
の入力は共通バスＡＴＣＯＭに接続されており、この入
力に対しては高い電流駆動力を有するように設計されて
いる。また、もう一方の入力には、共通バスＡＴＣＯＭ
に掛かる電位の反転信号が入力され、この入力に対して
はＶＣＣ／２近傍のロジック限界を有するように構成さ
れている。出力部である第２ＮＯＲゲートＮＯＲ２はそ
の詳細な構成を示してはないが、これを構成するＰＭＯ
Ｓトランジスタには、電流駆動力が小さいものを、また
ＮＭＯＳトランジスタには、電流駆動力が大きいものが
用いられる。

【００３１】次に動作を説明する。静的な状態(Static
state)では、ラッチ部２２Ａ内の第１ＮＯＲゲートＮＯ
Ｒ１の出力信号Ｖｆｂの電位状態はローであり、第２Ｎ
ＯＲゲートＮＯＲ２の小さいＰＭＯＳトランジスタは共
通バスＡＴＣＯＭをハイ状態に保持する。また、正常動
作状態では、イネーブル信号ＣＳはハイ状態に保持され
る。

【００３２】もし、ショート(Short) パルス入力によっ
て共通バスＡＴＣＯＭに掛かる電圧がＶＣＣとＶＳＳと
の間の所定の電位になったとき、第１ＮＯＲゲートＮＯ
Ｒ１の抵抗比によって出力信号Ｖｆｂがローからハイに
変化する。この際、インバータＩ１７から出力される信
号ＡＴＤＢがローであるので、ＮＭＯＳトランジスタＭ
ＮＢはターンオフし、ＰＭＯＳトランジスタＭＰＢはタ
ーンオンする。

【００３３】ＰＭＯＳトランジスタＭＰＡの電流駆動力
がＮＭＯＳトランジスタＭＮＡの電流駆動力よりも大き
いので、共通バスＡＴＣＯＭがＶＣＣ／２近傍のレベル
であっても第１ＮＯＲゲートＮＯＲ１の出力信号Ｖｆｂ
は迅速にハイに遷移する。従って、第２ＮＯＲゲートＮ
ＯＲ２の大きいＮＭＯＳトランジスタが共通バスＡＴＣ
ＯＭを速い速度でプルダウンする。遅延回路２１Ａを通
して一定の時間が経過した後、インバータＩ１７から出
力された信号ＡＴＤＢの状態がハイに変わったとき、第
１ＮＯＲゲートＮＯＲ１を構成しているＰＭＯＳトラン
ジスタＭＰＢはターンオフし、ＮＭＯＳトランジスタＭ
ＮＢはターンオンすることにより、第１ＮＯＲゲートＮ
ＯＲ１の出力信号Ｖｆｂはロー状態に遷移する。

【００３４】故に、第２ＮＯＲゲートＮＯＲ２の内部に
構成されているＮＭＯＳトランジスタがターンオフし、
ＰＭＯＳトランジスタがターンオンする。これによっ
て、ＮＡＮＤゲートＮＡＮＤ１の出力がローになってＰ
ＭＯＳトランジスタＭＰがターンオンするので、共通バ
スＡＴＤＳＵＭは再びハイに遷移する。

【００３５】かかる第２の実施の形態の構成によれば、
アクセス時間が短く、特に、アクセス時間が３０ｎｓ以
下のＳＲＡＭ等の高速メモリにおいて最適である。

【００３６】

【発明の効果】以上説明したように、請求項１の発明に
かかる基準クロック発生回路によれば、入力信号の変化
を確実に検出し、正確な基準クロックを生成することが
できる。従って、追加的な遅延要因がなくてもショート
(Short) パルスを除去することができる。

【００３７】請求項２の発明にかかる基準クロック発生
回路によれば、論理和演算手段の出力信号をラッチして
安定化することができる。請求項３の発明にかかる基準
クロック発生回路によれば、インバータがバッファ機能
を有しているので、入力信号をうまくラッチすることが
できる。請求項４の発明にかかる基準クロック発生回路
によれば、２つのインバータにより入力信号をラッチす
ることができる。

【００３８】請求項５の発明にかかる基準クロック発生
回路によれば、入力信号が微少であっても確実にその変
化を捉えることができる。請求項６の発明にかかる基準
クロック発生回路によれば、遅延手段の出力信号が安定
化手段にフィードバックされるので、アクセス時間を短
くすることができる。

【００３９】請求項７の発明にかかる基準クロック発生
回路によれば、外部からのチップイネーブル信号により
そのクロック発生手段及び安定化手段が選択されなかっ
たときに入力信号が変化しても、その変化はノイズによ
るものと判定することができるので、より確実に入力信
号の変化を検出することができる。請求項８の発明にか
かる基準クロック発生回路によれば、チップイネーブル
信号に基づいて安定化手段を直接制御することができ
る。

【００４０】請求項９の発明にかかる基準クロック発生
回路によれば、遅延手段の出力信号及び論理和演算手段
の出力信号に基づいて、安定化手段を直接制御すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図。

【図２】本発明の信号波形図。

【図３】本発明の第２の実施の形態を示す回路図。

【図４】半導体メモリ素子の制御信号発生回路の回路
図。

【図５】従来の回路図。

【図６】図５の正常動作時の信号波形図。

【図７】図５の不安定動作時の信号波形図。

【符号の説明】

１０カップリング部２０Ａクロック発生部２２フィードバックラッチ部

Claims

【特許請求の範囲】

【請求項１】非同期で動作する複数のメモリからアドレ
スデータを入力し、該アドレスデータの変化を検出する
変化検出手段と、検出されたすべてのアドレスデータの
変化を加算する論理和演算手段と、該アドレスデータの
変化に基づいてデータアクセス用制御信号の基準となる
クロックを発生させるクロック発生手段と、を備えた基
準クロック発生回路において、前記論理和演算手段の出力信号を安定化させる安定化手
段を備えたことを特徴とする基準クロック発生回路。
【請求項２】前記安定化手段は、論理和演算手段の出力
信号をラッチするラッチ手段によって構成されたことを
特徴とする請求項１記載の基準クロック発生回路。
【請求項３】前記ラッチ手段はバッファ機能を有するイ
ンバータを備えて構成されたことを特徴とする請求項２
記載の基準クロック発生回路。
【請求項４】前記ラッチ手段は、論理和演算手段の出力
信号を反転出力する第１のインバータと、該第１のインバータの出力信号を反転させて第１のイン
バータに出力する第２のインバータと、を備えて構成さ
れたことを特徴とする請求項３記載の基準クロック発生
回路。
【請求項５】前記第１のインバータは、第２のインバー
タに比して高い電流駆動力を有するものであることを特
徴とする請求項４記載の基準クロック発生回路。
【請求項６】前記クロック発生手段は、論理和演算手段
の出力信号を所定時間遅延させる遅延手段を備えたもの
であって、該遅延手段の出力信号を安定化手段にフィードバックす
るように構成されたことを特徴とする請求項１又は請求
項２記載の基準クロック発生回路。
【請求項７】所定のチップイネーブル信号を入力してク
ロック発生手段及び安定化手段を直接制御するように構
成されたことを特徴とする請求項６記載の基準クロック
発生回路。
【請求項８】前記安定化手段は、遅延手段により遅延さ
れた信号と論理和演算手段の出力信号との否定論理和演
算をする第１の否定論理積演算手段と、該第１の論理和演算手段の出力信号とチップイネーブル
信号の反転信号との否定論理和演算をして遅延手段に出
力する第２の否定論理和手段と、を備えて構成されたこ
とを特徴とする請求項７記載の基準クロック発生回路。
【請求項９】前記第１の否定論理和手段は、ゲート端子
が共通に接続されてＣＭＯＳインバータを構成する第１
ＰＭＯＳトランジスタ（ＭＰＡ）及び第１ＮＭＯＳトラ
ンジスタ（ＭＮＡ) と、所定大きさの駆動電圧の入力をソース端子に受け、ドレ
イン端子が第１ＰＭＯＳトランジスタＭＰＡのソース端
子に接続された第２ＰＭＯＳトランジスタＭＰＢと、前記第２ＰＭＯＳトランジスタＭＰＢのゲート端子とゲ
ート端子が共通に接続されて第１ＰＭＯＳトランジスタ
（ＭＰＡ）及び第１ＮＭＯＳトランジスタ( ＭＮＡ) の
共通ドレイン端子にドレイン端子が接続された第２ＮＭ
ＯＳトランジスタＭＮＢと、前記第１ＰＭＯＳトランジスタ（ＭＰＡ）及び第１ＮＭ
ＯＳトランジスタ( ＭＮＡ) のゲート端子と第２ＰＭＯ
ＳトランジスタＭＰＢのゲート端子に印加された信号と
の否定論理和演算をして第１ＰＭＯＳトランジスタ（Ｍ
ＰＡ）及び第１ＮＭＯＳトランジスタ（ＭＮＡ) のゲー
ト端子に出力するように構成されたことを特徴とする請
求項８記載の基準クロック発生回路。