JPH10173046A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10173046A JPH10173046A JP8329911A JP32991196A JPH10173046A JP H10173046 A JPH10173046 A JP H10173046A JP 8329911 A JP8329911 A JP 8329911A JP 32991196 A JP32991196 A JP 32991196A JP H10173046 A JPH10173046 A JP H10173046A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- insulating film
- interlayer insulating
- film
- connection hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/089—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts using processes for implementing desired shapes or dispositions of the openings, e.g. double patterning
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/133—Reflow oxides and glasses
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/97—Specified etch stop material
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 本発明は、上層配線層と下層配線層とを接続
するための接続孔を層間絶縁膜に開口する際に、接続孔
と下層配線層との位置合わせ余裕を拡大してパターンサ
イズの縮小化を可能にし、半導体装置の微細化を実現す
ることができる半導体装置の製造方法を提供することを
課題とする。 【解決手段】 第１の配線層１４と第２の配線層１９と
の間に第１のＳｉ3 Ｎ4膜１７を形成し、第２の配線層
１９を露出させる第３の接続孔２７を開口する際に、第
２の配線層１９上の第２〜第４のＳｉＯ2 層間絶縁膜２
０、２３、２５等の選択的エッチングを第１のＳｉ3 Ｎ
4 膜１７との選択比を２０程度に高くとって行い、第３
の接続孔２７の開口位置が第２の配線層１９に対して多
少ずれている場合であっても、第３の接続孔２７を開口
するエッチングを第２の配線層１９及び第１のＳｉ3 Ｎ
4 膜１７上で終端させる。
するための接続孔を層間絶縁膜に開口する際に、接続孔
と下層配線層との位置合わせ余裕を拡大してパターンサ
イズの縮小化を可能にし、半導体装置の微細化を実現す
ることができる半導体装置の製造方法を提供することを
課題とする。 【解決手段】 第１の配線層１４と第２の配線層１９と
の間に第１のＳｉ3 Ｎ4膜１７を形成し、第２の配線層
１９を露出させる第３の接続孔２７を開口する際に、第
２の配線層１９上の第２〜第４のＳｉＯ2 層間絶縁膜２
０、２３、２５等の選択的エッチングを第１のＳｉ3 Ｎ
4 膜１７との選択比を２０程度に高くとって行い、第３
の接続孔２７の開口位置が第２の配線層１９に対して多
少ずれている場合であっても、第３の接続孔２７を開口
するエッチングを第２の配線層１９及び第１のＳｉ3 Ｎ
4 膜１７上で終端させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に多層配線構造を有する半導体装置の製造
方法に関するものである。
法に係り、特に多層配線構造を有する半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】近年のＬＳＩ（Large Scale Integratio
n ）の微細化に伴い、メモリセルなどの繰り返しパター
ンのサイズを可能な限り縮小することが重要となってい
る。このため、リソグラフィ工程における露光波長を短
くすることによりライン幅、スペース幅、更にはコンタ
クト径を小さくするだけでなく、パターンの重ね合わせ
時に生じる位置合わせずれ（以下、単に「合わせずれ」
という）を許容するための上下パターンの合わせ余裕サ
イズを確保しつつ、パターンサイズの縮小化を図ること
が必要となっている。
n ）の微細化に伴い、メモリセルなどの繰り返しパター
ンのサイズを可能な限り縮小することが重要となってい
る。このため、リソグラフィ工程における露光波長を短
くすることによりライン幅、スペース幅、更にはコンタ
クト径を小さくするだけでなく、パターンの重ね合わせ
時に生じる位置合わせずれ（以下、単に「合わせずれ」
という）を許容するための上下パターンの合わせ余裕サ
イズを確保しつつ、パターンサイズの縮小化を図ること
が必要となっている。
【０００３】以下、かかる観点から、従来のＳＲＡＭ
（Static Random Access Memory ）の製造方法を図７を
用いて説明する。ここで、図７は０．３５μｍ世代にお
ける代表的なＳＲＡＭのメモリセル部を示す断面図であ
る。先ず、Ｓｉ（シリコン）基板３１上に、例えばＬＯ
ＣＯＳ（Local Oxidationof Silicon）構造を有する素
子分離酸化膜３２を選択的に形成した後、素子分離酸化
膜３２で囲まれた素子活性領域のＳｉ基板３１上にゲー
ト酸化膜３３を形成する。その後、このゲート酸化膜３
３上に、例えば多結晶Ｓｉ層及び高融点金属シリサイド
層が積層されたポリサイド層からなるＭＯＳトランジス
タのゲート電極を兼ねる第１の配線層３４を形成する。
（Static Random Access Memory ）の製造方法を図７を
用いて説明する。ここで、図７は０．３５μｍ世代にお
ける代表的なＳＲＡＭのメモリセル部を示す断面図であ
る。先ず、Ｓｉ（シリコン）基板３１上に、例えばＬＯ
ＣＯＳ（Local Oxidationof Silicon）構造を有する素
子分離酸化膜３２を選択的に形成した後、素子分離酸化
膜３２で囲まれた素子活性領域のＳｉ基板３１上にゲー
ト酸化膜３３を形成する。その後、このゲート酸化膜３
３上に、例えば多結晶Ｓｉ層及び高融点金属シリサイド
層が積層されたポリサイド層からなるＭＯＳトランジス
タのゲート電極を兼ねる第１の配線層３４を形成する。
【０００４】続いて、第１の配線層３４両側のＳｉ基板
３１表面にＬＤＤ（Lightly DopedDrain ）構造を形成
するための低濃度不純物領域（図示省略）を形成する。
更に、第１の配線層３４側壁にシリコン酸化膜からなる
ＳｉＯ2 サイドウォール３５を形成した後、ＭＯＳトラ
ンジスタのソース及びドレインとなる高濃度不純物領域
（図示省略）を形成する。その後、基体全面に第１のＳ
ｉＯ2 層間絶縁膜３６を形成する。
３１表面にＬＤＤ（Lightly DopedDrain ）構造を形成
するための低濃度不純物領域（図示省略）を形成する。
更に、第１の配線層３４側壁にシリコン酸化膜からなる
ＳｉＯ2 サイドウォール３５を形成した後、ＭＯＳトラ
ンジスタのソース及びドレインとなる高濃度不純物領域
（図示省略）を形成する。その後、基体全面に第１のＳ
ｉＯ2 層間絶縁膜３６を形成する。
【０００５】次いで、第１のＳｉＯ2 層間絶縁膜３６を
選択的にエッチングして、接地線を形成する高濃度不純
物領域やＭＯＳトランジスタのソース又はドレインとな
る高濃度不純物領域に達する第１の接続孔を開口する。
次いで、第１のＳｉＯ2 層間絶縁膜３６上にポリサイド
層からなる第２の配線層３９を形成すると共に、この第
２の配線層３９を第１の接続孔を介して接地線を形成す
る高濃度不純物領域やＭＯＳトランジスタのソース又は
ドレインとなる高濃度不純物領域に接続する。
選択的にエッチングして、接地線を形成する高濃度不純
物領域やＭＯＳトランジスタのソース又はドレインとな
る高濃度不純物領域に達する第１の接続孔を開口する。
次いで、第１のＳｉＯ2 層間絶縁膜３６上にポリサイド
層からなる第２の配線層３９を形成すると共に、この第
２の配線層３９を第１の接続孔を介して接地線を形成す
る高濃度不純物領域やＭＯＳトランジスタのソース又は
ドレインとなる高濃度不純物領域に接続する。
【０００６】続いて、基体全面に第２のＳｉＯ2 層間絶
縁膜４０を形成する。その後、第２のＳｉＯ2 層間絶縁
膜４０及び第１のＳｉＯ2 層間絶縁膜３６を選択的にエ
ッチングして、ＳＲＡＭ素子のフリップフロップ回路を
構成する高抵抗負荷素子と記憶ノードである高濃度不純
物領域とを接続するための第２の接続孔を開口する。
縁膜４０を形成する。その後、第２のＳｉＯ2 層間絶縁
膜４０及び第１のＳｉＯ2 層間絶縁膜３６を選択的にエ
ッチングして、ＳＲＡＭ素子のフリップフロップ回路を
構成する高抵抗負荷素子と記憶ノードである高濃度不純
物領域とを接続するための第２の接続孔を開口する。
【０００７】次いで、第２のＳｉＯ2 層間絶縁膜４０上
に高抵抗負荷素子を含む第３の配線層４２を形成すると
共に、この第３の配線層４２を第２の接続孔を介して記
憶ノードである高濃度不純物領域に接続する。続いて、
基体全面に第３のＳｉＯ2 層間絶縁膜４３を形成し、更
にこの第３のＳｉＯ2 層間絶縁膜４３上に、高抵抗素子
への水分の侵入を防ぐ目的で第１のＳｉ3 Ｎ4 膜４４を
形成する。
に高抵抗負荷素子を含む第３の配線層４２を形成すると
共に、この第３の配線層４２を第２の接続孔を介して記
憶ノードである高濃度不純物領域に接続する。続いて、
基体全面に第３のＳｉＯ2 層間絶縁膜４３を形成し、更
にこの第３のＳｉＯ2 層間絶縁膜４３上に、高抵抗素子
への水分の侵入を防ぐ目的で第１のＳｉ3 Ｎ4 膜４４を
形成する。
【０００８】次いで、基体全面に第４のＳｉＯ2 層間絶
縁膜４５を形成した後、この第４のＳｉＯ2 層間絶縁膜
４５の平坦化処理を行う。その後、第４のＳｉＯ2 層間
絶縁膜４５、第１のＳｉ3 Ｎ4 膜４４、第３のＳｉＯ2
層間絶縁膜４３、及び第２のＳｉＯ2 層間絶縁膜４０を
選択的にエッチングして、第２の配線層３９とビット線
とを接続するための第３の接続孔を開口し、この第３の
接続孔内に第２の配線層３９を露出させる。
縁膜４５を形成した後、この第４のＳｉＯ2 層間絶縁膜
４５の平坦化処理を行う。その後、第４のＳｉＯ2 層間
絶縁膜４５、第１のＳｉ3 Ｎ4 膜４４、第３のＳｉＯ2
層間絶縁膜４３、及び第２のＳｉＯ2 層間絶縁膜４０を
選択的にエッチングして、第２の配線層３９とビット線
とを接続するための第３の接続孔を開口し、この第３の
接続孔内に第２の配線層３９を露出させる。
【０００９】次いで、第３の接続孔内に、第２の配線層
３９に接続するタングステン・プラグ４８を形成する。
続いて、このタングステン・プラグ４８に接続するビッ
ト線である第４の配線層４９を第４のＳｉＯ2 層間絶縁
膜４５上に形成する。そして基体全面にオーバーコート
膜５０を形成する。
３９に接続するタングステン・プラグ４８を形成する。
続いて、このタングステン・プラグ４８に接続するビッ
ト線である第４の配線層４９を第４のＳｉＯ2 層間絶縁
膜４５上に形成する。そして基体全面にオーバーコート
膜５０を形成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＳＲＡＭの製造方法においては、リソグラフィ技術
を用いて第２の配線層３９上に形成された第４のＳｉＯ
2 層間絶縁膜４５、第１のＳｉ3 Ｎ4 膜４４、第３のＳ
ｉＯ2 層間絶縁膜４３、及び第２のＳｉＯ2 層間絶縁膜
４０に第３の接続孔を開口する際、ステッパの合わせ精
度に起因して、第２の配線層３９に対する合わせずれが
生じる場合がある。このため、第２の配線層３９に対し
て合わせずれが生じた箇所では、第２のＳｉＯ2 層間絶
縁膜４０等のエッチング除去に止まらず、その下の第１
のＳｉＯ2 層間絶縁膜３６までもエッチング除去するこ
とになる。
来のＳＲＡＭの製造方法においては、リソグラフィ技術
を用いて第２の配線層３９上に形成された第４のＳｉＯ
2 層間絶縁膜４５、第１のＳｉ3 Ｎ4 膜４４、第３のＳ
ｉＯ2 層間絶縁膜４３、及び第２のＳｉＯ2 層間絶縁膜
４０に第３の接続孔を開口する際、ステッパの合わせ精
度に起因して、第２の配線層３９に対する合わせずれが
生じる場合がある。このため、第２の配線層３９に対し
て合わせずれが生じた箇所では、第２のＳｉＯ2 層間絶
縁膜４０等のエッチング除去に止まらず、その下の第１
のＳｉＯ2 層間絶縁膜３６までもエッチング除去するこ
とになる。
【００１１】こうして第３の接続孔の底部は、第２の配
線層３９に達するだけではなく、その下方のゲート電極
である第１の配線層３４にまで達することになる。この
ため、第３の接続孔内にタングステン・プラグ４８を形
成する際に、このタングステン・プラグ４８を介して第
２の配線層３９と第１の配線層３４とが導通してしまう
事態が発生する。従って、第２の配線層３９に対する第
３の接続孔の開口位置の合わせずれを許容するために
は、第２の配線層３９の線幅を合わせ余裕分だけ太くし
なければならず、メモリセルサイズの縮小化に対する制
約となるという問題があった。
線層３９に達するだけではなく、その下方のゲート電極
である第１の配線層３４にまで達することになる。この
ため、第３の接続孔内にタングステン・プラグ４８を形
成する際に、このタングステン・プラグ４８を介して第
２の配線層３９と第１の配線層３４とが導通してしまう
事態が発生する。従って、第２の配線層３９に対する第
３の接続孔の開口位置の合わせずれを許容するために
は、第２の配線層３９の線幅を合わせ余裕分だけ太くし
なければならず、メモリセルサイズの縮小化に対する制
約となるという問題があった。
【００１２】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、多層構造を有する半導体装置の製造方
法において、上層配線層と下層配線層とを接続するため
の接続孔を層間絶縁膜に開口する際に、接続孔と下層配
線層との合わせ余裕を確保してパターンサイズの縮小化
を可能にし、半導体装置の微細化を実現することができ
る半導体装置の製造方法を提供することを目的とする。
れたものであり、多層構造を有する半導体装置の製造方
法において、上層配線層と下層配線層とを接続するため
の接続孔を層間絶縁膜に開口する際に、接続孔と下層配
線層との合わせ余裕を確保してパターンサイズの縮小化
を可能にし、半導体装置の微細化を実現することができ
る半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、本発明に係る半導体装置の製造方法は、多層配線構
造を有する半導体装置の製造方法において、素子形成を
行った半導体基板上方に絶縁膜を形成する工程と、絶縁
膜上に下層配線層を形成した後、この下層配線層上に層
間絶縁膜を形成する工程と、絶縁膜との選択比を高くと
って層間絶縁膜を選択的にエッチングし、下層配線層を
露出させる接続孔を形成する工程と、接続孔を介して下
層配線層に接続する上層配線層を形成する工程とを具備
することを特徴とする。
明に係る半導体装置の製造方法により達成される。即
ち、本発明に係る半導体装置の製造方法は、多層配線構
造を有する半導体装置の製造方法において、素子形成を
行った半導体基板上方に絶縁膜を形成する工程と、絶縁
膜上に下層配線層を形成した後、この下層配線層上に層
間絶縁膜を形成する工程と、絶縁膜との選択比を高くと
って層間絶縁膜を選択的にエッチングし、下層配線層を
露出させる接続孔を形成する工程と、接続孔を介して下
層配線層に接続する上層配線層を形成する工程とを具備
することを特徴とする。
【００１４】このように本発明に係る半導体装置の製造
方法においては、下層配線層上の層間絶縁膜に接続孔を
開口する際、下層配線層の下に絶縁膜を形成しておき、
この絶縁膜との選択比を高くとって層間絶縁膜を選択的
にエッチングすることにより、たとえ接続孔の開口位置
が下層配線層に対して多少ずれていても、接続孔を開口
するエッチングは下層配線層及び絶縁膜上で終端し、こ
の絶縁膜の下にまで進むことはない。このため、この絶
縁膜の下に例えば別の配線層等があっても、接続孔を開
口するエッチングがこの別の配線層等にまで達して別の
配線層等と下層配線層とが接続孔を介して導通すること
が防止される。従って、接続孔の下層配線層に対する合
わせ余裕が実質的に拡大されることになり、リソグラフ
ィ工程において使用するパターンサイズを縮小すること
が可能になるため、半導体装置の更なる微細化を実現す
ることができる。
方法においては、下層配線層上の層間絶縁膜に接続孔を
開口する際、下層配線層の下に絶縁膜を形成しておき、
この絶縁膜との選択比を高くとって層間絶縁膜を選択的
にエッチングすることにより、たとえ接続孔の開口位置
が下層配線層に対して多少ずれていても、接続孔を開口
するエッチングは下層配線層及び絶縁膜上で終端し、こ
の絶縁膜の下にまで進むことはない。このため、この絶
縁膜の下に例えば別の配線層等があっても、接続孔を開
口するエッチングがこの別の配線層等にまで達して別の
配線層等と下層配線層とが接続孔を介して導通すること
が防止される。従って、接続孔の下層配線層に対する合
わせ余裕が実質的に拡大されることになり、リソグラフ
ィ工程において使用するパターンサイズを縮小すること
が可能になるため、半導体装置の更なる微細化を実現す
ることができる。
【００１５】また、この絶縁膜の下に例えば別の配線層
等がある場合、この絶縁膜が存在することにより、別の
配線層等と下層配線層との間の耐圧特性を向上させ、半
導体装置の信頼性を向上させることができる。
等がある場合、この絶縁膜が存在することにより、別の
配線層等と下層配線層との間の耐圧特性を向上させ、半
導体装置の信頼性を向上させることができる。
【００１６】なお、上記の半導体装置の製造方法におい
て、前記絶縁膜がシリコン窒化膜であり、前記層間絶縁
膜がシリコン酸化膜であることが好適である。この場
合、上記作用に加えて、シリコン窒化膜の存在により、
層間絶縁膜に含まれた水分がこのシリコン窒化膜より下
の素子への拡散することを抑制する。従って、半導体装
置の特性劣化を防止し、信頼性を向上させることができ
る。
て、前記絶縁膜がシリコン窒化膜であり、前記層間絶縁
膜がシリコン酸化膜であることが好適である。この場
合、上記作用に加えて、シリコン窒化膜の存在により、
層間絶縁膜に含まれた水分がこのシリコン窒化膜より下
の素子への拡散することを抑制する。従って、半導体装
置の特性劣化を防止し、信頼性を向上させることができ
る。
【００１７】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１〜図６は本発明の
一実施形態に係る高抵抗負荷型ＳＲＡＭの製造方法を説
明するためのメモリセル部の工程断面図である。先ず、
Ｓｉ基板１１上に、例えばＬＯＣＯＳ構造を有する素子
分離酸化膜１２を選択的に形成した後、素子分離酸化膜
１２で囲まれた素子活性領域のＳｉ基板１１上にゲート
酸化膜１３を形成する。その後、基体全面に例えば多結
晶Ｓｉ層及び高融点金属シリサイド層を順に積層した
後、これら積層された多結晶Ｓｉ層及び高融点金属シリ
サイド層からなるポリサイド層を所定の形状にパターニ
ングする。こうしてゲート酸化膜１３上にポリサイド層
からなるＭＯＳトランジスタのゲート電極を兼ねる第１
の配線層１４を形成する。
本発明の実施の形態を説明する。図１〜図６は本発明の
一実施形態に係る高抵抗負荷型ＳＲＡＭの製造方法を説
明するためのメモリセル部の工程断面図である。先ず、
Ｓｉ基板１１上に、例えばＬＯＣＯＳ構造を有する素子
分離酸化膜１２を選択的に形成した後、素子分離酸化膜
１２で囲まれた素子活性領域のＳｉ基板１１上にゲート
酸化膜１３を形成する。その後、基体全面に例えば多結
晶Ｓｉ層及び高融点金属シリサイド層を順に積層した
後、これら積層された多結晶Ｓｉ層及び高融点金属シリ
サイド層からなるポリサイド層を所定の形状にパターニ
ングする。こうしてゲート酸化膜１３上にポリサイド層
からなるＭＯＳトランジスタのゲート電極を兼ねる第１
の配線層１４を形成する。
【００１８】続いて、第１の配線層１４をマスクとする
イオン注入法を用いて、第１の配線層１４両側のＳｉ基
板１１表面にＬＤＤ構造を形成するための低濃度不純物
領域（図示省略）を形成する。更に、第１の配線層１４
側壁にシリコン酸化膜からなるＳｉＯ2 サイドウォール
１５を形成した後、第１の配線層１４及びＳｉＯ2 サイ
ドウォール１５をマスクとするイオン注入法を用いて、
ＭＯＳトランジスタのソース及びドレインとなる高濃度
不純物領域（図示省略）を形成する。
イオン注入法を用いて、第１の配線層１４両側のＳｉ基
板１１表面にＬＤＤ構造を形成するための低濃度不純物
領域（図示省略）を形成する。更に、第１の配線層１４
側壁にシリコン酸化膜からなるＳｉＯ2 サイドウォール
１５を形成した後、第１の配線層１４及びＳｉＯ2 サイ
ドウォール１５をマスクとするイオン注入法を用いて、
ＭＯＳトランジスタのソース及びドレインとなる高濃度
不純物領域（図示省略）を形成する。
【００１９】続いて、例えばＣＶＤ（Chemical Vapor D
eposition ）法を用いて、基体全面に第１のＳｉＯ2 層
間絶縁膜１６を形成するが、更にＣＶＤ法を用いて、こ
の第１のＳｉＯ2 層間絶縁膜１６上に厚さ約５０ｎｍの
第１のＳｉ3 Ｎ4 膜１７を形成する点に本実施形態の特
徴がある（図１参照）。
eposition ）法を用いて、基体全面に第１のＳｉＯ2 層
間絶縁膜１６を形成するが、更にＣＶＤ法を用いて、こ
の第１のＳｉＯ2 層間絶縁膜１６上に厚さ約５０ｎｍの
第１のＳｉ3 Ｎ4 膜１７を形成する点に本実施形態の特
徴がある（図１参照）。
【００２０】次いで、第１のＳｉ3 Ｎ4 膜１７及び第１
のＳｉＯ2 層間絶縁膜１６を選択的にエッチングして、
接地線を形成すべき高濃度不純物領域やＭＯＳトランジ
スタのソース又はドレインとなる高濃度不純物領域に達
する第１の接続孔１８を開口する（図２参照）。
のＳｉＯ2 層間絶縁膜１６を選択的にエッチングして、
接地線を形成すべき高濃度不純物領域やＭＯＳトランジ
スタのソース又はドレインとなる高濃度不純物領域に達
する第１の接続孔１８を開口する（図２参照）。
【００２１】次いで、基体全面に多結晶Ｓｉ層及び高融
点金属シリサイド層を順に積層した後、所定の形状にパ
ターニングして、ポリサイド層からなる第２の配線層１
９を形成すると共に、この第２の配線層１９を接続孔１
８を介して接地線を形成すべき高濃度不純物領域やＭＯ
Ｓトランジスタのソース又はドレインとなる高濃度不純
物領域に接続する。
点金属シリサイド層を順に積層した後、所定の形状にパ
ターニングして、ポリサイド層からなる第２の配線層１
９を形成すると共に、この第２の配線層１９を接続孔１
８を介して接地線を形成すべき高濃度不純物領域やＭＯ
Ｓトランジスタのソース又はドレインとなる高濃度不純
物領域に接続する。
【００２２】続いて、基体全面に第２のＳｉＯ2 層間絶
縁膜２０を形成する。その後、この第２のＳｉＯ2 層間
絶縁膜２０、第１のＳｉ3 Ｎ4 膜１７及び第１のＳｉＯ
2 層間絶縁膜１６を選択的にエッチングして、ＳＲＡＭ
素子のフリップフロップ回路を構成する高抵抗負荷素子
と記憶ノードである高濃度不純物領域とを接続するため
の第２の接続孔２１を開口する（図３参照）。
縁膜２０を形成する。その後、この第２のＳｉＯ2 層間
絶縁膜２０、第１のＳｉ3 Ｎ4 膜１７及び第１のＳｉＯ
2 層間絶縁膜１６を選択的にエッチングして、ＳＲＡＭ
素子のフリップフロップ回路を構成する高抵抗負荷素子
と記憶ノードである高濃度不純物領域とを接続するため
の第２の接続孔２１を開口する（図３参照）。
【００２３】次いで、第２のＳｉＯ2 層間絶縁膜２０上
に高抵抗負荷素子を含む第３の配線層２２を形成すると
共に、この第３の配線層２２を接続孔２１を介して記憶
ノードである高濃度不純物領域に接続する。続いて、基
体全面に第３のＳｉＯ2 層間絶縁膜２３を形成し、更に
この第３のＳｉＯ2 層間絶縁膜２３上に、高抵抗素子へ
の水分の侵入を防ぐ目的で第２のＳｉ3 Ｎ4 膜２４を形
成する（図４参照）。
に高抵抗負荷素子を含む第３の配線層２２を形成すると
共に、この第３の配線層２２を接続孔２１を介して記憶
ノードである高濃度不純物領域に接続する。続いて、基
体全面に第３のＳｉＯ2 層間絶縁膜２３を形成し、更に
この第３のＳｉＯ2 層間絶縁膜２３上に、高抵抗素子へ
の水分の侵入を防ぐ目的で第２のＳｉ3 Ｎ4 膜２４を形
成する（図４参照）。
【００２４】次いで、基体全面に第４のＳｉＯ2 層間絶
縁膜２５を形成した後、この第４のＳｉＯ2 層間絶縁膜
２５の平坦化処理を行う。その後、この表面が平坦化さ
れた第４のＳｉＯ2 層間絶縁膜２５上に、リソグラフィ
技術を用いて所定の形状にパターニングしたレジスト２
６を形成した後、このレジスト２６をマスクとして第４
のＳｉＯ2 層間絶縁膜２５、第２のＳｉ3 Ｎ4 膜２４、
第３のＳｉＯ2 層間絶縁膜２３、及び第２のＳｉＯ2 層
間絶縁膜２０を選択的にエッチングして、第２の配線層
１９とビット線とを接続するための第３の接続孔２７を
開口し、この第３の接続孔２７内に第２の配線層１９を
露出させる。
縁膜２５を形成した後、この第４のＳｉＯ2 層間絶縁膜
２５の平坦化処理を行う。その後、この表面が平坦化さ
れた第４のＳｉＯ2 層間絶縁膜２５上に、リソグラフィ
技術を用いて所定の形状にパターニングしたレジスト２
６を形成した後、このレジスト２６をマスクとして第４
のＳｉＯ2 層間絶縁膜２５、第２のＳｉ3 Ｎ4 膜２４、
第３のＳｉＯ2 層間絶縁膜２３、及び第２のＳｉＯ2 層
間絶縁膜２０を選択的にエッチングして、第２の配線層
１９とビット線とを接続するための第３の接続孔２７を
開口し、この第３の接続孔２７内に第２の配線層１９を
露出させる。
【００２５】このエッチングの際、エッチングガスとし
て従来のＣ4 Ｆ8 に例えばＣＯを加えたものを用いるな
どして、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜との選択比を２０程
度の高い値にする。このため、リソグラフィ技術を用い
たレジスト２６のパターニングにおいて合わせずれが生
じ、第３の接続孔２７の開口位置が第２の配線層１９に
対して多少ずれていても、第３の接続孔２７を開口する
エッチングは第２の配線層１９及びその下に形成されて
いる第１のＳｉ3 Ｎ4 膜１７上で終端する。従って、第
３の接続孔２７を介して第２の配線層１９が第１のＳｉ
3 Ｎ4 膜１７の下に形成されている第１の配線層１４と
導通することはない（図５参照）。
て従来のＣ4 Ｆ8 に例えばＣＯを加えたものを用いるな
どして、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜との選択比を２０程
度の高い値にする。このため、リソグラフィ技術を用い
たレジスト２６のパターニングにおいて合わせずれが生
じ、第３の接続孔２７の開口位置が第２の配線層１９に
対して多少ずれていても、第３の接続孔２７を開口する
エッチングは第２の配線層１９及びその下に形成されて
いる第１のＳｉ3 Ｎ4 膜１７上で終端する。従って、第
３の接続孔２７を介して第２の配線層１９が第１のＳｉ
3 Ｎ4 膜１７の下に形成されている第１の配線層１４と
導通することはない（図５参照）。
【００２６】次いで、レジスト２６を剥離する。そして
例えばスパッタリング法を用いて、基体全面にＴｉ／Ｔ
ｉＮ密着層を順に形成し、更にその上にタングステン層
を形成して第３の接続孔２７を埋め込んだ後、全面エッ
チバックを行い、第３の接続孔２７内にのみタングステ
ン層等を残存させて、第２の配線層１９に接続するタン
グステン・プラグ２８を形成する。
例えばスパッタリング法を用いて、基体全面にＴｉ／Ｔ
ｉＮ密着層を順に形成し、更にその上にタングステン層
を形成して第３の接続孔２７を埋め込んだ後、全面エッ
チバックを行い、第３の接続孔２７内にのみタングステ
ン層等を残存させて、第２の配線層１９に接続するタン
グステン・プラグ２８を形成する。
【００２７】続いて、例えばスパッタリング法を用い
て、基体全面にＴｉ／ＴｉＮバリア層、Ａｌ系合金層、
及び反射防止膜を順に形成した後、これらＡｌ系合金層
等を所定の形状にパタ−ニングする。こうして第４のＳ
ｉＯ2 層間絶縁膜２５上にタングステン・プラグ２８に
接続するビット線である第４の配線層２９を形成する。
そして基体全面にオーバーコート膜３０を形成する（図
６参照）。
て、基体全面にＴｉ／ＴｉＮバリア層、Ａｌ系合金層、
及び反射防止膜を順に形成した後、これらＡｌ系合金層
等を所定の形状にパタ−ニングする。こうして第４のＳ
ｉＯ2 層間絶縁膜２５上にタングステン・プラグ２８に
接続するビット線である第４の配線層２９を形成する。
そして基体全面にオーバーコート膜３０を形成する（図
６参照）。
【００２８】以上のように本実施形態によれば、第１の
配線層１４と第２の配線層１９との間に第１のＳｉ3 Ｎ
4 膜１７を形成すると共に、第２の配線層１９を露出さ
せる第３の接続孔２７を開口する際に、第２の配線層１
９上に形成した第２〜第４のＳｉＯ2 層間絶縁膜２０、
２３、２５等の選択的エッチングを第１のＳｉ3 Ｎ4膜
１７との選択比を２０程度に高くとって行うことによ
り、第３の接続孔２７の開口位置が第２の配線層１９に
対して多少ずれている場合であっても、第３の接続孔２
７を開口するエッチングは第２の配線層１９及び第１の
Ｓｉ3 Ｎ4 膜１７上で終端するため、この第１のＳｉ3
Ｎ4 膜１７の下に形成されている第１の配線層１４と第
２の配線層１９とが第３の接続孔２７を介して導通する
ことを防止することができる。従って、第３の接続孔２
７と第２の配線層１９との合わせ余裕が実質的に拡大さ
れることになり、メモリセルなどの繰り返しパターンの
サイズを縮小することができるため、ＬＳＩチップの更
なる微細化を実現することができる。
配線層１４と第２の配線層１９との間に第１のＳｉ3 Ｎ
4 膜１７を形成すると共に、第２の配線層１９を露出さ
せる第３の接続孔２７を開口する際に、第２の配線層１
９上に形成した第２〜第４のＳｉＯ2 層間絶縁膜２０、
２３、２５等の選択的エッチングを第１のＳｉ3 Ｎ4膜
１７との選択比を２０程度に高くとって行うことによ
り、第３の接続孔２７の開口位置が第２の配線層１９に
対して多少ずれている場合であっても、第３の接続孔２
７を開口するエッチングは第２の配線層１９及び第１の
Ｓｉ3 Ｎ4 膜１７上で終端するため、この第１のＳｉ3
Ｎ4 膜１７の下に形成されている第１の配線層１４と第
２の配線層１９とが第３の接続孔２７を介して導通する
ことを防止することができる。従って、第３の接続孔２
７と第２の配線層１９との合わせ余裕が実質的に拡大さ
れることになり、メモリセルなどの繰り返しパターンの
サイズを縮小することができるため、ＬＳＩチップの更
なる微細化を実現することができる。
【００２９】また、第１の配線層１４の上に形成された
第１のＳｉ3 Ｎ4 膜１７は、その上方に形成された水分
を含む第４のＳｉＯ2 層間絶縁膜２５から下層の素子へ
の水分拡散を抑制することができる。従って、ＬＳＩの
特性劣化を防止し、信頼性を向上させることができる。
第１のＳｉ3 Ｎ4 膜１７は、その上方に形成された水分
を含む第４のＳｉＯ2 層間絶縁膜２５から下層の素子へ
の水分拡散を抑制することができる。従って、ＬＳＩの
特性劣化を防止し、信頼性を向上させることができる。
【００３０】更に、第１の配線層１４と第２の配線層１
９との間に第１のＳｉ3 Ｎ4 膜１７が介在しているた
め、第１の配線層１４と第２の配線層１９との間の耐圧
劣化を防止することができる。従って、ＬＳＩの素子特
性を向上させ、信頼性を向上させることができる。
９との間に第１のＳｉ3 Ｎ4 膜１７が介在しているた
め、第１の配線層１４と第２の配線層１９との間の耐圧
劣化を防止することができる。従って、ＬＳＩの素子特
性を向上させ、信頼性を向上させることができる。
【００３１】なお、上記実施形態においては、高抵抗負
荷型ＳＲＡＭの製造方法に本発明を適用した場合につい
て説明したが、これに限定されるものではなく、例えば
ＤＲＡＭその他、上層配線と下層配線とを接続するため
の接続孔を有する全ての多層構造の半導体装置の製造方
法に本発明を適用することができる。
荷型ＳＲＡＭの製造方法に本発明を適用した場合につい
て説明したが、これに限定されるものではなく、例えば
ＤＲＡＭその他、上層配線と下層配線とを接続するため
の接続孔を有する全ての多層構造の半導体装置の製造方
法に本発明を適用することができる。
【００３２】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、下層配線層上の層間
絶縁膜に接続孔を開口する際、下層配線層の下に絶縁膜
を形成しておき、この絶縁膜との選択比を高くとって層
間絶縁膜を選択的にエッチングすることにより、たとえ
接続孔の開口位置が下層配線層に対して多少ずれていて
も、接続孔を開口するエッチングを下層配線層及び絶縁
膜上で終端させることが可能なため、この絶縁膜の下に
例えば別の配線層等があってもこの別の配線層等と下層
配線層とが接続孔を介して導通することを防止すること
ができる。従って、接続孔の下層配線層に対する合わせ
余裕が実質的に拡大されることになり、リソグラフィ工
程において使用するパターンサイズを縮小することが可
能になるため、半導体装置の更なる微細化を実現するこ
とができる。
る半導体装置の製造方法によれば、下層配線層上の層間
絶縁膜に接続孔を開口する際、下層配線層の下に絶縁膜
を形成しておき、この絶縁膜との選択比を高くとって層
間絶縁膜を選択的にエッチングすることにより、たとえ
接続孔の開口位置が下層配線層に対して多少ずれていて
も、接続孔を開口するエッチングを下層配線層及び絶縁
膜上で終端させることが可能なため、この絶縁膜の下に
例えば別の配線層等があってもこの別の配線層等と下層
配線層とが接続孔を介して導通することを防止すること
ができる。従って、接続孔の下層配線層に対する合わせ
余裕が実質的に拡大されることになり、リソグラフィ工
程において使用するパターンサイズを縮小することが可
能になるため、半導体装置の更なる微細化を実現するこ
とができる。
【００３３】また、この絶縁膜の下に例えば別の配線層
等がある場合、この絶縁膜が存在することにより、別の
配線層等と下層配線層との間の耐圧特性を向上させ、半
導体装置の信頼性を向上させることができる。
等がある場合、この絶縁膜が存在することにより、別の
配線層等と下層配線層との間の耐圧特性を向上させ、半
導体装置の信頼性を向上させることができる。
【００３４】更に、この絶縁膜としてシリコン窒化膜を
用い、層間絶縁膜としてシリコン酸化膜を用いる場合、
シリコン窒化膜が存在することにより、層間絶縁膜に含
まれた水分がシリコン窒化膜より下の素子へ拡散するこ
とを抑制することができる。従って、半導体装置の特性
劣化を防止し、信頼性を向上させることができる。
用い、層間絶縁膜としてシリコン酸化膜を用いる場合、
シリコン窒化膜が存在することにより、層間絶縁膜に含
まれた水分がシリコン窒化膜より下の素子へ拡散するこ
とを抑制することができる。従って、半導体装置の特性
劣化を防止し、信頼性を向上させることができる。
【図１】本発明の一実施形態に係る高抵抗負荷型ＳＲＡ
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その１）である。
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その１）である。
【図２】本発明の一実施形態に係る高抵抗負荷型ＳＲＡ
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その２）である。
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その２）である。
【図３】本発明の一実施形態に係る高抵抗負荷型ＳＲＡ
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その３）である。
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その３）である。
【図４】本発明の一実施形態に係る高抵抗負荷型ＳＲＡ
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その４）である。
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その４）である。
【図５】本発明の一実施形態に係る高抵抗負荷型ＳＲＡ
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その５）である。
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その５）である。
【図６】本発明の一実施形態に係る高抵抗負荷型ＳＲＡ
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その６）である。
Ｍの製造方法を説明するためのメモリセル部の工程断面
図（その６）である。
【図７】従来のＳＲＡＭのメモリセル部を示す断面図で
ある。
ある。
１１……Ｓｉ基板、１２……素子分離酸化膜、１３……
ゲート酸化膜、１４……第１の配線層、１５……ＳｉＯ
2 サイドウォール、１６……第１のＳｉＯ2 層間絶縁
膜、１７……第１のＳｉ3 Ｎ4 膜、１８……第１の接続
孔、１９……第２の配線層、２０……第２のＳｉＯ2 層
間絶縁膜、２１……第２の接続孔、２２……第３の配線
層、２３……第３のＳｉＯ2 層間絶縁膜、２４……第２
のＳｉ3 Ｎ4 膜、２５……第４のＳｉＯ2 層間絶縁膜、
２６……レジスト、２７……第３の接続孔、２８……タ
ングステン・プラグ、２９……第４の配線層、３０……
オーバーコート膜、３１……Ｓｉ基板、３２……素子分
離酸化膜、３３……ゲート酸化膜、３４……第１の配線
層、３５……ＳｉＯ2 サイドウォール、３６……第１の
ＳｉＯ2 層間絶縁膜、３９……第２の配線層、４０……
第２のＳｉＯ2 層間絶縁膜、４２……第３の配線層、４
３……第３のＳｉＯ2 層間絶縁膜、４４……第１のＳｉ
3 Ｎ4 膜、４５……第４のＳｉＯ2 層間絶縁膜、４８…
…タングステン・プラグ、４９……第４の配線層、５０
……オーバーコート膜。
ゲート酸化膜、１４……第１の配線層、１５……ＳｉＯ
2 サイドウォール、１６……第１のＳｉＯ2 層間絶縁
膜、１７……第１のＳｉ3 Ｎ4 膜、１８……第１の接続
孔、１９……第２の配線層、２０……第２のＳｉＯ2 層
間絶縁膜、２１……第２の接続孔、２２……第３の配線
層、２３……第３のＳｉＯ2 層間絶縁膜、２４……第２
のＳｉ3 Ｎ4 膜、２５……第４のＳｉＯ2 層間絶縁膜、
２６……レジスト、２７……第３の接続孔、２８……タ
ングステン・プラグ、２９……第４の配線層、３０……
オーバーコート膜、３１……Ｓｉ基板、３２……素子分
離酸化膜、３３……ゲート酸化膜、３４……第１の配線
層、３５……ＳｉＯ2 サイドウォール、３６……第１の
ＳｉＯ2 層間絶縁膜、３９……第２の配線層、４０……
第２のＳｉＯ2 層間絶縁膜、４２……第３の配線層、４
３……第３のＳｉＯ2 層間絶縁膜、４４……第１のＳｉ
3 Ｎ4 膜、４５……第４のＳｉＯ2 層間絶縁膜、４８…
…タングステン・プラグ、４９……第４の配線層、５０
……オーバーコート膜。
Claims (2)
- 【請求項１】 多層配線構造を有する半導体装置の製造
方法において、 素子形成を行った半導体基板上方に絶縁膜を形成する工
程と、 前記絶縁膜上に下層配線層を形成した後、前記下層配線
層上に層間絶縁膜を形成する工程と、 前記絶縁膜との選択比を高くとって前記層間絶縁膜を選
択的にエッチングし、前記下層配線層を露出させる接続
孔を形成する工程と、 前記接続孔を介して前記下層配線層に接続する上層配線
層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記絶縁膜が、シリコン窒化膜であり、 前記層間絶縁膜が、シリコン酸化膜であることを特徴と
する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329911A JPH10173046A (ja) | 1996-12-10 | 1996-12-10 | 半導体装置の製造方法 |
| US08/987,390 US5985745A (en) | 1996-12-10 | 1997-12-09 | Method of forming a via hole filled with a conducting material, and separater from a gate structure by an insulating material |
| KR1019970067383A KR100469883B1 (ko) | 1996-12-10 | 1997-12-10 | 반도체장치제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329911A JPH10173046A (ja) | 1996-12-10 | 1996-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173046A true JPH10173046A (ja) | 1998-06-26 |
Family
ID=18226646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329911A Pending JPH10173046A (ja) | 1996-12-10 | 1996-12-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5985745A (ja) |
| JP (1) | JPH10173046A (ja) |
| KR (1) | KR100469883B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013145901A (ja) * | 2005-06-08 | 2013-07-25 | Samsung Electronics Co Ltd | 半導体集積回路装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114522A (ja) * | 1998-10-08 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4378628A (en) * | 1981-08-27 | 1983-04-05 | Bell Telephone Laboratories, Incorporated | Cobalt silicide metallization for semiconductor integrated circuits |
| US4822754A (en) * | 1983-05-27 | 1989-04-18 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fabrication of FETs with source and drain contacts aligned with the gate electrode |
| JP2578193B2 (ja) * | 1989-02-01 | 1997-02-05 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| US5198694A (en) * | 1990-10-05 | 1993-03-30 | General Electric Company | Thin film transistor structure with improved source/drain contacts |
| US5206187A (en) * | 1991-08-30 | 1993-04-27 | Micron Technology, Inc. | Method of processing semiconductor wafers using a contact etch stop |
| JPH06283612A (ja) * | 1993-03-26 | 1994-10-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| KR100256800B1 (ko) * | 1993-06-22 | 2000-05-15 | 김영환 | 콘택홀 제조방법 |
| US5895766A (en) * | 1995-09-20 | 1999-04-20 | Micron Technology, Inc. | Method of forming a field effect transistor |
| US5602051A (en) * | 1995-10-06 | 1997-02-11 | International Business Machines Corporation | Method of making stacked electrical device having regions of electrical isolation and electrical connection on a given stack level |
| US5719071A (en) * | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| US5824579A (en) * | 1996-04-15 | 1998-10-20 | Motorola, Inc. | Method of forming shared contact structure |
| TW375779B (en) * | 1997-06-03 | 1999-12-01 | United Microelectronics Corp | Method for treating via side wall |
-
1996
- 1996-12-10 JP JP8329911A patent/JPH10173046A/ja active Pending
-
1997
- 1997-12-09 US US08/987,390 patent/US5985745A/en not_active Expired - Fee Related
- 1997-12-10 KR KR1019970067383A patent/KR100469883B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013145901A (ja) * | 2005-06-08 | 2013-07-25 | Samsung Electronics Co Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980063996A (ko) | 1998-10-07 |
| KR100469883B1 (ko) | 2005-05-16 |
| US5985745A (en) | 1999-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100363049B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| US7109566B2 (en) | Semiconductor device with resistor pattern and method of fabricating the same | |
| KR20010074554A (ko) | 반도체장치구조 및 그 제조방법 | |
| JP3885860B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0645329A (ja) | 高集積半導体装置およびその製造方法 | |
| JP2000058797A (ja) | 半導体メモリ装置及びその製造方法 | |
| JP3102405B2 (ja) | 半導体装置の製造方法 | |
| JP2000058482A (ja) | 自己整列コンタクト及びその製造方法 | |
| JPH03218626A (ja) | 半導体装置の配線接触構造 | |
| US20080251824A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US6150281A (en) | Method for manufacturing contact hole using an etching barrier layer pattern | |
| US6369423B2 (en) | Semiconductor device with a thin gate stack having a plurality of insulating layers | |
| JPH06275724A (ja) | 半導体装置およびその製造方法 | |
| US6511919B1 (en) | Contacts for a bit line and a storage node in a semiconductor device | |
| JP2004119978A (ja) | メモリセルのための改良されたコンタクト | |
| US6146981A (en) | Method of manufacturing buried contact in SRAM | |
| KR100929301B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100469883B1 (ko) | 반도체장치제조방법 | |
| JPH10173045A (ja) | 半導体装置の製造方法 | |
| KR20040048039A (ko) | 반도체 소자의 제조 방법 | |
| JP3120750B2 (ja) | 半導体装置およびその製造方法 | |
| JP3104609B2 (ja) | 半導体装置およびその製造方法 | |
| US20050212054A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3218633B2 (ja) | Ｍｏｓｒａｍの作製方法 | |
| JP2755226B2 (ja) | 半導体装置の製造方法 |