JPH10173137A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10173137A JPH10173137A JP8328696A JP32869696A JPH10173137A JP H10173137 A JPH10173137 A JP H10173137A JP 8328696 A JP8328696 A JP 8328696A JP 32869696 A JP32869696 A JP 32869696A JP H10173137 A JPH10173137 A JP H10173137A
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- semiconductor device
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Abstract
(57)【要約】
【課題】 同一のＧａＡｓ基板上にチャネル層との間隔
が異なる２つのゲート電極を制御性よく形成できる半導
体装置およびその製造方法を得る。 【解決手段】 ＧａＡｓ基板１上にｉ−ＧａＡｓバッフ
ァ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｎ−ＡｌＧａ
Ａｓ電子供給層４、ｎ−ＩｎＧａＰゲート層５、ｎ−Ｇ
ａＡｓコンタクト層６を順次成長し、ｎ−ＧａＡｓコン
タクト層６をエッチングしてｎ−ＩｎＧａＰゲート層５
表面を露出させ、次にｎ−ＩｎＧａＰゲート層５をエッ
チングしｎ−ＡｌＧａＡｓ電子供給層４を露出させる。
そしてゲート金属を全面に堆積し、各ＦＥＴのゲート電
極を形成する。
が異なる２つのゲート電極を制御性よく形成できる半導
体装置およびその製造方法を得る。 【解決手段】 ＧａＡｓ基板１上にｉ−ＧａＡｓバッフ
ァ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｎ−ＡｌＧａ
Ａｓ電子供給層４、ｎ−ＩｎＧａＰゲート層５、ｎ−Ｇ
ａＡｓコンタクト層６を順次成長し、ｎ−ＧａＡｓコン
タクト層６をエッチングしてｎ−ＩｎＧａＰゲート層５
表面を露出させ、次にｎ−ＩｎＧａＰゲート層５をエッ
チングしｎ−ＡｌＧａＡｓ電子供給層４を露出させる。
そしてゲート金属を全面に堆積し、各ＦＥＴのゲート電
極を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特にＧａＡｓ化合物半導体装置
において、同一基板上にチャネル層との間隔が異なる２
つのゲート電極を制御性よく形成できるようにしたもの
に関する。
びその製造方法に関し、特にＧａＡｓ化合物半導体装置
において、同一基板上にチャネル層との間隔が異なる２
つのゲート電極を制御性よく形成できるようにしたもの
に関する。
【０００２】
【従来の技術】近年、半導体装置の分野においては、デ
バイスの高性能化の要求に伴い、高速化に有利なＧａＡ
ｓ基板上のヘテロ接合型のエピタキシャル結晶を用いた
ＩＣの開発が盛んに行われている。そしてより一層の高
機能化の要求から同一基板上にしきい値電圧が相異なる
ＦＥＴを形成したＩＣや、１つのトランジスタに２つの
ゲート電極を有するＦＥＴ（デュアルゲートＦＥＴ）等
が必要となってきている。
バイスの高性能化の要求に伴い、高速化に有利なＧａＡ
ｓ基板上のヘテロ接合型のエピタキシャル結晶を用いた
ＩＣの開発が盛んに行われている。そしてより一層の高
機能化の要求から同一基板上にしきい値電圧が相異なる
ＦＥＴを形成したＩＣや、１つのトランジスタに２つの
ゲート電極を有するＦＥＴ（デュアルゲートＦＥＴ）等
が必要となってきている。
【０００３】例えば、デジタル信号処理用のＩＣではそ
の低消費電力化のためにしきい値電圧（Ｖｔｈ）がプラ
スのＥ−ＦＥＴとマイナスのＤ−ＦＥＴの両方を有する
ものを用いる。また、ＦＥＴの利得を外部信号によりコ
ントロールできる機能を持たせるためにはデュアルゲー
トＦＥＴが必要となる。
の低消費電力化のためにしきい値電圧（Ｖｔｈ）がプラ
スのＥ−ＦＥＴとマイナスのＤ−ＦＥＴの両方を有する
ものを用いる。また、ＦＥＴの利得を外部信号によりコ
ントロールできる機能を持たせるためにはデュアルゲー
トＦＥＴが必要となる。
【０００４】ところで、これらの半導体装置ではチャネ
ル層との間隔が相異なるように２つのゲート電極を形成
する必要がある。
ル層との間隔が相異なるように２つのゲート電極を形成
する必要がある。
【０００５】図５にこの種の半導体装置の従来例として
の，同一基板上に形成されたＥ−ＦＥＴ及びＤ−ＦＥＴ
の断面構造の一例を示す。また表１には各結晶層の厚
み、組成及びドーピング量の一例を示す。
の，同一基板上に形成されたＥ−ＦＥＴ及びＤ−ＦＥＴ
の断面構造の一例を示す。また表１には各結晶層の厚
み、組成及びドーピング量の一例を示す。
【０００６】
【表１】
【０００７】図５において、１は半絶縁性ＧａＡｓ基
板、２はこの半絶縁性ＧａＡｓ基板１上に形成されたｉ
−ＧａＡｓバッファ層、３はこのｉ−ＧａＡｓバッファ
層２上に形成されたｉ−ＩｎＧａＡｓチャネル層、４は
このｉ−ＩｎＧａＡｓチャネル層３上に形成されたｎ−
ＡｌＧａＡｓ電子供給層、４４はこのｎ−ＡｌＧａＡｓ
電子供給層４上に形成されたｎ−ＧａＡｓ層、５５はこ
のｎ−ＧａＡｓ層４４上に形成されたｎ−ＡｌＧａＡｓ
ゲート層、６はこのｎ−ＡｌＧａＡｓゲート層５５上に
形成されたｎ−ＧａＡｓコンタクト層、７はこのｎ−Ｇ
ａＡｓコンタクト層６の表面から半絶縁性ＧａＡｓ基板
１の内部にまで達するように形成された水素注入領域、
１０１，１０２，１０３はそれぞれ図５中の水素注入領
域７より左側の領域に形成されたＥ−ＦＥＴ１００のソ
ース電極，ドレイン電極，ゲート電極、２０１，２０
２，２０３はそれぞれ図５中の水素注入領域７より右側
の領域に形成されたＤ−ＦＥＴ２００のソース電極，ド
レイン電極，ゲート電極である。
板、２はこの半絶縁性ＧａＡｓ基板１上に形成されたｉ
−ＧａＡｓバッファ層、３はこのｉ−ＧａＡｓバッファ
層２上に形成されたｉ−ＩｎＧａＡｓチャネル層、４は
このｉ−ＩｎＧａＡｓチャネル層３上に形成されたｎ−
ＡｌＧａＡｓ電子供給層、４４はこのｎ−ＡｌＧａＡｓ
電子供給層４上に形成されたｎ−ＧａＡｓ層、５５はこ
のｎ−ＧａＡｓ層４４上に形成されたｎ−ＡｌＧａＡｓ
ゲート層、６はこのｎ−ＡｌＧａＡｓゲート層５５上に
形成されたｎ−ＧａＡｓコンタクト層、７はこのｎ−Ｇ
ａＡｓコンタクト層６の表面から半絶縁性ＧａＡｓ基板
１の内部にまで達するように形成された水素注入領域、
１０１，１０２，１０３はそれぞれ図５中の水素注入領
域７より左側の領域に形成されたＥ−ＦＥＴ１００のソ
ース電極，ドレイン電極，ゲート電極、２０１，２０
２，２０３はそれぞれ図５中の水素注入領域７より右側
の領域に形成されたＤ−ＦＥＴ２００のソース電極，ド
レイン電極，ゲート電極である。
【０００８】これらのＦＥＴ１００，２００は低不純物
濃度のｉ−ＩｎＧａＡｓチャネル層３の上に配置された
電子親和力の小さな比較的高濃度のｎ型不純物を有する
ｎ−ＡｌＧａＡｓ電子供給層４から供給される電子が電
子親和力の大きなチャネル層３に蓄積しチャネルとして
作用することにより動作する，いわゆるＨＥＭＴ（High
Electron Mobility Transistor ：高電子移動度トラン
ジスタ）であり、ゲート電極のバイアス電圧を変化させ
ることによりチャネル層３の電子濃度を変化させてトラ
ンジスタ動作を行わせる。
濃度のｉ−ＩｎＧａＡｓチャネル層３の上に配置された
電子親和力の小さな比較的高濃度のｎ型不純物を有する
ｎ−ＡｌＧａＡｓ電子供給層４から供給される電子が電
子親和力の大きなチャネル層３に蓄積しチャネルとして
作用することにより動作する，いわゆるＨＥＭＴ（High
Electron Mobility Transistor ：高電子移動度トラン
ジスタ）であり、ゲート電極のバイアス電圧を変化させ
ることによりチャネル層３の電子濃度を変化させてトラ
ンジスタ動作を行わせる。
【０００９】ところで、ＦＥＴのしきい値電圧Ｖｔｈは
ゲート電極とチャネル層との間隔で制御され、その間隔
が短い程、しきい値Ｖｔｈは大きくなる。図５のＦＥＴ
に関しては、Ｅ−ＦＥＴ１００ではｎ−ＡｌＧａＡｓ電
子供給層４の層厚(d1)がその間隔に相当し、Ｄ−ＦＥＴ
２００ではｎ−ＡｌＧａＡｓ電子供給層４とｎ−ＧａＡ
ｓ層４４とｎ−ＡｌＧａＡｓゲート層５５の層厚の和(d
2)がその間隔に相当し、それぞれの層の厚みをコントロ
ールすることでＥ−ＦＥＴとＤ−ＦＥＴのつくり分けを
実現している。
ゲート電極とチャネル層との間隔で制御され、その間隔
が短い程、しきい値Ｖｔｈは大きくなる。図５のＦＥＴ
に関しては、Ｅ−ＦＥＴ１００ではｎ−ＡｌＧａＡｓ電
子供給層４の層厚(d1)がその間隔に相当し、Ｄ−ＦＥＴ
２００ではｎ−ＡｌＧａＡｓ電子供給層４とｎ−ＧａＡ
ｓ層４４とｎ−ＡｌＧａＡｓゲート層５５の層厚の和(d
2)がその間隔に相当し、それぞれの層の厚みをコントロ
ールすることでＥ−ＦＥＴとＤ−ＦＥＴのつくり分けを
実現している。
【００１０】図６には、この種の半導体装置の従来例と
しての，同一基板上に形成されたＥ−ＦＥＴ及びＤ−Ｆ
ＥＴの作製法を示す。
しての，同一基板上に形成されたＥ−ＦＥＴ及びＤ−Ｆ
ＥＴの作製法を示す。
【００１１】まず図６(a) に示すように、ＭＯＣＶＤ法
等により、半絶縁ＧａＡｓ基板１の上に、エピタキシャ
ル層、即ち、ｉ−ＧａＡｓバッファ層（厚さ５０００オ
ングストローム、アンドープ）２，ｉ−ＩｎＧａＡｓチ
ャネル層（厚さ２００オングストローム、アンドープ）
３，ｎ−ＡｌＧａＡｓ電子供給層（厚さ２２０オングス
トローム、ドーピング量２×１０18ｃｍ-3）４，ｎ−Ｇ
ａＡｓ層（厚さ２００オングストローム、ドーピング量
１×１０17ｃｍ-3）４４，ｎ−ＡｌＧａＡｓゲート層
（厚さ５０オングストローム、ドーピング量２×１０18
ｃｍ-3）５５，ｎ−ＧａＡｓコンタクト層（厚さ１００
０オングストローム、ドーピング量３×１０18ｃｍ-3）
６、を順次成長させた後、各ＦＥＴ部を互いに電気的に
分離するため、例えば水素をイオン注入し、ＦＥＴを形
成する領域の間に高抵抗領域７を形成する（図６(b) 参
照）。次にゲートを形成する領域を含む領域のｎ−Ｇａ
Ａｓコンタクト層６にレジスト（図示せず）をマスクと
して第１のリセス溝８を形成し、ｎ−ＡｌＧａＡｓゲー
ト層５５を露出させる（図６(c) 参照）。次に例えばＳ
ｉＯのような絶縁膜９を第１のリセス溝８内に含むｎ−
ＧａＡｓコンタクト層６上の全面に堆積し（図６(d) 参
照）、写真製版法により、ゲート形成のための開口部１
０をこの絶縁膜９に形成する（図６(e) 参照）。
等により、半絶縁ＧａＡｓ基板１の上に、エピタキシャ
ル層、即ち、ｉ−ＧａＡｓバッファ層（厚さ５０００オ
ングストローム、アンドープ）２，ｉ−ＩｎＧａＡｓチ
ャネル層（厚さ２００オングストローム、アンドープ）
３，ｎ−ＡｌＧａＡｓ電子供給層（厚さ２２０オングス
トローム、ドーピング量２×１０18ｃｍ-3）４，ｎ−Ｇ
ａＡｓ層（厚さ２００オングストローム、ドーピング量
１×１０17ｃｍ-3）４４，ｎ−ＡｌＧａＡｓゲート層
（厚さ５０オングストローム、ドーピング量２×１０18
ｃｍ-3）５５，ｎ−ＧａＡｓコンタクト層（厚さ１００
０オングストローム、ドーピング量３×１０18ｃｍ-3）
６、を順次成長させた後、各ＦＥＴ部を互いに電気的に
分離するため、例えば水素をイオン注入し、ＦＥＴを形
成する領域の間に高抵抗領域７を形成する（図６(b) 参
照）。次にゲートを形成する領域を含む領域のｎ−Ｇａ
Ａｓコンタクト層６にレジスト（図示せず）をマスクと
して第１のリセス溝８を形成し、ｎ−ＡｌＧａＡｓゲー
ト層５５を露出させる（図６(c) 参照）。次に例えばＳ
ｉＯのような絶縁膜９を第１のリセス溝８内に含むｎ−
ＧａＡｓコンタクト層６上の全面に堆積し（図６(d) 参
照）、写真製版法により、ゲート形成のための開口部１
０をこの絶縁膜９に形成する（図６(e) 参照）。
【００１２】次に、写真製版法により、Ｄ−ＦＥＴ部を
形成する開口部１０のみを覆うレジスト１１等を形成
し、絶縁膜９をマスクとして、Ｅ−ＦＥＴ部を形成する
開口部におけるｎ−ＡｌＧａＡｓゲート層５５及びｎ−
ＧａＡｓ層４４をエッチングして第２のリセス溝１２を
形成し、ｎ−ＡｌＧａＡｓ電子供給層４を露出させる
（図６(f) 参照）。そしてレジスト１１を除去した後、
第２のリセス溝１２内およびゲート開口部１０内を含む
絶縁膜９上の全面に、例えばＷＳｉ１３からなるゲート
金属を堆積し（図６(g) 参照）、その後レジスト（図示
せず）をマスクとしてパターニングを行い各ＦＥＴのゲ
ート電極１０３及び２０３を形成する（図６(h) 参
照）。そしてその後写真製版法によりオーミック電極形
成部に絶縁膜９の開口部を設けるとともに、その内部に
例えばＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオーミック電
極（各ＦＥＴのソース及びドレイン電極となる）１０１
及び１０２、２０１及び２０２をそれぞれ選択的に設け
てこれらのＦＥＴは完成する。
形成する開口部１０のみを覆うレジスト１１等を形成
し、絶縁膜９をマスクとして、Ｅ−ＦＥＴ部を形成する
開口部におけるｎ−ＡｌＧａＡｓゲート層５５及びｎ−
ＧａＡｓ層４４をエッチングして第２のリセス溝１２を
形成し、ｎ−ＡｌＧａＡｓ電子供給層４を露出させる
（図６(f) 参照）。そしてレジスト１１を除去した後、
第２のリセス溝１２内およびゲート開口部１０内を含む
絶縁膜９上の全面に、例えばＷＳｉ１３からなるゲート
金属を堆積し（図６(g) 参照）、その後レジスト（図示
せず）をマスクとしてパターニングを行い各ＦＥＴのゲ
ート電極１０３及び２０３を形成する（図６(h) 参
照）。そしてその後写真製版法によりオーミック電極形
成部に絶縁膜９の開口部を設けるとともに、その内部に
例えばＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオーミック電
極（各ＦＥＴのソース及びドレイン電極となる）１０１
及び１０２、２０１及び２０２をそれぞれ選択的に設け
てこれらのＦＥＴは完成する。
【００１３】ところでこの種のＦＥＴはしきい値Ｖｔｈ
の制御が重要であり、プロセス的にはリセス形成時のエ
ッチングがポイントとなる。
の制御が重要であり、プロセス的にはリセス形成時のエ
ッチングがポイントとなる。
【００１４】例えば、図６(c) の工程において、第１の
リセス溝のエッチングはＤ−ＦＥＴのしきいＶｔｈを決
める工程であるため、選択的にｎ−ＧａＡｓコンタクト
層６のみをエッチングしｎ−ＡｌＧａＡｓゲート層５５
の表面が露出するような手法が用いられる。これは例え
ば塩素系のガスを用いたドライエッチもしくはクエン酸
を用いたウェットエッチングが用いられる。
リセス溝のエッチングはＤ−ＦＥＴのしきいＶｔｈを決
める工程であるため、選択的にｎ−ＧａＡｓコンタクト
層６のみをエッチングしｎ−ＡｌＧａＡｓゲート層５５
の表面が露出するような手法が用いられる。これは例え
ば塩素系のガスを用いたドライエッチもしくはクエン酸
を用いたウェットエッチングが用いられる。
【００１５】次の図６(f) の工程での第２のリセス溝の
エッチングでは、まずｎ−ＡｌＧａＡｓゲート層５５の
みをエッチングして、ｎ−ＧａＡｓ層４４の表面を露出
させた後、図６(c) の工程と同様に、選択的にｎ−Ｇａ
Ａｓ層４４のみをエッチングし、ｎ−ＡｌＧａＡｓ電子
供給層４の表面を露出させるような手法を用いることが
考えられる。
エッチングでは、まずｎ−ＡｌＧａＡｓゲート層５５の
みをエッチングして、ｎ−ＧａＡｓ層４４の表面を露出
させた後、図６(c) の工程と同様に、選択的にｎ−Ｇａ
Ａｓ層４４のみをエッチングし、ｎ−ＡｌＧａＡｓ電子
供給層４の表面を露出させるような手法を用いることが
考えられる。
【００１６】
【発明が解決しようとする課題】しかしながら、現状で
はＡｌＧａＡｓのみをエッチングしＧａＡｓで停止させ
る方法がないため、先程述べた第２のリセス溝の形成時
には、まずリン酸と過酸化水素水との混合液によりｎ−
ＡｌＧａＡｓゲート層５５を完全に除去し、同じエッチ
ャントでｎ−ＧａＡｓ層４４のエッチングを進め、時間
制御によりこのｎ−ＧａＡｓ層４４の途中でエッチング
を停止させた後に、あらためて先に述べた塩素系のガス
もしくはクエン酸を用いた選択性のあるエッチングによ
りｎ−ＧａＡｓ層４４を完全に除去しｎ−ＡｌＧａＡｓ
電子供給層４の表面を露出させる必要がある。従ってｎ
−ＧａＡｓ層４４はプロセス上のマージンからある程度
の厚みが必要である。
はＡｌＧａＡｓのみをエッチングしＧａＡｓで停止させ
る方法がないため、先程述べた第２のリセス溝の形成時
には、まずリン酸と過酸化水素水との混合液によりｎ−
ＡｌＧａＡｓゲート層５５を完全に除去し、同じエッチ
ャントでｎ−ＧａＡｓ層４４のエッチングを進め、時間
制御によりこのｎ−ＧａＡｓ層４４の途中でエッチング
を停止させた後に、あらためて先に述べた塩素系のガス
もしくはクエン酸を用いた選択性のあるエッチングによ
りｎ−ＧａＡｓ層４４を完全に除去しｎ−ＡｌＧａＡｓ
電子供給層４の表面を露出させる必要がある。従ってｎ
−ＧａＡｓ層４４はプロセス上のマージンからある程度
の厚みが必要である。
【００１７】しかしながら、それぞれのＦＥＴの利得は
しきい値Ｖｔｈと同様にゲートとチャネルとの間隔ｄ
１，ｄ２に依存しこの間隔が小さいものほど高い利得が
得られる。したがってｎ−ＧａＡｓ層４４を厚くするこ
とはＤ−ＦＥＴにとっては特性的に不利になる。
しきい値Ｖｔｈと同様にゲートとチャネルとの間隔ｄ
１，ｄ２に依存しこの間隔が小さいものほど高い利得が
得られる。したがってｎ−ＧａＡｓ層４４を厚くするこ
とはＤ−ＦＥＴにとっては特性的に不利になる。
【００１８】従って、上述した従来例では高い利得を有
するＤ−ＦＥＴを実現することが困難であった。また利
得の高いＤ−ＦＥＴを実現しようとしてｎ−ＧａＡｓ層
４４を薄くすると、第２のリセス溝形成時プロセス上の
マージンが小さくなり、Ｅ−ＦＥＴのしきい値Ｖｔｈを
制御することが困難であった。
するＤ−ＦＥＴを実現することが困難であった。また利
得の高いＤ−ＦＥＴを実現しようとしてｎ−ＧａＡｓ層
４４を薄くすると、第２のリセス溝形成時プロセス上の
マージンが小さくなり、Ｅ−ＦＥＴのしきい値Ｖｔｈを
制御することが困難であった。
【００１９】ところで、このような問題を解決できる第
２の従来例として、特開平７−１４２６８５号公報に開
示された技術がある。この公報記載の半導体装置は、Ｅ
−ＦＥＴのゲート電極の底面とＤ−ＦＥＴのゲート電極
の底面との間に、１層のみが介在するようにしたもので
ある。
２の従来例として、特開平７−１４２６８５号公報に開
示された技術がある。この公報記載の半導体装置は、Ｅ
−ＦＥＴのゲート電極の底面とＤ−ＦＥＴのゲート電極
の底面との間に、１層のみが介在するようにしたもので
ある。
【００２０】図７にこの種の半導体装置の第２の従来例
としての，同一基板上に形成されたＥ−ＦＥＴ及びＤ−
ＦＥＴの断面構造の一例を示す。
としての，同一基板上に形成されたＥ−ＦＥＴ及びＤ−
ＦＥＴの断面構造の一例を示す。
【００２１】図７において、６１はＧａＡｓ基板、６２
はこのＧａＡｓ基板６１上に形成されたＧａＡｓチャネ
ル層、６２１はこのＧａＡｓチャネル層６２に形成され
た２次元電子ガス、６３はＧａＡｓチャネル層６２上に
形成されたｎ−ＩｎＧａＰ電子供給層、６４はこのｎ−
ＩｎＧａＰ電子供給層６３上に形成されたｎ−ＧａＡｓ
第２キャップ層、６５はこのｎ−ＧａＡｓ第２キャップ
層６４上に形成されたｎ−ＩｎＧａＰエッチングストッ
プ層、６６はこのｎ−ＩｎＧａＰエッチングストップ層
６５上に形成されたｎ−ＧａＡｓ第１キャップ層、６７
はこのｎ−ＧａＡｓ第１キャップ層６６上に形成された
ｎ+ −ＩｎＧａＡｓコンタクト層、６８は素子間分離領
域、７０１はＥモードＨＥＭＴのソース電極、７０２は
ＥモードＨＥＭＴのゲート電極、７０３はＥモードＨＥ
ＭＴのドレイン電極とＤモードＨＥＭＴのソース電極の
共通電極、７０４はＤモードＨＥＭＴのゲート電極、７
０５はＤモードＨＥＭＴのドレイン電極である。
はこのＧａＡｓ基板６１上に形成されたＧａＡｓチャネ
ル層、６２１はこのＧａＡｓチャネル層６２に形成され
た２次元電子ガス、６３はＧａＡｓチャネル層６２上に
形成されたｎ−ＩｎＧａＰ電子供給層、６４はこのｎ−
ＩｎＧａＰ電子供給層６３上に形成されたｎ−ＧａＡｓ
第２キャップ層、６５はこのｎ−ＧａＡｓ第２キャップ
層６４上に形成されたｎ−ＩｎＧａＰエッチングストッ
プ層、６６はこのｎ−ＩｎＧａＰエッチングストップ層
６５上に形成されたｎ−ＧａＡｓ第１キャップ層、６７
はこのｎ−ＧａＡｓ第１キャップ層６６上に形成された
ｎ+ −ＩｎＧａＡｓコンタクト層、６８は素子間分離領
域、７０１はＥモードＨＥＭＴのソース電極、７０２は
ＥモードＨＥＭＴのゲート電極、７０３はＥモードＨＥ
ＭＴのドレイン電極とＤモードＨＥＭＴのソース電極の
共通電極、７０４はＤモードＨＥＭＴのゲート電極、７
０５はＤモードＨＥＭＴのドレイン電極である。
【００２２】図８には、この種の半導体装置の第２の従
来例としての，同一基板上に形成されたＥ−ＦＥＴ及び
Ｄ−ＦＥＴの作製法を示す。
来例としての，同一基板上に形成されたＥ−ＦＥＴ及び
Ｄ−ＦＥＴの作製法を示す。
【００２３】まず、ＧａＡｓ基板６１の上に、ＭＯＣＶ
Ｄ法等のエピタキシャル成長技術を用いることによっ
て、ＧａＡｓチャネル層（厚さ６０００オングストロー
ム、アンドープ）６２、ｎ−ＩｎＧａＰ電子供給層（厚
さ２００オングストローム、不純物濃度２×１０18ｃｍ
-3）６３、ｎ−ＧａＡｓ第２キャップ層（厚さ５００オ
ングストローム、不純物濃度２×１０18ｃｍ-3）６４、
ｎ−ＩｎＧａＰエッチングストップ層（厚さ３０オング
ストローム、不純物濃度２×１０18ｃｍ-3）６５、ｎ−
ＧａＡｓ第１キャップ層（厚さ３００オングストロー
ム、不純物濃度２×１０18ｃｍ-3）６６を順次積層す
る。
Ｄ法等のエピタキシャル成長技術を用いることによっ
て、ＧａＡｓチャネル層（厚さ６０００オングストロー
ム、アンドープ）６２、ｎ−ＩｎＧａＰ電子供給層（厚
さ２００オングストローム、不純物濃度２×１０18ｃｍ
-3）６３、ｎ−ＧａＡｓ第２キャップ層（厚さ５００オ
ングストローム、不純物濃度２×１０18ｃｍ-3）６４、
ｎ−ＩｎＧａＰエッチングストップ層（厚さ３０オング
ストローム、不純物濃度２×１０18ｃｍ-3）６５、ｎ−
ＧａＡｓ第１キャップ層（厚さ３００オングストロー
ム、不純物濃度２×１０18ｃｍ-3）６６を順次積層す
る。
【００２４】次いで、ｎ−ＧａＡｓ第１キャップ層６６
のＥモードＨＥＭＴのゲート電極を形成する予定の領域
を、フォトリソグラフィー技術を用いて選択的にドライ
エッチングすることにより除去（リセス）する。また、
このフォトリソグラフィー技術において使用したレジス
トを用いてｎ−ＩｎＧａＰエッチングストップ層６５を
除去する（第１工程：図８(a) 参照）。
のＥモードＨＥＭＴのゲート電極を形成する予定の領域
を、フォトリソグラフィー技術を用いて選択的にドライ
エッチングすることにより除去（リセス）する。また、
このフォトリソグラフィー技術において使用したレジス
トを用いてｎ−ＩｎＧａＰエッチングストップ層６５を
除去する（第１工程：図８(a) 参照）。
【００２５】そして、この第１工程のフォトリソグラフ
ィー技術において用いたフォトレジストを除去した後、
再びＭＯＣＶＤ法等によって、ｎ−ＧａＡｓ第１キャッ
プ層６６の上にｎ+ −ＩｎＧａＡｓコンタクト層（厚さ
６００オングストローム、不純物濃度１×１０19ｃ
ｍ-3）６７を全面に成長する（第２工程：図８(b) 参
照）。
ィー技術において用いたフォトレジストを除去した後、
再びＭＯＣＶＤ法等によって、ｎ−ＧａＡｓ第１キャッ
プ層６６の上にｎ+ −ＩｎＧａＡｓコンタクト層（厚さ
６００オングストローム、不純物濃度１×１０19ｃ
ｍ-3）６７を全面に成長する（第２工程：図８(b) 参
照）。
【００２６】その後、ＥモードＨＥＭＴとＤモードＨＥ
ＭＴを形成する領域の周囲に酸素をイオン注入し高抵抗
化して素子間分離領域６８を形成した後、フォトレジス
ト６９をマスクにして、ＤモードＨＥＭＴのゲート部の
ｎ+ −ＩｎＧａＡｓコンタクト層６７を除去し、Ｅモー
ドＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡｓコンタクト
層６７を除去する（第３工程：図８(c) 参照）。
ＭＴを形成する領域の周囲に酸素をイオン注入し高抵抗
化して素子間分離領域６８を形成した後、フォトレジス
ト６９をマスクにして、ＤモードＨＥＭＴのゲート部の
ｎ+ −ＩｎＧａＡｓコンタクト層６７を除去し、Ｅモー
ドＨＥＭＴのゲート部のｎ+ −ＩｎＧａＡｓコンタクト
層６７を除去する（第３工程：図８(c) 参照）。
【００２７】この第３工程で用いたフォトレジスト６９
を再びパターニングしてオーミック電極を形成する領域
に開口を形成し、これをマスクにして、ＤモードＨＥＭ
Ｔのゲート部のｎ−ＧａＡｓ第１キャップ層６６を除去
し、ＥモードＨＥＭＴのゲート部のｎ−ＧａＡｓ第２キ
ャップ層６４を除去する。
を再びパターニングしてオーミック電極を形成する領域
に開口を形成し、これをマスクにして、ＤモードＨＥＭ
Ｔのゲート部のｎ−ＧａＡｓ第１キャップ層６６を除去
し、ＥモードＨＥＭＴのゲート部のｎ−ＧａＡｓ第２キ
ャップ層６４を除去する。
【００２８】このとき、レジストの開口中に露出してい
るｎ+ −ＩｎＧａＡｓコンタクト層６７はエッチングさ
れない。また、ＤモードＨＥＭＴのゲート部のエッチン
グはｎ−ＩｎＧａＰエッチングストップ層６５で停止
し、ＥモードＨＥＭＴのゲート部のエッチングはｎ−Ｉ
ｎＧａＰ電子供給層６３で停止する（第４工程：図８
(d) 参照）。
るｎ+ −ＩｎＧａＡｓコンタクト層６７はエッチングさ
れない。また、ＤモードＨＥＭＴのゲート部のエッチン
グはｎ−ＩｎＧａＰエッチングストップ層６５で停止
し、ＥモードＨＥＭＴのゲート部のエッチングはｎ−Ｉ
ｎＧａＰ電子供給層６３で停止する（第４工程：図８
(d) 参照）。
【００２９】次に、第３工程と第４工程において形成し
た開口を含む全面にＡｌ等の金属を蒸着あるいはスパッ
タによって形成し、リフトオフすることによって、Ｅモ
ードＨＥＭＴのソース電極７０１、ＥモードＨＥＭＴの
ゲート電極７０２、ＥモードＨＥＭＴのドレイン電極と
ＤモードＨＥＭＴのソース電極の共通電極７０３、Ｄモ
ードＨＥＭＴのゲート電極７０４、ＤモードＨＥＭＴの
ドレイン電極７０５を同時に形成する。なお、ＧａＡｓ
チャネル層６２のｎ−ＩｎＧａＰ電子供給層６３側に
は、ｎ−ＩｎＧａＰ電子供給層６３の影響で２次元電子
ガス６２１が形成されている（第５工程：図８(e) 参
照）。
た開口を含む全面にＡｌ等の金属を蒸着あるいはスパッ
タによって形成し、リフトオフすることによって、Ｅモ
ードＨＥＭＴのソース電極７０１、ＥモードＨＥＭＴの
ゲート電極７０２、ＥモードＨＥＭＴのドレイン電極と
ＤモードＨＥＭＴのソース電極の共通電極７０３、Ｄモ
ードＨＥＭＴのゲート電極７０４、ＤモードＨＥＭＴの
ドレイン電極７０５を同時に形成する。なお、ＧａＡｓ
チャネル層６２のｎ−ＩｎＧａＰ電子供給層６３側に
は、ｎ−ＩｎＧａＰ電子供給層６３の影響で２次元電子
ガス６２１が形成されている（第５工程：図８(e) 参
照）。
【００３０】この第２の従来例においては、ＥモードＨ
ＥＭＴのソース電極７０１、ＥモードＨＥＭＴのドレイ
ン電極とＤモードＨＥＭＴのソース電極の共通電極７０
３、ＤモードＨＥＭＴのドレイン電極７０５としてｎ+
−ＩｎＧａＡｓ層を採用しているためノンアロイであ
り、これに対する金属材料の自由度が大きい。
ＥＭＴのソース電極７０１、ＥモードＨＥＭＴのドレイ
ン電極とＤモードＨＥＭＴのソース電極の共通電極７０
３、ＤモードＨＥＭＴのドレイン電極７０５としてｎ+
−ＩｎＧａＡｓ層を採用しているためノンアロイであ
り、これに対する金属材料の自由度が大きい。
【００３１】そして、この製造方法によって製造された
第２の従来例の半導体集積回路装置は、同じレジストを
再露光して使用するため、ＥモードデバイスとＤモード
デバイスのゲートを製造する際のマスク合わせ余裕を考
慮する必要がないため、ソースとゲートの距離を短くす
ることができ、その結果、ソース抵抗を低減することが
でき、特性の向上を図ることができる。
第２の従来例の半導体集積回路装置は、同じレジストを
再露光して使用するため、ＥモードデバイスとＤモード
デバイスのゲートを製造する際のマスク合わせ余裕を考
慮する必要がないため、ソースとゲートの距離を短くす
ることができ、その結果、ソース抵抗を低減することが
でき、特性の向上を図ることができる。
【００３２】また、この第２の従来例の半導体集積回路
装置は、ＥモードＨＥＭＴのゲート電極の底面とＤモー
ドＨＥＭＴのゲート電極の底面との間に、ｎ−ＧａＡｓ
キャップ層６４のみが存在し、このｎ−ＧａＡｓキャッ
プ層６４とその下側のｎ−ＩｎＧａＰ電子供給層６３と
の選択比が大きいため、確実にこれらの界面でエッチン
グを停止でき、第１の従来例のｎ−ＧａＡｓ層４４のよ
うに、途中でエッチングを停止することなくこのｎ−Ｇ
ａＡｓキャップ層６４をエッチングすることができる。
このため、このｎ−ＧａＡｓキャップ層６４を、プロセ
ス上のマージンを考慮することなく形成することができ
る。従ってこのｎ−ＧａＡｓキャップ層６４の厚みを、
第１の従来例のｎ−ＡｌＧａＡｓゲート層５５とｎ−Ｇ
ａＡｓ層４４の層厚の和である２５０オングストローム
よりも薄く形成することが十分可能であり、これによ
り、ＥモードＨＥＭＴのしきい値の制御性を損なうこと
なくＤモードＨＥＭＴの高利得を実現することができ
る。
装置は、ＥモードＨＥＭＴのゲート電極の底面とＤモー
ドＨＥＭＴのゲート電極の底面との間に、ｎ−ＧａＡｓ
キャップ層６４のみが存在し、このｎ−ＧａＡｓキャッ
プ層６４とその下側のｎ−ＩｎＧａＰ電子供給層６３と
の選択比が大きいため、確実にこれらの界面でエッチン
グを停止でき、第１の従来例のｎ−ＧａＡｓ層４４のよ
うに、途中でエッチングを停止することなくこのｎ−Ｇ
ａＡｓキャップ層６４をエッチングすることができる。
このため、このｎ−ＧａＡｓキャップ層６４を、プロセ
ス上のマージンを考慮することなく形成することができ
る。従ってこのｎ−ＧａＡｓキャップ層６４の厚みを、
第１の従来例のｎ−ＡｌＧａＡｓゲート層５５とｎ−Ｇ
ａＡｓ層４４の層厚の和である２５０オングストローム
よりも薄く形成することが十分可能であり、これによ
り、ＥモードＨＥＭＴのしきい値の制御性を損なうこと
なくＤモードＨＥＭＴの高利得を実現することができ
る。
【００３３】しかしながら、この第２の従来例の半導体
集積回路装置では、ゲート電極７０２，７０４間に位置
するｎ−ＧａＡｓキャップ層６４がＧａＡｓチャネル層
６２と同一の結晶（ＧａＡｓ）で構成されているが、こ
の構成によれば、ｎ−ＩｎＧａＰ電子供給層６３から放
出された電子がＧａＡｓチャネル層６２との界面のみな
らずｎ−ＧａＡｓキャップ層６４との界面にも蓄積する
可能性がある。このため、１つのＨＥＭＴの中にチャネ
ルが２層形成されたのと同様の状態になり、これにより
高いＧｍ（利得）を得ることができず、動作上好ましい
ものが得られない，という問題があった。
集積回路装置では、ゲート電極７０２，７０４間に位置
するｎ−ＧａＡｓキャップ層６４がＧａＡｓチャネル層
６２と同一の結晶（ＧａＡｓ）で構成されているが、こ
の構成によれば、ｎ−ＩｎＧａＰ電子供給層６３から放
出された電子がＧａＡｓチャネル層６２との界面のみな
らずｎ−ＧａＡｓキャップ層６４との界面にも蓄積する
可能性がある。このため、１つのＨＥＭＴの中にチャネ
ルが２層形成されたのと同様の状態になり、これにより
高いＧｍ（利得）を得ることができず、動作上好ましい
ものが得られない，という問題があった。
【００３４】また、この第２の従来例では、ゲート電極
７０４を形成する際に、ｎ−ＧａＡｓキャップ層６６と
ｎ−ＧａＡｓキャップ層６４との界面でエッチングを停
止するためのエッチングストップ層６５を設けており、
このためプロセスがやや複雑になる等の問題があった。
７０４を形成する際に、ｎ−ＧａＡｓキャップ層６６と
ｎ−ＧａＡｓキャップ層６４との界面でエッチングを停
止するためのエッチングストップ層６５を設けており、
このためプロセスがやや複雑になる等の問題があった。
【００３５】本発明は、上記のような従来のものの問題
を解決するためになされたもので、プロセスを複雑化す
ることなく、同一基板上にチャネル層との間隔が異なる
２つのゲート電極を制御性よく形成できるとともに、動
作上好ましい，高い利得を有するものが得られる半導体
装置およびその製造方法を提供せんとするものである。
を解決するためになされたもので、プロセスを複雑化す
ることなく、同一基板上にチャネル層との間隔が異なる
２つのゲート電極を制御性よく形成できるとともに、動
作上好ましい，高い利得を有するものが得られる半導体
装置およびその製造方法を提供せんとするものである。
【００３６】
【課題を解決するための手段】この発明の請求項１の半
導体装置は、ＧａＡｓ基板上に形成されたチャネル層
と、該チャネル層上に形成された，該チャネル層よりバ
ンドギャップの大きな第１のゲート層と、該第１のゲー
ト層上に該第１のゲート層とは異なる材料で形成され
た，上記チャネル層よりバンドギャップの大きな第２の
ゲート層と、上記第１のゲート層上に接触するように形
成された第１のゲート電極と、上記第２のゲート層上に
接触するように形成された第２のゲート電極とを備える
ようにしたものである。
導体装置は、ＧａＡｓ基板上に形成されたチャネル層
と、該チャネル層上に形成された，該チャネル層よりバ
ンドギャップの大きな第１のゲート層と、該第１のゲー
ト層上に該第１のゲート層とは異なる材料で形成され
た，上記チャネル層よりバンドギャップの大きな第２の
ゲート層と、上記第１のゲート層上に接触するように形
成された第１のゲート電極と、上記第２のゲート層上に
接触するように形成された第２のゲート電極とを備える
ようにしたものである。
【００３７】また、この発明の請求項２の半導体装置
は、請求項１の半導体装置において、上記第１のゲート
電極の両サイドにはオーミック電極が配置されて、しき
い値電圧が正の値を持つエンハンスメント型ＦＥＴ（Ｅ
−ＦＥＴ）が形成されており、上記第２のゲート電極の
両サイドにはオーミック電極が配置されて、しきい値電
圧が負の値を持つデプレッション型ＦＥＴ（Ｄ−ＦＥ
Ｔ）が形成されているものとしたものである。
は、請求項１の半導体装置において、上記第１のゲート
電極の両サイドにはオーミック電極が配置されて、しき
い値電圧が正の値を持つエンハンスメント型ＦＥＴ（Ｅ
−ＦＥＴ）が形成されており、上記第２のゲート電極の
両サイドにはオーミック電極が配置されて、しきい値電
圧が負の値を持つデプレッション型ＦＥＴ（Ｄ−ＦＥ
Ｔ）が形成されているものとしたものである。
【００３８】また、この発明の請求項３の半導体装置
は、請求項１の半導体装置において、上記第１のゲート
電極及び上記第２のゲート電極が２つのオーミック電極
の間に形成されて、デュアルゲートＦＥＴが形成されて
いるものとしたものである。
は、請求項１の半導体装置において、上記第１のゲート
電極及び上記第２のゲート電極が２つのオーミック電極
の間に形成されて、デュアルゲートＦＥＴが形成されて
いるものとしたものである。
【００３９】また、この発明の請求項４の半導体装置
は、請求項１ないし３のいずれかの半導体装置におい
て、上記チャネル層はＧａＡｓもしくはＩｎＧａＡｓか
らなるものとしたものである。
は、請求項１ないし３のいずれかの半導体装置におい
て、上記チャネル層はＧａＡｓもしくはＩｎＧａＡｓか
らなるものとしたものである。
【００４０】また、この発明の請求項５の半導体装置
は、請求項１ないし４のいずれかの半導体装置におい
て、上記第１のゲート層はＡｌＧａＡｓからなり、上記
第２のゲート層はＩｎＧａＰからなるものとしたもので
ある。
は、請求項１ないし４のいずれかの半導体装置におい
て、上記第１のゲート層はＡｌＧａＡｓからなり、上記
第２のゲート層はＩｎＧａＰからなるものとしたもので
ある。
【００４１】また、この発明の請求項６の半導体装置
は、請求項１ないし４のいずれかの半導体装置におい
て、上記第１のゲート層はＩｎＧａＰからなり、上記第
２のゲート層はＡｌＧａＡｓからなるものとしたもので
ある。
は、請求項１ないし４のいずれかの半導体装置におい
て、上記第１のゲート層はＩｎＧａＰからなり、上記第
２のゲート層はＡｌＧａＡｓからなるものとしたもので
ある。
【００４２】また、この発明の請求項７の半導体装置の
製造方法は、ＧａＡｓ基板上にチャネル層を形成する工
程と、該チャネル層上に、該チャネル層よりバンドギャ
ップの大きな第１のゲート層を形成する工程と、該第１
のゲート層上に該第１のゲート層とは異なる材料で，上
記チャネル層よりバンドギャップの大きな第２のゲート
層を形成する工程と、上記第１のゲート層上に接触する
ように第１のゲート電極を形成する工程と、上記第２の
ゲート層上に接触するように第２のゲート電極を形成す
る工程とを含むようにしたものである。
製造方法は、ＧａＡｓ基板上にチャネル層を形成する工
程と、該チャネル層上に、該チャネル層よりバンドギャ
ップの大きな第１のゲート層を形成する工程と、該第１
のゲート層上に該第１のゲート層とは異なる材料で，上
記チャネル層よりバンドギャップの大きな第２のゲート
層を形成する工程と、上記第１のゲート層上に接触する
ように第１のゲート電極を形成する工程と、上記第２の
ゲート層上に接触するように第２のゲート電極を形成す
る工程とを含むようにしたものである。
【００４３】また、この発明の請求項８の半導体装置の
製造方法は、請求項７の半導体装置の製造方法におい
て、上記第１のゲート電極の両サイドにオーミック電極
を配置して、しきい値電圧が正の値を持つエンハンスメ
ント型ＦＥＴ（Ｅ−ＦＥＴ）を形成する工程と、上記第
２のゲート電極の両サイドにオーミック電極を配置し
て、しきい値電圧が負の値を持つデプレッション型ＦＥ
Ｔ（Ｄ−ＦＥＴ）を形成する工程とをさらに含むように
したものである。
製造方法は、請求項７の半導体装置の製造方法におい
て、上記第１のゲート電極の両サイドにオーミック電極
を配置して、しきい値電圧が正の値を持つエンハンスメ
ント型ＦＥＴ（Ｅ−ＦＥＴ）を形成する工程と、上記第
２のゲート電極の両サイドにオーミック電極を配置し
て、しきい値電圧が負の値を持つデプレッション型ＦＥ
Ｔ（Ｄ−ＦＥＴ）を形成する工程とをさらに含むように
したものである。
【００４４】また、この発明の請求項９の半導体装置の
製造方法は、請求項７の半導体装置の製造方法におい
て、上記第１のゲート電極及び上記第２のゲート電極が
その間に位置するように２つのオーミック電極を配置し
て、デュアルゲートＦＥＴを形成する工程をさらに含む
ようにしたものである。
製造方法は、請求項７の半導体装置の製造方法におい
て、上記第１のゲート電極及び上記第２のゲート電極が
その間に位置するように２つのオーミック電極を配置し
て、デュアルゲートＦＥＴを形成する工程をさらに含む
ようにしたものである。
【００４５】また、この発明の請求項１０の半導体装置
の製造方法は、請求項７ないし９のいずれかの半導体装
置の製造方法において、上記チャネル層をＧａＡｓもし
くはＩｎＧａＡｓにより形成するようにしたものであ
る。
の製造方法は、請求項７ないし９のいずれかの半導体装
置の製造方法において、上記チャネル層をＧａＡｓもし
くはＩｎＧａＡｓにより形成するようにしたものであ
る。
【００４６】また、この発明の請求項１１の半導体装置
の製造方法は、請求項７ないし１０のいずれかの半導体
装置の製造方法において、上記第１のゲート層をＡｌＧ
ａＡｓにより形成し、上記第２のゲート層をＩｎＧａＰ
により形成するようにしたものである。
の製造方法は、請求項７ないし１０のいずれかの半導体
装置の製造方法において、上記第１のゲート層をＡｌＧ
ａＡｓにより形成し、上記第２のゲート層をＩｎＧａＰ
により形成するようにしたものである。
【００４７】また、この発明の請求項１２の半導体装置
の製造方法は、請求項７ないし１０のいずれかの半導体
装置の製造方法において、上記第１のゲート層をＩｎＧ
ａＰにより形成し、上記第２のゲート層をＡｌＧａＡｓ
により形成するようにしたものである。
の製造方法は、請求項７ないし１０のいずれかの半導体
装置の製造方法において、上記第１のゲート層をＩｎＧ
ａＰにより形成し、上記第２のゲート層をＡｌＧａＡｓ
により形成するようにしたものである。
【００４８】
実施の形態１．図１に本発明の実施の形態１による半導
体装置の断面構造を示す。図において、１は半絶縁性の
ＧａＡｓ基板、２はこのＧａＡｓ基板１上に形成された
高抵抗のｉ−ＧａＡｓバッファ層、３はこのｉ−ＧａＡ
ｓバッファ層２上に形成されたアンドープのｉ−ＩｎＧ
ａＡｓチャネル層、４はこのｉ−ＩｎＧａＡｓチャネル
層３上に形成された、チャネル層３よりバンドギャップ
が大きいｎ−ＡｌＧａＡｓからなる電子供給層、５はこ
の電子供給層４上に形成された、チャネル層３よりバン
ドギャップが大きいｎ−ＩｎＧａＰからなるゲート層、
６はこのゲート層５上に形成されたｎ−ＧａＡｓからな
るコンタクト層、７はＥ−ＦＥＴ１００とＤ−ＦＥＴ２
００を互いに電気的に分離するための高抵抗領域であ
り、例えば水素をイオン注入することにより形成した領
域である。また、１０１，１０２，１０３はそれぞれＥ
−ＦＥＴ１００のソース電極、ドレイン電極、ゲート電
極を示し、２０１，２０２，２０３はそれぞれＤ−ＦＥ
Ｔ２００のソース電極，ドレイン電極，ゲート電極を示
す。また表２には各結晶層の厚み、組成及びドーピング
量の一例を示す。
体装置の断面構造を示す。図において、１は半絶縁性の
ＧａＡｓ基板、２はこのＧａＡｓ基板１上に形成された
高抵抗のｉ−ＧａＡｓバッファ層、３はこのｉ−ＧａＡ
ｓバッファ層２上に形成されたアンドープのｉ−ＩｎＧ
ａＡｓチャネル層、４はこのｉ−ＩｎＧａＡｓチャネル
層３上に形成された、チャネル層３よりバンドギャップ
が大きいｎ−ＡｌＧａＡｓからなる電子供給層、５はこ
の電子供給層４上に形成された、チャネル層３よりバン
ドギャップが大きいｎ−ＩｎＧａＰからなるゲート層、
６はこのゲート層５上に形成されたｎ−ＧａＡｓからな
るコンタクト層、７はＥ−ＦＥＴ１００とＤ−ＦＥＴ２
００を互いに電気的に分離するための高抵抗領域であ
り、例えば水素をイオン注入することにより形成した領
域である。また、１０１，１０２，１０３はそれぞれＥ
−ＦＥＴ１００のソース電極、ドレイン電極、ゲート電
極を示し、２０１，２０２，２０３はそれぞれＤ−ＦＥ
Ｔ２００のソース電極，ドレイン電極，ゲート電極を示
す。また表２には各結晶層の厚み、組成及びドーピング
量の一例を示す。
【００４９】
【表２】
【００５０】これらのＦＥＴは低不純物濃度のｉ−Ｉｎ
ＧａＡｓチャネル層３の上に配置された電子親和力の小
さな比較的高濃度のｎ型不純物を有するｎ−ＡｌＧａＡ
ｓ電子供給層４から供給される電子が電子親和力の大き
なチャネル層３に蓄積しチャネルとして作用する，いわ
ゆるＨＥＭＴ（High Electron Mobility Transistor：
高電子移動度トランジスタ）であり、ゲート電極のバイ
アス電圧を変化させることによりチャネル層３の電子濃
度を変化させてトランジスタ動作をおこなわせるもので
ある。
ＧａＡｓチャネル層３の上に配置された電子親和力の小
さな比較的高濃度のｎ型不純物を有するｎ−ＡｌＧａＡ
ｓ電子供給層４から供給される電子が電子親和力の大き
なチャネル層３に蓄積しチャネルとして作用する，いわ
ゆるＨＥＭＴ（High Electron Mobility Transistor：
高電子移動度トランジスタ）であり、ゲート電極のバイ
アス電圧を変化させることによりチャネル層３の電子濃
度を変化させてトランジスタ動作をおこなわせるもので
ある。
【００５１】図２にはこれらＦＥＴの作製法を示す。ま
ず例えばＭＯＣＶＤ法により半絶縁性のＧａＡｓ基板１
上にｉ−ＧａＡｓバッファ層（厚さ５０００オングスト
ローム、アンドープ）２、ｉ−ＩｎＧａＡｓチャネル層
（厚さ２００オングストローム、アンドープ）３、ｎ−
ＡｌＧａＡｓ電子供給層（厚さ２２０オングストロー
ム、ドーピング量２×１０18ｃｍ-3）４、ｎ−ＩｎＧａ
Ｐゲート層（厚さ２００オングストローム、ドーピング
量１×１０18ｃｍ-3）５、ｎ−ＧａＡｓコンタクト層
（厚さ１０００オングストローム、ドーピング量３×１
０18ｃｍ-3）６を順次エピタキシャル成長する（図２
(a) 参照）。次に各ＦＥＴ部を電気的に分離するため、
例えば水素をイオン注入し、ＦＥＴ間に高抵抗領域７を
形成する（図２(b) 参照）。次にゲートを形成する領域
を含む領域に、通常の写真製版と酒石酸系のエッチャン
トによりｎ−ＧａＡｓコンタクト層６をエッチングして
第１のリセス溝８を形成し、ｎ−ＩｎＧａＰゲート層５
を露出させる（図２(c) 参照）。酒石酸系のエッチャン
トはｎ−ＩｎＧａＰゲート層５をエッチングしないため
制御性良くこのｎ−ＩｎＧａＰゲート層５表面を露出さ
せることができる。
ず例えばＭＯＣＶＤ法により半絶縁性のＧａＡｓ基板１
上にｉ−ＧａＡｓバッファ層（厚さ５０００オングスト
ローム、アンドープ）２、ｉ−ＩｎＧａＡｓチャネル層
（厚さ２００オングストローム、アンドープ）３、ｎ−
ＡｌＧａＡｓ電子供給層（厚さ２２０オングストロー
ム、ドーピング量２×１０18ｃｍ-3）４、ｎ−ＩｎＧａ
Ｐゲート層（厚さ２００オングストローム、ドーピング
量１×１０18ｃｍ-3）５、ｎ−ＧａＡｓコンタクト層
（厚さ１０００オングストローム、ドーピング量３×１
０18ｃｍ-3）６を順次エピタキシャル成長する（図２
(a) 参照）。次に各ＦＥＴ部を電気的に分離するため、
例えば水素をイオン注入し、ＦＥＴ間に高抵抗領域７を
形成する（図２(b) 参照）。次にゲートを形成する領域
を含む領域に、通常の写真製版と酒石酸系のエッチャン
トによりｎ−ＧａＡｓコンタクト層６をエッチングして
第１のリセス溝８を形成し、ｎ−ＩｎＧａＰゲート層５
を露出させる（図２(c) 参照）。酒石酸系のエッチャン
トはｎ−ＩｎＧａＰゲート層５をエッチングしないため
制御性良くこのｎ−ＩｎＧａＰゲート層５表面を露出さ
せることができる。
【００５２】次に例えばＳｉＯのような絶縁膜９を第１
のリセス溝８内部を含むｎ−ＧａＡｓコンタクト層６の
全面に堆積し（図２(d) 参照）、通常の写真製版とドラ
イエッチングによりゲート形成のための開口部１０を絶
縁膜９に形成する（図２(e)参照）。
のリセス溝８内部を含むｎ−ＧａＡｓコンタクト層６の
全面に堆積し（図２(d) 参照）、通常の写真製版とドラ
イエッチングによりゲート形成のための開口部１０を絶
縁膜９に形成する（図２(e)参照）。
【００５３】次にＤ−ＦＥＴ部の開口部１０をレジスト
１１等で被い、絶縁膜９をマスクとして例えば塩酸系の
エッチング液によりＥ−ＦＥＴのゲート開口部における
ｎ−ＩｎＧａＰゲート層５をエッチングしｎ−ＡｌＧａ
Ａｓ電子供給層４を露出させる（図２(f) 参照）。塩酸
系のエッチングはｎ−ＡｌＧａＡｓ電子供給層４をエッ
チングしないため制御性良くｎ−ＡｌＧａＡｓ電子供給
層４の表面を露出させることが可能である。
１１等で被い、絶縁膜９をマスクとして例えば塩酸系の
エッチング液によりＥ−ＦＥＴのゲート開口部における
ｎ−ＩｎＧａＰゲート層５をエッチングしｎ−ＡｌＧａ
Ａｓ電子供給層４を露出させる（図２(f) 参照）。塩酸
系のエッチングはｎ−ＡｌＧａＡｓ電子供給層４をエッ
チングしないため制御性良くｎ−ＡｌＧａＡｓ電子供給
層４の表面を露出させることが可能である。
【００５４】そしてレジストを除去した後、全面に例え
ばＷＳｉ１３からなるゲート金属をスパッタ法により全
面に堆積し（図２(g) 参照）、その後写真製版でパター
ニングしたレジストをマスクにＷＳｉの加工を行い各Ｆ
ＥＴのゲート電極を形成する（図２(h) 参照）。その後
オーミック電極形成部に写真製版法により絶縁膜の開口
部を設け、例えばＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオ
ーミック電極（各ＦＥＴのソース及びドレイン電極とな
る）をその開口部に設けてこれらのＦＥＴは完成する
（図２(i) 参照）。
ばＷＳｉ１３からなるゲート金属をスパッタ法により全
面に堆積し（図２(g) 参照）、その後写真製版でパター
ニングしたレジストをマスクにＷＳｉの加工を行い各Ｆ
ＥＴのゲート電極を形成する（図２(h) 参照）。その後
オーミック電極形成部に写真製版法により絶縁膜の開口
部を設け、例えばＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオ
ーミック電極（各ＦＥＴのソース及びドレイン電極とな
る）をその開口部に設けてこれらのＦＥＴは完成する
（図２(i) 参照）。
【００５５】このように、本実施の形態１による半導体
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、Ｅ−ＦＥ
Ｔのゲート層としてｎ−ＡｌＧａＡｓ電子供給層を、Ｄ
−ＦＥＴのゲート層としてｎ−ＩｎＧａＰゲート層を、
コンタクト層としてｎ−ＧａＡｓコンタクト層を、それ
ぞれ用いる結晶構造から構成されているため、ｎ−Ｉｎ
ＧａＰゲート層がｎ−ＧａＡｓコンタクト層のエッチン
グストッパ層となり、かつｎ−ＡｌＧａＡｓ電子供給層
がｎ−ＩｎＧａＰゲート層のエッチングストッパ層とな
るため、それぞれのリセスエッチが制御性よく行え、か
つ、２つのゲート電極の底面間に介在する層が１層のみ
であるため、２つのゲート電極がチャネル層との間隔が
相異なる位置に制御性良く、プロセスを複雑化すること
なく形成できるため、しきい値が相異なる２つのＦＥＴ
（Ｅ−ＦＥＴ，Ｄ−ＦＥＴ）を形成する際にしきい値Ｖ
ｔｈの制御性が格段に改善され、しかも、Ｅ−ＦＥＴの
しきい値Ｖｔｈの制御性を損なうことなく、利得の高い
Ｄ−ＦＥＴを実現することができる。
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、Ｅ−ＦＥ
Ｔのゲート層としてｎ−ＡｌＧａＡｓ電子供給層を、Ｄ
−ＦＥＴのゲート層としてｎ−ＩｎＧａＰゲート層を、
コンタクト層としてｎ−ＧａＡｓコンタクト層を、それ
ぞれ用いる結晶構造から構成されているため、ｎ−Ｉｎ
ＧａＰゲート層がｎ−ＧａＡｓコンタクト層のエッチン
グストッパ層となり、かつｎ−ＡｌＧａＡｓ電子供給層
がｎ−ＩｎＧａＰゲート層のエッチングストッパ層とな
るため、それぞれのリセスエッチが制御性よく行え、か
つ、２つのゲート電極の底面間に介在する層が１層のみ
であるため、２つのゲート電極がチャネル層との間隔が
相異なる位置に制御性良く、プロセスを複雑化すること
なく形成できるため、しきい値が相異なる２つのＦＥＴ
（Ｅ−ＦＥＴ，Ｄ−ＦＥＴ）を形成する際にしきい値Ｖ
ｔｈの制御性が格段に改善され、しかも、Ｅ−ＦＥＴの
しきい値Ｖｔｈの制御性を損なうことなく、利得の高い
Ｄ−ＦＥＴを実現することができる。
【００５６】さらに、電子供給層及びゲート層が両者と
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得が大きく動作上好ましい２つのＦＥＴ
およびその製造方法を得ることができる。
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得が大きく動作上好ましい２つのＦＥＴ
およびその製造方法を得ることができる。
【００５７】実施の形態２．図３には本発明の実施の形
態２によるデュアルゲートＦＥＴの断面構造図を示す。
図において、１は半絶縁性のＧａＡｓ基板、２はこのＧ
ａＡｓ基板１上に形成された高抵抗のｉ−ＧａＡｓバッ
ファ層、３はこのｉ−ＧａＡｓバッファ層２上に形成さ
れたアンドープのｉ−ＩｎＧａＡｓチャネル層、４はこ
のｉ−ＩｎＧａＡｓチャネル層３上に形成された、チャ
ネル層３よりバンドギャップが大きいｎ−ＡｌＧａＡｓ
からなる電子供給層、５はこの電子供給層４上に形成さ
れた、チャネル層３よりバンドギャップが大きいｎ−Ｉ
ｎＧａＰからなるゲート層、６はこのゲート層５上に形
成されたｎ−ＧａＡｓからなるコンタクト層、３０１，
３０２はこのコンタクト層６上に形成されたソース電極
及びドレイン電極、３０３，３３３はそれぞれ第１及び
第２ゲート電極を示す。
態２によるデュアルゲートＦＥＴの断面構造図を示す。
図において、１は半絶縁性のＧａＡｓ基板、２はこのＧ
ａＡｓ基板１上に形成された高抵抗のｉ−ＧａＡｓバッ
ファ層、３はこのｉ−ＧａＡｓバッファ層２上に形成さ
れたアンドープのｉ−ＩｎＧａＡｓチャネル層、４はこ
のｉ−ＩｎＧａＡｓチャネル層３上に形成された、チャ
ネル層３よりバンドギャップが大きいｎ−ＡｌＧａＡｓ
からなる電子供給層、５はこの電子供給層４上に形成さ
れた、チャネル層３よりバンドギャップが大きいｎ−Ｉ
ｎＧａＰからなるゲート層、６はこのゲート層５上に形
成されたｎ−ＧａＡｓからなるコンタクト層、３０１，
３０２はこのコンタクト層６上に形成されたソース電極
及びドレイン電極、３０３，３３３はそれぞれ第１及び
第２ゲート電極を示す。
【００５８】このＦＥＴは実施の形態１と類似したＨＥ
ＭＴであり、チャネル層３に蓄積した電子がキャリアと
なりトランジスタ動作を行うものである。しかしなが
ら、このＦＥＴはデュアルゲートであり、可変利得増幅
器として用いるためその動作は実施の形態１のものとは
異なる。即ち、第１ゲート電極３０３を所望の電圧にバ
イアスして、増幅器として動作させるとともに、第２ゲ
ート電極３３３のバイアス電圧を変化させることにより
その利得を制御することができる。
ＭＴであり、チャネル層３に蓄積した電子がキャリアと
なりトランジスタ動作を行うものである。しかしなが
ら、このＦＥＴはデュアルゲートであり、可変利得増幅
器として用いるためその動作は実施の形態１のものとは
異なる。即ち、第１ゲート電極３０３を所望の電圧にバ
イアスして、増幅器として動作させるとともに、第２ゲ
ート電極３３３のバイアス電圧を変化させることにより
その利得を制御することができる。
【００５９】図４にはこのデュアルゲートＦＥＴの作製
法を示す。まず例えばＭＯＣＶＤ法により半絶縁性のＧ
ａＡｓ基板１上にｉ−ＧａＡｓバッファ層２、ｉ−Ｉｎ
ＧａＡｓチャネル層３、ｎ−ＡｌＧａＡｓ電子供給層
４、ｎ−ＩｎＧａＰゲート層５、ｎ−ＧａＡｓコンタク
ト層６を順次エピタキシャル成長する（図４(a) 参
照）。次にゲートを形成する領域を含む領域に通常の写
真製版と酒石酸系のエッチャントによりｎ−ＧａＡｓコ
ンタクト層６をエッチングして第１のリセス溝８８を形
成しｎ−ＩｎＧａＰゲート層５を露出させる（図４(b)
参照）。酒石酸系のエッチャントはｎ−ＩｎＧａＰゲー
ト層５をエッチングしないため制御性良くｎ−ＩｎＧａ
Ｐゲート層５表面を露出させることができる。
法を示す。まず例えばＭＯＣＶＤ法により半絶縁性のＧ
ａＡｓ基板１上にｉ−ＧａＡｓバッファ層２、ｉ−Ｉｎ
ＧａＡｓチャネル層３、ｎ−ＡｌＧａＡｓ電子供給層
４、ｎ−ＩｎＧａＰゲート層５、ｎ−ＧａＡｓコンタク
ト層６を順次エピタキシャル成長する（図４(a) 参
照）。次にゲートを形成する領域を含む領域に通常の写
真製版と酒石酸系のエッチャントによりｎ−ＧａＡｓコ
ンタクト層６をエッチングして第１のリセス溝８８を形
成しｎ−ＩｎＧａＰゲート層５を露出させる（図４(b)
参照）。酒石酸系のエッチャントはｎ−ＩｎＧａＰゲー
ト層５をエッチングしないため制御性良くｎ−ＩｎＧａ
Ｐゲート層５表面を露出させることができる。
【００６０】次に例えばＳｉＯのような絶縁膜９を第１
のリセス溝８８の内部を含むｎ−ＧａＡｓコンタクト層
６の全面に堆積し（図４(c) 参照）、通常の写真製版と
ドライエッチングにより絶縁膜９をエッチングしてゲー
ト形成のための開口部１０を形成する（図４(d) 参
照）。
のリセス溝８８の内部を含むｎ−ＧａＡｓコンタクト層
６の全面に堆積し（図４(c) 参照）、通常の写真製版と
ドライエッチングにより絶縁膜９をエッチングしてゲー
ト形成のための開口部１０を形成する（図４(d) 参
照）。
【００６１】次に第２ゲート電極を形成するためのゲー
ト開口部をレジスト１１等で被い、第１ゲート電極を形
成するためのゲート開口部を絶縁膜をマスクとして例え
ば塩酸系のエッチング液によりｎ−ＩｎＧａＰゲート層
５をエッチングしｎ−ＡｌＧａＡｓ電子供給層４を露出
させる（図４(e) 参照）。塩酸系のエッチング液はｎ−
ＡｌＧａＡｓ電子供給層４をエッチングしないため制御
性良くｎ−ＡｌＧａＡｓ電子供給層４の表面を露出させ
ることが可能である。
ト開口部をレジスト１１等で被い、第１ゲート電極を形
成するためのゲート開口部を絶縁膜をマスクとして例え
ば塩酸系のエッチング液によりｎ−ＩｎＧａＰゲート層
５をエッチングしｎ−ＡｌＧａＡｓ電子供給層４を露出
させる（図４(e) 参照）。塩酸系のエッチング液はｎ−
ＡｌＧａＡｓ電子供給層４をエッチングしないため制御
性良くｎ−ＡｌＧａＡｓ電子供給層４の表面を露出させ
ることが可能である。
【００６２】そしてレジストを除去した後、全面に例え
ばＷＳｉからなるゲート金属１３をスパッタ法により全
面に堆積し（図４(f) 参照）、その後写真製版でパター
ニングしたレジストをマスクにＷＳｉの加工を行いそれ
ぞれのゲート電極を形成する（図４(g) 参照）。その後
オーミック電極形成部に絶縁膜の開口部を設け、例えば
ＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオーミック電極（ソ
ース及びドレイン電極となる）を設けることにより、こ
のデュアルゲートＦＥＴは完成する（図４(h)参照）。
ばＷＳｉからなるゲート金属１３をスパッタ法により全
面に堆積し（図４(f) 参照）、その後写真製版でパター
ニングしたレジストをマスクにＷＳｉの加工を行いそれ
ぞれのゲート電極を形成する（図４(g) 参照）。その後
オーミック電極形成部に絶縁膜の開口部を設け、例えば
ＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオーミック電極（ソ
ース及びドレイン電極となる）を設けることにより、こ
のデュアルゲートＦＥＴは完成する（図４(h)参照）。
【００６３】このように、本実施の形態２による半導体
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、第１ゲー
ト電極に対応するゲート層としてｎ−ＡｌＧａＡｓ電子
供給層を、第２ゲート電極に対応するゲート層としてｎ
−ＩｎＧａＰゲート層を、コンタクト層としてｎ−Ｇａ
Ａｓコンタクト層を、それぞれ用いる結晶構造から構成
されているため、ｎ−ＩｎＧａＰゲート層がｎ−ＧａＡ
ｓコンタクト層のエッチングストッパ層となり、かつｎ
−ＡｌＧａＡｓ電子供給層がｎ−ＩｎＧａＰゲート層の
エッチングストッパ層となるため、それぞれのリセスエ
ッチが制御性よく、プロセスを複雑化することなく行
え、かつ、２つのゲート電極の底面間に介在する層が１
層のみであるため、２つのゲート電極がチャネル層との
間隔が相異なる位置に制御性良く形成できるため、しき
い値Ｖｔｈの制御性が格段に改善される。
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、第１ゲー
ト電極に対応するゲート層としてｎ−ＡｌＧａＡｓ電子
供給層を、第２ゲート電極に対応するゲート層としてｎ
−ＩｎＧａＰゲート層を、コンタクト層としてｎ−Ｇａ
Ａｓコンタクト層を、それぞれ用いる結晶構造から構成
されているため、ｎ−ＩｎＧａＰゲート層がｎ−ＧａＡ
ｓコンタクト層のエッチングストッパ層となり、かつｎ
−ＡｌＧａＡｓ電子供給層がｎ−ＩｎＧａＰゲート層の
エッチングストッパ層となるため、それぞれのリセスエ
ッチが制御性よく、プロセスを複雑化することなく行
え、かつ、２つのゲート電極の底面間に介在する層が１
層のみであるため、２つのゲート電極がチャネル層との
間隔が相異なる位置に制御性良く形成できるため、しき
い値Ｖｔｈの制御性が格段に改善される。
【００６４】さらに、電子供給層及びゲート層が両者と
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得の大きい，動作上好ましいデュアルゲ
ートＦＥＴおよびその製造方法を得ることができる。
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得の大きい，動作上好ましいデュアルゲ
ートＦＥＴおよびその製造方法を得ることができる。
【００６５】実施の形態３．実施の形態１では第１のゲ
ート層にｎ−ＡｌＧａＡｓを用い、第２のゲート層にｎ
−ＩｎＧａＰを用いたが、第１のゲート層にｎ−ＩｎＧ
ａＰを用い、第２のゲート層にｎ−ＡｌＧａＡｓを用い
ても、同様に制御性良くゲート電極を形成できる。但し
この場合は第１のリセス溝形成時（ｎ−ＧａＡｓエッチ
ング）にはクエン酸系のエッチング、及び第２のリセス
形成時には酒石酸系のエッチングを用いる。
ート層にｎ−ＡｌＧａＡｓを用い、第２のゲート層にｎ
−ＩｎＧａＰを用いたが、第１のゲート層にｎ−ＩｎＧ
ａＰを用い、第２のゲート層にｎ−ＡｌＧａＡｓを用い
ても、同様に制御性良くゲート電極を形成できる。但し
この場合は第１のリセス溝形成時（ｎ−ＧａＡｓエッチ
ング）にはクエン酸系のエッチング、及び第２のリセス
形成時には酒石酸系のエッチングを用いる。
【００６６】図９に本発明の実施の形態３による半導体
装置の断面構造を示す。図において、１は半絶縁性のＧ
ａＡｓ基板、２はこのＧａＡｓ基板１上に形成された高
抵抗のｉ−ＧａＡｓバッファ層、３はこのｉ−ＧａＡｓ
バッファ層２上に形成されたアンドープのｉ−ＩｎＧａ
Ａｓチャネル層、２４はこのｉ−ＩｎＧａＡｓチャネル
層３上に形成された、チャネル層３よりバンドギャップ
が大きいｎ−ＩｎＧａＰからなる電子供給層、２５はこ
の電子供給層２４上に形成された、チャネル層３よりバ
ンドギャップが大きいｎ−ＡｌＧａＡｓからなるゲート
層、６はこのゲート層２５上に形成されたｎ−ＧａＡｓ
からなるコンタクト層、７はＥ−ＦＥＴ１００とＤ−Ｆ
ＥＴ２００を互いに電気的に分離するための高抵抗領域
であり、例えば水素をイオン注入することにより形成し
た領域である。また、１０１，１０２，１０３はそれぞ
れＥ−ＦＥＴ１００のソース電極、ドレイン電極、ゲー
ト電極を示し、２０１，２０２，２０３はそれぞれＤ−
ＦＥＴ２００のソース電極，ドレイン電極，ゲート電極
を示す。また表３には各結晶層の厚み、組成及びドーピ
ング量の一例を示す。
装置の断面構造を示す。図において、１は半絶縁性のＧ
ａＡｓ基板、２はこのＧａＡｓ基板１上に形成された高
抵抗のｉ−ＧａＡｓバッファ層、３はこのｉ−ＧａＡｓ
バッファ層２上に形成されたアンドープのｉ−ＩｎＧａ
Ａｓチャネル層、２４はこのｉ−ＩｎＧａＡｓチャネル
層３上に形成された、チャネル層３よりバンドギャップ
が大きいｎ−ＩｎＧａＰからなる電子供給層、２５はこ
の電子供給層２４上に形成された、チャネル層３よりバ
ンドギャップが大きいｎ−ＡｌＧａＡｓからなるゲート
層、６はこのゲート層２５上に形成されたｎ−ＧａＡｓ
からなるコンタクト層、７はＥ−ＦＥＴ１００とＤ−Ｆ
ＥＴ２００を互いに電気的に分離するための高抵抗領域
であり、例えば水素をイオン注入することにより形成し
た領域である。また、１０１，１０２，１０３はそれぞ
れＥ−ＦＥＴ１００のソース電極、ドレイン電極、ゲー
ト電極を示し、２０１，２０２，２０３はそれぞれＤ−
ＦＥＴ２００のソース電極，ドレイン電極，ゲート電極
を示す。また表３には各結晶層の厚み、組成及びドーピ
ング量の一例を示す。
【００６７】
【表３】
【００６８】これらのＦＥＴは低不純物濃度のｉ−Ｉｎ
ＧａＡｓチャネル層３の上に配置された電子親和力の小
さな比較的高濃度のｎ型不純物を有するｎ−ＩｎＧａＰ
電子供給層２４から供給される電子が電子親和力の大き
なチャネル層３に蓄積しチャネルとして作用する，いわ
ゆるＨＥＭＴ（High Electron Mobility Transistor：
高電子移動度トランジスタ）であり、ゲート電極のバイ
アス電圧を変化させることによりチャネル層３の電子濃
度を変化させてトランジスタ動作をおこなわせるもので
ある。
ＧａＡｓチャネル層３の上に配置された電子親和力の小
さな比較的高濃度のｎ型不純物を有するｎ−ＩｎＧａＰ
電子供給層２４から供給される電子が電子親和力の大き
なチャネル層３に蓄積しチャネルとして作用する，いわ
ゆるＨＥＭＴ（High Electron Mobility Transistor：
高電子移動度トランジスタ）であり、ゲート電極のバイ
アス電圧を変化させることによりチャネル層３の電子濃
度を変化させてトランジスタ動作をおこなわせるもので
ある。
【００６９】図１０にはこれらＦＥＴの作製法を示す。
まず例えばＭＯＣＶＤ法により半絶縁性のＧａＡｓ基板
１上にｉ−ＧａＡｓバッファ層（厚さ５０００オングス
トローム、アンドープ）２、ｉ−ＩｎＧａＡｓチャネル
層（厚さ２００オングストローム、アンドープ）３、ｎ
−ＩｎＧａＰ電子供給層（厚さ２００オングストロー
ム、ドーピング量１×１０18ｃｍ-3）２４、ｎ−ＡｌＧ
ａＡｓゲート層（厚さ２２０オングストローム、ドーピ
ング量２×１０18ｃｍ-3）２５、ｎ−ＧａＡｓコンタク
ト層（厚さ１０００オングストローム、ドーピング量３
×１０18ｃｍ-3）６を順次エピタキシャル成長する（図
１０(a) 参照）。次に各ＦＥＴ部を電気的に分離するた
め、例えば水素をイオン注入し、ＦＥＴ間に高抵抗領域
７を形成する（図１０(b) 参照）。次にゲートを形成す
る領域を含む領域に、通常の写真製版とクエン酸系のエ
ッチャントによりｎ−ＧａＡｓコンタクト層６をエッチ
ングして第１のリセス溝８を形成し、ｎ−ＡｌＧａＡｓ
ゲート層２５を露出させる（図１０(c) 参照）。クエン
酸系のエッチャントはｎ−ＡｌＧａＡｓゲート層２５を
エッチングしないため制御性良くこのｎ−ＡｌＧａＡｓ
ゲート層２５表面を露出させることができる。
まず例えばＭＯＣＶＤ法により半絶縁性のＧａＡｓ基板
１上にｉ−ＧａＡｓバッファ層（厚さ５０００オングス
トローム、アンドープ）２、ｉ−ＩｎＧａＡｓチャネル
層（厚さ２００オングストローム、アンドープ）３、ｎ
−ＩｎＧａＰ電子供給層（厚さ２００オングストロー
ム、ドーピング量１×１０18ｃｍ-3）２４、ｎ−ＡｌＧ
ａＡｓゲート層（厚さ２２０オングストローム、ドーピ
ング量２×１０18ｃｍ-3）２５、ｎ−ＧａＡｓコンタク
ト層（厚さ１０００オングストローム、ドーピング量３
×１０18ｃｍ-3）６を順次エピタキシャル成長する（図
１０(a) 参照）。次に各ＦＥＴ部を電気的に分離するた
め、例えば水素をイオン注入し、ＦＥＴ間に高抵抗領域
７を形成する（図１０(b) 参照）。次にゲートを形成す
る領域を含む領域に、通常の写真製版とクエン酸系のエ
ッチャントによりｎ−ＧａＡｓコンタクト層６をエッチ
ングして第１のリセス溝８を形成し、ｎ−ＡｌＧａＡｓ
ゲート層２５を露出させる（図１０(c) 参照）。クエン
酸系のエッチャントはｎ−ＡｌＧａＡｓゲート層２５を
エッチングしないため制御性良くこのｎ−ＡｌＧａＡｓ
ゲート層２５表面を露出させることができる。
【００７０】次に例えばＳｉＯのような絶縁膜９を第１
のリセス溝８内部を含むｎ−ＧａＡｓコンタクト層６の
全面に堆積し（図１０(d) 参照）、通常の写真製版とド
ライエッチングによりゲート形成のための開口部１０を
絶縁膜９に形成する（図１０(e) 参照）。
のリセス溝８内部を含むｎ−ＧａＡｓコンタクト層６の
全面に堆積し（図１０(d) 参照）、通常の写真製版とド
ライエッチングによりゲート形成のための開口部１０を
絶縁膜９に形成する（図１０(e) 参照）。
【００７１】次にＤ−ＦＥＴ部の開口部１０をレジスト
１１等で被い、絶縁膜９をマスクとして例えば酒石酸系
のエッチング液によりＥ−ＦＥＴのゲート開口部におけ
るｎ−ＡｌＧａＡｓゲート層２５をエッチングしｎ−Ｉ
ｎＧａＰ電子供給層２４を露出させる（図１０(f) 参
照）。酒石酸系のエッチングはｎ−ＩｎＧａＰ電子供給
層２４をエッチングしないため制御性良くｎ−ＩｎＧａ
Ｐ電子供給層２４の表面を露出させることが可能であ
る。
１１等で被い、絶縁膜９をマスクとして例えば酒石酸系
のエッチング液によりＥ−ＦＥＴのゲート開口部におけ
るｎ−ＡｌＧａＡｓゲート層２５をエッチングしｎ−Ｉ
ｎＧａＰ電子供給層２４を露出させる（図１０(f) 参
照）。酒石酸系のエッチングはｎ−ＩｎＧａＰ電子供給
層２４をエッチングしないため制御性良くｎ−ＩｎＧａ
Ｐ電子供給層２４の表面を露出させることが可能であ
る。
【００７２】そしてレジストを除去した後、全面に例え
ばＷＳｉ１３からなるゲート金属をスパッタ法により全
面に堆積し（図１０(g) 参照）、その後写真製版でパタ
ーニングしたレジストをマスクにＷＳｉの加工を行い各
ＦＥＴのゲート電極を形成する（図１０(h) 参照）。そ
の後オーミック電極形成部に写真製版法により絶縁膜の
開口部を設け、例えばＡｕＧｅ／Ｎｉ／Ａｕ１４からな
るオーミック電極（各ＦＥＴのソース及びドレイン電極
となる）をその開口部に設けてこれらのＦＥＴは完成す
る（図１０(i) 参照）。
ばＷＳｉ１３からなるゲート金属をスパッタ法により全
面に堆積し（図１０(g) 参照）、その後写真製版でパタ
ーニングしたレジストをマスクにＷＳｉの加工を行い各
ＦＥＴのゲート電極を形成する（図１０(h) 参照）。そ
の後オーミック電極形成部に写真製版法により絶縁膜の
開口部を設け、例えばＡｕＧｅ／Ｎｉ／Ａｕ１４からな
るオーミック電極（各ＦＥＴのソース及びドレイン電極
となる）をその開口部に設けてこれらのＦＥＴは完成す
る（図１０(i) 参照）。
【００７３】このように、本実施の形態３による半導体
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、Ｅ−ＦＥ
Ｔのゲート層としてｎ−ＩｎＧａＰ電子供給層を、Ｄ−
ＦＥＴのゲート層としてＡｌＧａＡｓゲート層を、コン
タクト層としてｎ−ＧａＡｓコンタクト層を、それぞれ
用いる結晶構造から構成されているため、ｎ−ＡｌＧａ
Ａｓゲート層がｎ−ＧａＡｓコンタクト層のエッチング
ストッパ層となり、かつｎ−ＩｎＧａＰ電子供給層がｎ
−ＡｌＧａＡｓゲート層のエッチングストッパ層となる
ため、それぞれのリセスエッチが制御性よく行え、か
つ、２つのゲート電極の底面間に介在する層が１層のみ
であるため、２つのゲート電極がチャネル層との間隔が
相異なる位置に制御性良く、プロセスを複雑化すること
なく形成できるため、しきい値が相異なる２つのＦＥＴ
（Ｅ−ＦＥＴ，Ｄ−ＦＥＴ）を形成する際にしきい値Ｖ
ｔｈの制御性が格段に改善され、しかも、Ｅ−ＦＥＴの
しきい値Ｖｔｈの制御性を損なうことなく、利得の高い
Ｄ−ＦＥＴを実現することができる。
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、Ｅ−ＦＥ
Ｔのゲート層としてｎ−ＩｎＧａＰ電子供給層を、Ｄ−
ＦＥＴのゲート層としてＡｌＧａＡｓゲート層を、コン
タクト層としてｎ−ＧａＡｓコンタクト層を、それぞれ
用いる結晶構造から構成されているため、ｎ−ＡｌＧａ
Ａｓゲート層がｎ−ＧａＡｓコンタクト層のエッチング
ストッパ層となり、かつｎ−ＩｎＧａＰ電子供給層がｎ
−ＡｌＧａＡｓゲート層のエッチングストッパ層となる
ため、それぞれのリセスエッチが制御性よく行え、か
つ、２つのゲート電極の底面間に介在する層が１層のみ
であるため、２つのゲート電極がチャネル層との間隔が
相異なる位置に制御性良く、プロセスを複雑化すること
なく形成できるため、しきい値が相異なる２つのＦＥＴ
（Ｅ−ＦＥＴ，Ｄ−ＦＥＴ）を形成する際にしきい値Ｖ
ｔｈの制御性が格段に改善され、しかも、Ｅ−ＦＥＴの
しきい値Ｖｔｈの制御性を損なうことなく、利得の高い
Ｄ−ＦＥＴを実現することができる。
【００７４】さらに、電子供給層及びゲート層が両者と
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得が大きく動作上好ましい２つのＦＥＴ
およびその製造方法を得ることができる。
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得が大きく動作上好ましい２つのＦＥＴ
およびその製造方法を得ることができる。
【００７５】実施の形態４．実施の形態２では実施の形
態１と同様、第１のゲート層にｎ−ＡｌＧａＡｓを用
い、第２のゲート層にｎ−ＩｎＧａＰを用いたが、実施
の形態３と同様、第１のゲート層にｎ−ＩｎＧａＰを用
い、第２のゲート層にｎ−ＡｌＧａＡｓを用いても、同
様に制御性良くゲート電極を形成できる。なお、この場
合も実施の形態３と同様、第１のリセス溝形成時（ｎ−
ＧａＡｓエッチング）にはクエン酸系のエッチング、及
び第２のリセス形成時には酒石酸系のエッチングを用い
る。
態１と同様、第１のゲート層にｎ−ＡｌＧａＡｓを用
い、第２のゲート層にｎ−ＩｎＧａＰを用いたが、実施
の形態３と同様、第１のゲート層にｎ−ＩｎＧａＰを用
い、第２のゲート層にｎ−ＡｌＧａＡｓを用いても、同
様に制御性良くゲート電極を形成できる。なお、この場
合も実施の形態３と同様、第１のリセス溝形成時（ｎ−
ＧａＡｓエッチング）にはクエン酸系のエッチング、及
び第２のリセス形成時には酒石酸系のエッチングを用い
る。
【００７６】図１１には本発明の実施の形態４によるデ
ュアルゲートＦＥＴの断面構造図を示す。図において、
１は半絶縁性のＧａＡｓ基板、２はこのＧａＡｓ基板１
上に形成された高抵抗のｉ−ＧａＡｓバッファ層、３は
このｉ−ＧａＡｓバッファ層２上に形成されたアンドー
プのｉ−ＩｎＧａＡｓチャネル層、２４はこのｉ−Ｉｎ
ＧａＡｓチャネル層３上に形成された、チャネル層３よ
りバンドギャップが大きいｎ−ＩｎＧａＰからなる電子
供給層、２５はこの電子供給層２４上に形成された、チ
ャネル層３よりバンドギャップが大きいｎ−ＡｌＧａＡ
ｓからなるゲート層、６はこのゲート層２５上に形成さ
れたｎ−ＧａＡｓからなるコンタクト層、３０１，３０
２はこのコンタクト層６上に形成されたソース電極及び
ドレイン電極、３０３，３３３はそれぞれ第１及び第２
ゲート電極を示す。
ュアルゲートＦＥＴの断面構造図を示す。図において、
１は半絶縁性のＧａＡｓ基板、２はこのＧａＡｓ基板１
上に形成された高抵抗のｉ−ＧａＡｓバッファ層、３は
このｉ−ＧａＡｓバッファ層２上に形成されたアンドー
プのｉ−ＩｎＧａＡｓチャネル層、２４はこのｉ−Ｉｎ
ＧａＡｓチャネル層３上に形成された、チャネル層３よ
りバンドギャップが大きいｎ−ＩｎＧａＰからなる電子
供給層、２５はこの電子供給層２４上に形成された、チ
ャネル層３よりバンドギャップが大きいｎ−ＡｌＧａＡ
ｓからなるゲート層、６はこのゲート層２５上に形成さ
れたｎ−ＧａＡｓからなるコンタクト層、３０１，３０
２はこのコンタクト層６上に形成されたソース電極及び
ドレイン電極、３０３，３３３はそれぞれ第１及び第２
ゲート電極を示す。
【００７７】このＦＥＴは実施の形態３と類似したＨＥ
ＭＴであり、チャネル層３に蓄積した電子がキャリアと
なりトランジスタ動作を行うものである。しかしなが
ら、このＦＥＴはデュアルゲートであり、可変利得増幅
器として用いるためその動作は実施の形態３のものとは
異なる。即ち、第１ゲート電極３０３を所望の電圧にバ
イアスして、増幅器として動作させるとともに、第２ゲ
ート電極３３３のバイアス電圧を変化させることにより
その利得を制御することができる。
ＭＴであり、チャネル層３に蓄積した電子がキャリアと
なりトランジスタ動作を行うものである。しかしなが
ら、このＦＥＴはデュアルゲートであり、可変利得増幅
器として用いるためその動作は実施の形態３のものとは
異なる。即ち、第１ゲート電極３０３を所望の電圧にバ
イアスして、増幅器として動作させるとともに、第２ゲ
ート電極３３３のバイアス電圧を変化させることにより
その利得を制御することができる。
【００７８】図１２にはこのデュアルゲートＦＥＴの作
製法を示す。まず例えばＭＯＣＶＤ法により半絶縁性の
ＧａＡｓ基板１上にｉ−ＧａＡｓバッファ層２、ｉ−Ｉ
ｎＧａＡｓチャネル層３、ｎ−ＩｎＧａＰ電子供給層２
４、ｎ−ＡｌＧａＡｓゲート層２５、ｎ−ＧａＡｓコン
タクト層６を順次エピタキシャル成長する（図１２(a)
参照）。次にゲートを形成する領域を含む領域に通常の
写真製版とクエン酸系のエッチャントによりｎ−ＧａＡ
ｓコンタクト層６をエッチングして第１のリセス溝８８
を形成しｎ−ＡｌＧａＡｓゲート層２５を露出させる
（図１２(b) 参照）。クエン酸系のエッチャントはｎ−
ＡｌＧａＡｓゲート層２５をエッチングしないため制御
性良くｎ−ＡｌＧａＡｓゲート層２５表面を露出させる
ことができる。
製法を示す。まず例えばＭＯＣＶＤ法により半絶縁性の
ＧａＡｓ基板１上にｉ−ＧａＡｓバッファ層２、ｉ−Ｉ
ｎＧａＡｓチャネル層３、ｎ−ＩｎＧａＰ電子供給層２
４、ｎ−ＡｌＧａＡｓゲート層２５、ｎ−ＧａＡｓコン
タクト層６を順次エピタキシャル成長する（図１２(a)
参照）。次にゲートを形成する領域を含む領域に通常の
写真製版とクエン酸系のエッチャントによりｎ−ＧａＡ
ｓコンタクト層６をエッチングして第１のリセス溝８８
を形成しｎ−ＡｌＧａＡｓゲート層２５を露出させる
（図１２(b) 参照）。クエン酸系のエッチャントはｎ−
ＡｌＧａＡｓゲート層２５をエッチングしないため制御
性良くｎ−ＡｌＧａＡｓゲート層２５表面を露出させる
ことができる。
【００７９】次に例えばＳｉＯのような絶縁膜９を第１
のリセス溝８８の内部を含むｎ−ＧａＡｓコンタクト層
６の全面に堆積し（図１２(c) 参照）、通常の写真製版
とドライエッチングにより絶縁膜９をエッチングしてゲ
ート形成のための開口部１０を形成する（図１２(d) 参
照）。
のリセス溝８８の内部を含むｎ−ＧａＡｓコンタクト層
６の全面に堆積し（図１２(c) 参照）、通常の写真製版
とドライエッチングにより絶縁膜９をエッチングしてゲ
ート形成のための開口部１０を形成する（図１２(d) 参
照）。
【００８０】次に第２ゲート電極を形成するためのゲー
ト開口部をレジスト１１等で被い、第１ゲート電極を形
成するためのゲート開口部を絶縁膜をマスクとして例え
ば酒石酸系のエッチング液によりｎ−ＡｌＧａＡｓゲー
ト層２５をエッチングしｎ−ＩｎＧａＰ電子供給層２４
を露出させる（図１２(e) 参照）。酒石酸系のエッチン
グ液はｎ−ＩｎＧａＰ電子供給層２４をエッチングしな
いため制御性良くｎ−ＩｎＧａＰ電子供給層２４の表面
を露出させることが可能である。
ト開口部をレジスト１１等で被い、第１ゲート電極を形
成するためのゲート開口部を絶縁膜をマスクとして例え
ば酒石酸系のエッチング液によりｎ−ＡｌＧａＡｓゲー
ト層２５をエッチングしｎ−ＩｎＧａＰ電子供給層２４
を露出させる（図１２(e) 参照）。酒石酸系のエッチン
グ液はｎ−ＩｎＧａＰ電子供給層２４をエッチングしな
いため制御性良くｎ−ＩｎＧａＰ電子供給層２４の表面
を露出させることが可能である。
【００８１】そしてレジストを除去した後、全面に例え
ばＷＳｉからなるゲート金属１３をスパッタ法により全
面に堆積し（図１２(f) 参照）、その後写真製版でパタ
ーニングしたレジストをマスクにＷＳｉの加工を行いそ
れぞれのゲート電極を形成する（図１２(g) 参照）。そ
の後オーミック電極形成部に絶縁膜の開口部を設け、例
えばＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオーミック電極
（ソース及びドレイン電極となる）を設けることによ
り、このデュアルゲートＦＥＴは完成する（図１２(h)
参照）。
ばＷＳｉからなるゲート金属１３をスパッタ法により全
面に堆積し（図１２(f) 参照）、その後写真製版でパタ
ーニングしたレジストをマスクにＷＳｉの加工を行いそ
れぞれのゲート電極を形成する（図１２(g) 参照）。そ
の後オーミック電極形成部に絶縁膜の開口部を設け、例
えばＡｕＧｅ／Ｎｉ／Ａｕ１４からなるオーミック電極
（ソース及びドレイン電極となる）を設けることによ
り、このデュアルゲートＦＥＴは完成する（図１２(h)
参照）。
【００８２】このように、本実施の形態４による半導体
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、第１ゲー
ト電極に対応するゲート層としてｎ−ＩｎＧａＰ電子供
給層を、第２ゲート電極に対応するゲート層としてｎ−
ＡｌＧａＡｓゲート層を、コンタクト層としてｎ−Ｇａ
Ａｓコンタクト層を、それぞれ用いる結晶構造から構成
されているため、ｎ−ＡｌＧａＡｓゲート層がｎ−Ｇａ
Ａｓコンタクト層のエッチングストッパ層となり、かつ
ｎ−ＩｎＧａＰ電子供給層がｎ−ＡｌＧａＡｓゲート層
のエッチングストッパ層となるため、それぞれのリセス
エッチが制御性よく、プロセスを複雑化することなく行
え、かつ、２つのゲート電極の底面間に介在する層が１
層のみであるため、２つのゲート電極がチャネル層との
間隔が相異なる位置に制御性良く形成できるため、しき
い値Ｖｔｈの制御性が格段に改善される。
装置およびその製造方法によれば、上述のように、チャ
ネル層としてｉ−ＩｎＧａＡｓチャネル層を、第１ゲー
ト電極に対応するゲート層としてｎ−ＩｎＧａＰ電子供
給層を、第２ゲート電極に対応するゲート層としてｎ−
ＡｌＧａＡｓゲート層を、コンタクト層としてｎ−Ｇａ
Ａｓコンタクト層を、それぞれ用いる結晶構造から構成
されているため、ｎ−ＡｌＧａＡｓゲート層がｎ−Ｇａ
Ａｓコンタクト層のエッチングストッパ層となり、かつ
ｎ−ＩｎＧａＰ電子供給層がｎ−ＡｌＧａＡｓゲート層
のエッチングストッパ層となるため、それぞれのリセス
エッチが制御性よく、プロセスを複雑化することなく行
え、かつ、２つのゲート電極の底面間に介在する層が１
層のみであるため、２つのゲート電極がチャネル層との
間隔が相異なる位置に制御性良く形成できるため、しき
い値Ｖｔｈの制御性が格段に改善される。
【００８３】さらに、電子供給層及びゲート層が両者と
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得の大きい，動作上好ましいデュアルゲ
ートＦＥＴおよびその製造方法を得ることができる。
もチャネル層よりも大きなバンドギャップを有する材料
系から構成されているため、チャネル層が２層形成され
ることなく、利得の大きい，動作上好ましいデュアルゲ
ートＦＥＴおよびその製造方法を得ることができる。
【００８４】なお、実施の形態１，２，３，４ではチャ
ネル層にＩｎＧａＡｓを用いたが、ＧａＡｓを用いた構
造にも適用できる。これは半絶縁性ＧａＡｓ基板上にエ
ピタキシャル成長技術を用いて各層を順次成長する際
に、ＩｎＧａＡｓチャネル層を形成する代わりに、Ｇａ
Ａｓチャネル層を形成すればよく、この構造によって
も、実施の形態１，２，３，４と同様な効果が得られ
る。
ネル層にＩｎＧａＡｓを用いたが、ＧａＡｓを用いた構
造にも適用できる。これは半絶縁性ＧａＡｓ基板上にエ
ピタキシャル成長技術を用いて各層を順次成長する際
に、ＩｎＧａＡｓチャネル層を形成する代わりに、Ｇａ
Ａｓチャネル層を形成すればよく、この構造によって
も、実施の形態１，２，３，４と同様な効果が得られ
る。
【００８５】また、以上の説明ではチャネル層をアンド
ープとしたが、アンドープである必要はなくドーピング
した構造にも適用できる。これは半絶縁性ＧａＡｓ基板
上にエピタキシャル成長技術を用いて各層を順次成長す
る際に、ＩｎＧａＡｓチャネル層もしくはＧａＡｓチャ
ネル層を形成するにあたって、これをドーピングしたチ
ャネル層とすればよく、この構造によっても、実施の形
態１，２，３，４と同様な効果が得られる。
ープとしたが、アンドープである必要はなくドーピング
した構造にも適用できる。これは半絶縁性ＧａＡｓ基板
上にエピタキシャル成長技術を用いて各層を順次成長す
る際に、ＩｎＧａＡｓチャネル層もしくはＧａＡｓチャ
ネル層を形成するにあたって、これをドーピングしたチ
ャネル層とすればよく、この構造によっても、実施の形
態１，２，３，４と同様な効果が得られる。
【００８６】さらに、以上の説明では第１及び第２のゲ
ート層にはｎ型層を用いているが、上述のように、チャ
ネル層にドーピングした構造ではアンドープ層を用いた
構造にも適用できる。これは半絶縁性ＧａＡｓ基板上に
エピタキシャル成長技術を用いて各層を順次成長する際
に、ｎ−ＡｌＧａＡｓ電子供給層，ｎ−ＩｎＧａＰゲー
ト層を形成する代わりにｉ−ＡｌＧａＡｓ電子供給層，
ｉ−ＩｎＧａＰゲート層を形成するか、あるいはｎ−Ｉ
ｎＧａＰ電子供給層，ｎ−ＡｌＧａＡｓゲート層を形成
する代わりにｉ−ＩｎＧａＰ電子供給層，ｉ−ＡｌＧａ
Ａｓゲート層を形成すればよく、この構造によっても、
実施の形態１，２，３，４と同様な効果がある。
ート層にはｎ型層を用いているが、上述のように、チャ
ネル層にドーピングした構造ではアンドープ層を用いた
構造にも適用できる。これは半絶縁性ＧａＡｓ基板上に
エピタキシャル成長技術を用いて各層を順次成長する際
に、ｎ−ＡｌＧａＡｓ電子供給層，ｎ−ＩｎＧａＰゲー
ト層を形成する代わりにｉ−ＡｌＧａＡｓ電子供給層，
ｉ−ＩｎＧａＰゲート層を形成するか、あるいはｎ−Ｉ
ｎＧａＰ電子供給層，ｎ−ＡｌＧａＡｓゲート層を形成
する代わりにｉ−ＩｎＧａＰ電子供給層，ｉ−ＡｌＧａ
Ａｓゲート層を形成すればよく、この構造によっても、
実施の形態１，２，３，４と同様な効果がある。
【００８７】
【発明の効果】以上のように、この発明の請求項１の半
導体装置によれば、ＧａＡｓ基板上に形成されたチャネ
ル層と、該チャネル層上に形成された，該チャネル層よ
りバンドギャップの大きな第１のゲート層と、該第１の
ゲート層上に該第１のゲート層とは異なる材料で形成さ
れた，上記チャネル層よりバンドギャップの大きな第２
のゲート層と、上記第１のゲート層上に接触するように
形成された第１のゲート電極と、上記第２のゲート層上
に接触するように形成された第２のゲート電極とを備え
るようにしたので、チャネル層との距離が相異なる，制
御性よく形成した２つのゲート電極を有する半導体装置
が得られる効果がある。
導体装置によれば、ＧａＡｓ基板上に形成されたチャネ
ル層と、該チャネル層上に形成された，該チャネル層よ
りバンドギャップの大きな第１のゲート層と、該第１の
ゲート層上に該第１のゲート層とは異なる材料で形成さ
れた，上記チャネル層よりバンドギャップの大きな第２
のゲート層と、上記第１のゲート層上に接触するように
形成された第１のゲート電極と、上記第２のゲート層上
に接触するように形成された第２のゲート電極とを備え
るようにしたので、チャネル層との距離が相異なる，制
御性よく形成した２つのゲート電極を有する半導体装置
が得られる効果がある。
【００８８】また、この発明の請求項２の半導体装置に
よれば、請求項１の半導体装置において、上記第１のゲ
ート電極の両サイドにはオーミック電極が配置されて、
しきい値電圧が正の値を持つエンハンスメント型ＦＥＴ
（Ｅ−ＦＥＴ）が形成されており、上記第２のゲート電
極の両サイドにはオーミック電極が配置されて、しきい
値電圧が負の値を持つデプレッション型ＦＥＴ（Ｄ−Ｆ
ＥＴ）が形成されているものとしたので、チャネル層と
の距離が相異なる，制御性よく形成した２つのゲート電
極を有し、しきい値が相異なる、高い利得の２つのＦＥ
Ｔを有する半導体装置が得られる効果がある。
よれば、請求項１の半導体装置において、上記第１のゲ
ート電極の両サイドにはオーミック電極が配置されて、
しきい値電圧が正の値を持つエンハンスメント型ＦＥＴ
（Ｅ−ＦＥＴ）が形成されており、上記第２のゲート電
極の両サイドにはオーミック電極が配置されて、しきい
値電圧が負の値を持つデプレッション型ＦＥＴ（Ｄ−Ｆ
ＥＴ）が形成されているものとしたので、チャネル層と
の距離が相異なる，制御性よく形成した２つのゲート電
極を有し、しきい値が相異なる、高い利得の２つのＦＥ
Ｔを有する半導体装置が得られる効果がある。
【００８９】また、この発明の請求項３の半導体装置に
よれば、請求項１の半導体装置において、上記第１のゲ
ート電極及び上記第２のゲート電極が２つのオーミック
電極の間に形成されて、デュアルゲートＦＥＴが形成さ
れているものとしたので、チャネル層との距離が相異な
る、制御性よく形成した２つのゲート電極を有する，高
い利得のデュアルゲートＦＥＴを有する半導体装置が得
られる効果がある。
よれば、請求項１の半導体装置において、上記第１のゲ
ート電極及び上記第２のゲート電極が２つのオーミック
電極の間に形成されて、デュアルゲートＦＥＴが形成さ
れているものとしたので、チャネル層との距離が相異な
る、制御性よく形成した２つのゲート電極を有する，高
い利得のデュアルゲートＦＥＴを有する半導体装置が得
られる効果がある。
【００９０】また、この発明の請求項４の半導体装置に
よれば、請求項１ないし３のいずれかの半導体装置にお
いて、上記チャネル層はＧａＡｓもしくはＩｎＧａＡｓ
からなるものとしたので、チャネル層との距離が相異な
る，制御性よく形成した２つのゲート電極を有するとと
もに、上記チャネル層としてＧａＡｓもしくはＩｎＧａ
Ａｓからなるものを有する半導体装置が得られる効果が
ある。
よれば、請求項１ないし３のいずれかの半導体装置にお
いて、上記チャネル層はＧａＡｓもしくはＩｎＧａＡｓ
からなるものとしたので、チャネル層との距離が相異な
る，制御性よく形成した２つのゲート電極を有するとと
もに、上記チャネル層としてＧａＡｓもしくはＩｎＧａ
Ａｓからなるものを有する半導体装置が得られる効果が
ある。
【００９１】また、この発明の請求項５の半導体装置に
よれば、請求項１ないし４のいずれかの半導体装置にお
いて、上記第１のゲート層はＡｌＧａＡｓからなり、上
記第２のゲート層はＩｎＧａＰからなるものとしたの
で、チャネル層との距離が相異なり，それぞれＡｌＧａ
Ａｓ，ＩｎＧａＰからなる、制御性よく形成した第１，
第２のゲート層を有する半導体装置が得られる効果があ
る。
よれば、請求項１ないし４のいずれかの半導体装置にお
いて、上記第１のゲート層はＡｌＧａＡｓからなり、上
記第２のゲート層はＩｎＧａＰからなるものとしたの
で、チャネル層との距離が相異なり，それぞれＡｌＧａ
Ａｓ，ＩｎＧａＰからなる、制御性よく形成した第１，
第２のゲート層を有する半導体装置が得られる効果があ
る。
【００９２】また、この発明の請求項６の半導体装置に
よれば、請求項１ないし４のいずれかの半導体装置にお
いて、上記第１のゲート層はＩｎＧａＰからなり、上記
第２のゲート層はＡｌＧａＡｓからなるものとしたの
で、チャネル層との距離が相異なり，それぞれＩｎＧａ
Ｐ，ＡｌＧａＡｓからなる、制御性よく形成した第１，
第２のゲート層を有する半導体装置が得られる効果があ
る。
よれば、請求項１ないし４のいずれかの半導体装置にお
いて、上記第１のゲート層はＩｎＧａＰからなり、上記
第２のゲート層はＡｌＧａＡｓからなるものとしたの
で、チャネル層との距離が相異なり，それぞれＩｎＧａ
Ｐ，ＡｌＧａＡｓからなる、制御性よく形成した第１，
第２のゲート層を有する半導体装置が得られる効果があ
る。
【００９３】また、この発明の請求項７の半導体装置の
製造方法によれば、ＧａＡｓ基板上にチャネル層を形成
する工程と、該チャネル層上に、該チャネル層よりバン
ドギャップの大きな第１のゲート層を形成する工程と、
該第１のゲート層上に該第１のゲート層とは異なる材料
で，上記チャネル層よりバンドギャップの大きな第２の
ゲート層を形成する工程と、上記第１のゲート層上に接
触するように第１のゲート電極を形成する工程と、上記
第２のゲート層上に接触するように第２のゲート電極を
形成する工程とを含むようにしたので、チャネル層との
距離が相異なる２つのゲート電極が制御性よく形成され
る半導体装置の製造方法が得られる効果がある。
製造方法によれば、ＧａＡｓ基板上にチャネル層を形成
する工程と、該チャネル層上に、該チャネル層よりバン
ドギャップの大きな第１のゲート層を形成する工程と、
該第１のゲート層上に該第１のゲート層とは異なる材料
で，上記チャネル層よりバンドギャップの大きな第２の
ゲート層を形成する工程と、上記第１のゲート層上に接
触するように第１のゲート電極を形成する工程と、上記
第２のゲート層上に接触するように第２のゲート電極を
形成する工程とを含むようにしたので、チャネル層との
距離が相異なる２つのゲート電極が制御性よく形成され
る半導体装置の製造方法が得られる効果がある。
【００９４】また、この発明の請求項８の半導体装置の
製造方法によれば、請求項７の半導体装置の製造方法に
おいて、上記第１のゲート電極の両サイドにオーミック
電極を配置して、しきい値電圧が正の値を持つエンハン
スメント型ＦＥＴ（Ｅ−ＦＥＴ）を形成する工程と、上
記第２のゲート電極の両サイドにオーミック電極を配置
して、しきい値電圧が負の値を持つデプレッション型Ｆ
ＥＴ（Ｄ−ＦＥＴ）を形成する工程とをさらに含むよう
にしたので、チャネル層との距離が相異なる２つのゲー
ト電極が制御性よく形成され、しきい値が相異なる高い
利得の２つのＦＥＴが得られる半導体装置の製造方法が
得られる効果がある。
製造方法によれば、請求項７の半導体装置の製造方法に
おいて、上記第１のゲート電極の両サイドにオーミック
電極を配置して、しきい値電圧が正の値を持つエンハン
スメント型ＦＥＴ（Ｅ−ＦＥＴ）を形成する工程と、上
記第２のゲート電極の両サイドにオーミック電極を配置
して、しきい値電圧が負の値を持つデプレッション型Ｆ
ＥＴ（Ｄ−ＦＥＴ）を形成する工程とをさらに含むよう
にしたので、チャネル層との距離が相異なる２つのゲー
ト電極が制御性よく形成され、しきい値が相異なる高い
利得の２つのＦＥＴが得られる半導体装置の製造方法が
得られる効果がある。
【００９５】また、この発明の請求項９の半導体装置の
製造方法によれば、請求項７の半導体装置の製造方法に
おいて、上記第１のゲート電極及び上記第２のゲート電
極がその間に位置するように２つのオーミック電極を配
置して、デュアルゲートＦＥＴを形成する工程をさらに
含むようにしたので、チャネル層との距離が相異なる２
つのゲート電極が制御性よく形成され、しきい値が相異
なる高い利得のデュアルゲートＦＥＴが得られる半導体
装置の製造方法が得られる効果がある。
製造方法によれば、請求項７の半導体装置の製造方法に
おいて、上記第１のゲート電極及び上記第２のゲート電
極がその間に位置するように２つのオーミック電極を配
置して、デュアルゲートＦＥＴを形成する工程をさらに
含むようにしたので、チャネル層との距離が相異なる２
つのゲート電極が制御性よく形成され、しきい値が相異
なる高い利得のデュアルゲートＦＥＴが得られる半導体
装置の製造方法が得られる効果がある。
【００９６】また、この発明の請求項１０の半導体装置
の製造方法によれば、請求項７ないし９のいずれかの半
導体装置の製造方法において、上記チャネル層をＧａＡ
ｓもしくはＩｎＧａＡｓにより形成するようにしたの
で、チャネル層との距離が相異なる２つのゲート電極を
制御性よく形成できるとともに、上記チャネル層として
ＧａＡｓもしくはＩｎＧａＡｓからなるものを有する半
導体装置の製造方法が得られる効果がある。
の製造方法によれば、請求項７ないし９のいずれかの半
導体装置の製造方法において、上記チャネル層をＧａＡ
ｓもしくはＩｎＧａＡｓにより形成するようにしたの
で、チャネル層との距離が相異なる２つのゲート電極を
制御性よく形成できるとともに、上記チャネル層として
ＧａＡｓもしくはＩｎＧａＡｓからなるものを有する半
導体装置の製造方法が得られる効果がある。
【００９７】また、この発明の請求項１１の半導体装置
の製造方法によれば、請求項７ないし１０のいずれかの
半導体装置の製造方法において、上記第１のゲート層を
ＡｌＧａＡｓにより形成し、上記第２のゲート層をＩｎ
ＧａＰにより形成するようにしたので、それぞれＡｌＧ
ａＡｓ，ＩｎＧａＰからなり、チャネル層との距離が相
異なる第１，第２のゲート層を制御性よく形成できる半
導体装置の製造方法が得られる効果がある。
の製造方法によれば、請求項７ないし１０のいずれかの
半導体装置の製造方法において、上記第１のゲート層を
ＡｌＧａＡｓにより形成し、上記第２のゲート層をＩｎ
ＧａＰにより形成するようにしたので、それぞれＡｌＧ
ａＡｓ，ＩｎＧａＰからなり、チャネル層との距離が相
異なる第１，第２のゲート層を制御性よく形成できる半
導体装置の製造方法が得られる効果がある。
【００９８】また、この発明の請求項１２の半導体装置
の製造方法によれば、請求項７ないし１０のいずれかの
半導体装置の製造方法において、上記第１のゲート層を
ＩｎＧａＰにより形成し、上記第２のゲート層をＡｌＧ
ａＡｓにより形成するようにしたので、それぞれＩｎＧ
ａＰ，ＡｌＧａＡｓからなり、チャネル層との距離が相
異なる第１，第２のゲート層を制御性よく形成できる半
導体装置の製造方法が得られる効果がある。
の製造方法によれば、請求項７ないし１０のいずれかの
半導体装置の製造方法において、上記第１のゲート層を
ＩｎＧａＰにより形成し、上記第２のゲート層をＡｌＧ
ａＡｓにより形成するようにしたので、それぞれＩｎＧ
ａＰ，ＡｌＧａＡｓからなり、チャネル層との距離が相
異なる第１，第２のゲート層を制御性よく形成できる半
導体装置の製造方法が得られる効果がある。
【図１】 この発明の実施の形態１による半導体装置の
断面構造図である。
断面構造図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図３】 この発明の実施の形態２による半導体装置の
断面構造図である。
断面構造図である。
【図４】 この発明の実施の形態２による半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図５】 従来のこの種の半導体装置の断面構造図であ
る。
る。
【図６】 従来のこの種の半導体装置の製造方法を示す
図である。
図である。
【図７】 他の従来のこの種の半導体装置の断面構造図
である。
である。
【図８】 他の従来のこの種の半導体装置の製造方法を
示す図である。
示す図である。
【図９】 この発明の実施の形態３による半導体装置の
断面構造図である。
断面構造図である。
【図１０】 この発明の実施の形態３による半導体装置
の製造方法を示す図である。
の製造方法を示す図である。
【図１１】 この発明の実施の形態４による半導体装置
の断面構造図である。
の断面構造図である。
【図１２】 この発明の実施の形態４による半導体装置
の製造方法を示す図である。
の製造方法を示す図である。
１ 半絶縁性ＧａＡｓ基板、２ ｉ−ＧａＡｓバッファ
層、３ ｉ−ＩｎＧａＡｓチャネル層、４ ｎ−ＡｌＧ
ａＡｓ電子供給層、５ ｎ−ＩｎＧａＰゲート層、６
ｎ−ＧａＡｓコンタクト層、７ 水素注入領域、８ 第
１のリセス溝、９ ＳｉＯ膜、１０ ゲート開口部、１
１ レジスト、１２ 第２のリセス溝、１３ ＷＳｉ、
１４ ＡｕＧｅ／Ｎｉ／Ａｕ、２４ ｎ−ＩｎＧａＰ電
子供給層、２５ ｎ−ＡｌＧａＡｓゲート層、１００
Ｅ−ＦＥＴ、２００ Ｄ−ＦＥＴ、１０１，２０１，３
０１ ソース電極、１０２，２０２，３０２ ドレイン
電極、１０３，２０３ ゲート電極、３０３ 第１ゲー
ト電極、３３３ 第２ゲート電極。
層、３ ｉ−ＩｎＧａＡｓチャネル層、４ ｎ−ＡｌＧ
ａＡｓ電子供給層、５ ｎ−ＩｎＧａＰゲート層、６
ｎ−ＧａＡｓコンタクト層、７ 水素注入領域、８ 第
１のリセス溝、９ ＳｉＯ膜、１０ ゲート開口部、１
１ レジスト、１２ 第２のリセス溝、１３ ＷＳｉ、
１４ ＡｕＧｅ／Ｎｉ／Ａｕ、２４ ｎ−ＩｎＧａＰ電
子供給層、２５ ｎ−ＡｌＧａＡｓゲート層、１００
Ｅ−ＦＥＴ、２００ Ｄ−ＦＥＴ、１０１，２０１，３
０１ ソース電極、１０２，２０２，３０２ ドレイン
電極、１０３，２０３ ゲート電極、３０３ 第１ゲー
ト電極、３３３ 第２ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/812 29/80
Claims (12)
- 【請求項１】 ＧａＡｓ基板上に形成されたチャネル層
と、 該チャネル層上に形成された，該チャネル層よりバンド
ギャップの大きな第１のゲート層と、 該第１のゲート層上に該第１のゲート層とは異なる材料
で形成された，上記チャネル層よりバンドギャップの大
きな第２のゲート層と、 上記第１のゲート層上に接触するように形成された第１
のゲート電極と、 上記第２のゲート層上に接触するように形成された第２
のゲート電極とを備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記第１のゲート電極の両サイドにはオーミック電極が
配置されて、しきい値電圧が正の値を持つエンハンスメ
ント型ＦＥＴ（Ｅ−ＦＥＴ）が形成されており、 上記第２のゲート電極の両サイドにはオーミック電極が
配置されて、しきい値電圧が負の値を持つデプレッショ
ン型ＦＥＴ（Ｄ−ＦＥＴ）が形成されていることを特徴
とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記第１のゲート電極及び上記第２のゲート電極が２つ
のオーミック電極の間に形成されて、デュアルゲートＦ
ＥＴが形成されていることを特徴とする半導体装置。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置において、 上記チャネル層はＧａＡｓもしくはＩｎＧａＡｓからな
ることを特徴とする半導体装置。 - 【請求項５】 請求項１ないし４のいずれかに記載の半
導体装置において、 上記第１のゲート層はＡｌＧａＡｓからなり、 上記第２のゲート層はＩｎＧａＰからなることを特徴と
する半導体装置。 - 【請求項６】 請求項１ないし４のいずれかに記載の半
導体装置において、 上記第１のゲート層はＩｎＧａＰからなり、上記第２の
ゲート層はＡｌＧａＡｓからなることを特徴とする半導
体装置。 - 【請求項７】 ＧａＡｓ基板上にチャネル層を形成する
工程と、 該チャネル層上に、該チャネル層よりバンドギャップの
大きな第１のゲート層を形成する工程と、 該第１のゲート層上に該第１のゲート層とは異なる材料
で，上記チャネル層よりバンドギャップの大きな第２の
ゲート層を形成する工程と、 上記第１のゲート層上に接触するように第１のゲート電
極を形成する工程と、 上記第２のゲート層上に接触するように第２のゲート電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 上記第１のゲート電極の両サイドにオーミック電極を配
置して、しきい値電圧が正の値を持つエンハンスメント
型ＦＥＴ（Ｅ−ＦＥＴ）を形成する工程と、 上記第２のゲート電極の両サイドにオーミック電極を配
置して、しきい値電圧が負の値を持つデプレッション型
ＦＥＴ（Ｄ−ＦＥＴ）を形成する工程とをさらに含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項７記載の半導体装置の製造方法に
おいて、 上記第１のゲート電極及び上記第２のゲート電極がその
間に位置するように２つのオーミック電極を配置して、
デュアルゲートＦＥＴを形成する工程をさらに含むこと
を特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項７ないし９のいずれかに記載の
半導体装置の製造方法において、 上記チャネル層をＧａＡｓもしくはＩｎＧａＡｓにより
形成することを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項７ないし１０のいずれかに記載
の半導体装置の製造方法において、 上記第１のゲート層をＡｌＧａＡｓにより形成し、 上記第２のゲート層をＩｎＧａＰにより形成することを
特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項７ないし１０のいずれかに記載
の半導体装置の製造方法において、 上記第１のゲート層をＩｎＧａＰにより形成し、 上記第２のゲート層をＡｌＧａＡｓにより形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP32869696A JP3483716B2 (ja) | 1996-12-09 | 1996-12-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32869696A JP3483716B2 (ja) | 1996-12-09 | 1996-12-09 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10173137A true JPH10173137A (ja) | 1998-06-26 |
| JP3483716B2 JP3483716B2 (ja) | 2004-01-06 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32869696A Expired - Fee Related JP3483716B2 (ja) | 1996-12-09 | 1996-12-09 | 半導体装置 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2006033082A3 (en) * | 2004-09-24 | 2006-08-03 | Koninkl Philips Electronics Nv | Enhancement - depletion field effect transistor structure and method of manufacture |
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| JP2008500733A (ja) * | 2004-05-26 | 2008-01-10 | レイセオン・カンパニー | 電界効果トランジスタ |
| WO2009001529A1 (ja) * | 2007-06-22 | 2008-12-31 | Panasonic Corporation | プラズマディスプレイパネル駆動装置及びプラズマディスプレイ |
| JP2012212934A (ja) * | 2004-12-01 | 2012-11-01 | Ss Sc Ip Llc | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| JP2013077635A (ja) * | 2011-09-29 | 2013-04-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2021082811A (ja) * | 2019-10-23 | 2021-05-27 | ウィン セミコンダクターズ コーポレーション | ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス |
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|---|---|---|---|---|
| JP2008263146A (ja) | 2007-04-13 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1996
- 1996-12-09 JP JP32869696A patent/JP3483716B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534790B2 (en) | 2000-03-06 | 2003-03-18 | Nec Corporation | Compound semiconductor field effect transistor |
| JP2012074722A (ja) * | 2004-05-26 | 2012-04-12 | Raytheon Co | 電界効果トランジスタ |
| JP2008500733A (ja) * | 2004-05-26 | 2008-01-10 | レイセオン・カンパニー | 電界効果トランジスタ |
| JP4913046B2 (ja) * | 2004-05-26 | 2012-04-11 | レイセオン カンパニー | エンハンスメントモードトランジスタデバイスとデプレッションモードトランジスタデバイスとを有するｉｉｉ−ｖ基板構造を形成する方法 |
| WO2006033082A3 (en) * | 2004-09-24 | 2006-08-03 | Koninkl Philips Electronics Nv | Enhancement - depletion field effect transistor structure and method of manufacture |
| JP2012212934A (ja) * | 2004-12-01 | 2012-11-01 | Ss Sc Ip Llc | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| WO2009001529A1 (ja) * | 2007-06-22 | 2008-12-31 | Panasonic Corporation | プラズマディスプレイパネル駆動装置及びプラズマディスプレイ |
| GB2457410A (en) * | 2007-06-22 | 2009-08-19 | Panasonic Corp | Plasma display panel driving device and plasma display |
| JPWO2009001529A1 (ja) * | 2007-06-22 | 2010-08-26 | パナソニック株式会社 | プラズマディスプレイパネル駆動装置及びプラズマディスプレイ |
| GB2457410B (en) * | 2007-06-22 | 2012-01-04 | Panasonic Corp | Plasma display panel driving device and plasma display |
| JP2013077635A (ja) * | 2011-09-29 | 2013-04-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2021082811A (ja) * | 2019-10-23 | 2021-05-27 | ウィン セミコンダクターズ コーポレーション | ゲートシンキングｐＨＥＭＴを有するモノリシック集積回路デバイス |
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|---|---|
| JP3483716B2 (ja) | 2004-01-06 |
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|---|---|---|---|
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