JPH10173640A - クロック抽出回路およびクロック抽出方法 - Google Patents
クロック抽出回路およびクロック抽出方法Info
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- JPH10173640A JPH10173640A JP8333252A JP33325296A JPH10173640A JP H10173640 A JPH10173640 A JP H10173640A JP 8333252 A JP8333252 A JP 8333252A JP 33325296 A JP33325296 A JP 33325296A JP H10173640 A JPH10173640 A JP H10173640A
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- 238000000034 method Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 入力データ信号から簡単な構成でクロック信
号を抽出する。 【解決手段】 外部から入力されたバイポーラのデータ
信号を、トランス１で同相側成分と逆相側成分とに分離
する。コンパレータ２，３でユニポーラに変換された信
号のロジックレベルの判定を行い、コンパレータ２から
は＋側成分のデータをＯＲ論理回路４へ、コンパレ一夕
３からは−側成分のデータをＯＲ論理回路５へそれぞれ
入力する。ＯＲ論理回路４，５の出力をモノステーブル
マルチバイブレータ６，７へ入力し、入力データ信号の
ほぼ３／４ビット幅のパルスを出力する。出力されたも
ののうち、一方はＯＲ論理回路４，５へ、もう一方はと
もにＯＲ論理回路８へ入力される。ＯＲ論理回路８から
クロック信号が出力される。
号を抽出する。 【解決手段】 外部から入力されたバイポーラのデータ
信号を、トランス１で同相側成分と逆相側成分とに分離
する。コンパレータ２，３でユニポーラに変換された信
号のロジックレベルの判定を行い、コンパレータ２から
は＋側成分のデータをＯＲ論理回路４へ、コンパレ一夕
３からは−側成分のデータをＯＲ論理回路５へそれぞれ
入力する。ＯＲ論理回路４，５の出力をモノステーブル
マルチバイブレータ６，７へ入力し、入力データ信号の
ほぼ３／４ビット幅のパルスを出力する。出力されたも
ののうち、一方はＯＲ論理回路４，５へ、もう一方はと
もにＯＲ論理回路８へ入力される。ＯＲ論理回路８から
クロック信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、無線方式のデータ
通信における受信局のクロック抽出回路およびクロック
抽出方法に関し、特に自己同期式のクロック抽出回路お
よびクロック抽出方法に関する。
通信における受信局のクロック抽出回路およびクロック
抽出方法に関し、特に自己同期式のクロック抽出回路お
よびクロック抽出方法に関する。
【０００２】
【従来の技術】無線通信においては、一般に受信側で基
準搬送波やタイミングパルスなどを抽出する回路が必要
である。入力データ信号からクロック信号を取り出す方
法は自己同期と呼ばれる。普通、受信入力データ信号に
は完全な同期信号成分が含まれていないので、非線形操
作を含む何らかの方法により抽出・再生を行う必要があ
る。このようなクロックジェネレータを構成するために
は、電圧制御発振器（ＶＣＯ）などを用い、位相同期回
路（ＰＬＬ）で同期をとる回路が広く用いられている。
準搬送波やタイミングパルスなどを抽出する回路が必要
である。入力データ信号からクロック信号を取り出す方
法は自己同期と呼ばれる。普通、受信入力データ信号に
は完全な同期信号成分が含まれていないので、非線形操
作を含む何らかの方法により抽出・再生を行う必要があ
る。このようなクロックジェネレータを構成するために
は、電圧制御発振器（ＶＣＯ）などを用い、位相同期回
路（ＰＬＬ）で同期をとる回路が広く用いられている。
【０００３】図３は、従来の実施例の１つとして、位相
同期回路（ＰＬＬ）と電圧制御発振器（ＶＣＯ）を用い
た回路図を表したものである。入力データ信号は、同調
回路１１に取り込まれて基本周波数ｆｓ成分が抽出され
る。次に、同調回路１１の出力信号は、位相比較器１２
の一方の入力信号となる。位相比較器１２の出力信号
は、ループフィルタ１３を通過して電圧制御発振器（Ｖ
ＣＯ）１４の制御信号として供給される。電圧制御発振
器（ＶＣＯ）１４の発振出力信号は、分周器１５におい
て１／Ｎに分周され、位相比較器１２のもう一方の入力
信号として入力される。
同期回路（ＰＬＬ）と電圧制御発振器（ＶＣＯ）を用い
た回路図を表したものである。入力データ信号は、同調
回路１１に取り込まれて基本周波数ｆｓ成分が抽出され
る。次に、同調回路１１の出力信号は、位相比較器１２
の一方の入力信号となる。位相比較器１２の出力信号
は、ループフィルタ１３を通過して電圧制御発振器（Ｖ
ＣＯ）１４の制御信号として供給される。電圧制御発振
器（ＶＣＯ）１４の発振出力信号は、分周器１５におい
て１／Ｎに分周され、位相比較器１２のもう一方の入力
信号として入力される。
【０００４】そして、電圧制御発振器（ＶＣＯ）１４の
出力発振周波数ｆｏが、入力周波数ｆｓ・Ｎに一致す
る、つまりｆｏ＝ｆｓ・Ｎになるように入力周波数と電
圧制御発振器（ＶＣＯ）１４の発振周波数を位相比較、
検出し、２つの位相差が最小になるように帰還制御させ
る。
出力発振周波数ｆｏが、入力周波数ｆｓ・Ｎに一致す
る、つまりｆｏ＝ｆｓ・Ｎになるように入力周波数と電
圧制御発振器（ＶＣＯ）１４の発振周波数を位相比較、
検出し、２つの位相差が最小になるように帰還制御させ
る。
【０００５】
【発明が解決しようとする課題】従来のクロック抽出回
路は、入力データ信号が完全なクロック信号を含まない
ため、位相同期回路（ＰＬＬ）や電圧制御発振器（ＶＣ
Ｏ）では完全にクロック信号の抽出が不可能であり、周
波数安定度が良くないという問題点がある。
路は、入力データ信号が完全なクロック信号を含まない
ため、位相同期回路（ＰＬＬ）や電圧制御発振器（ＶＣ
Ｏ）では完全にクロック信号の抽出が不可能であり、周
波数安定度が良くないという問題点がある。
【０００６】また、位相同期回路（ＰＬＬ）や電圧制御
発振器（ＶＣＯ）などは、装置の内部が複雑で高度なア
ナログ技術を要し、それらを使用することにより、部品
点数の増加が起こるという問題がある。
発振器（ＶＣＯ）などは、装置の内部が複雑で高度なア
ナログ技術を要し、それらを使用することにより、部品
点数の増加が起こるという問題がある。
【０００７】本発明の目的は、上述した問題点を解決す
る、アナログ系の回路構成を使わない自己同期式のクロ
ック抽出回路およびクロック抽出方法を提供することに
ある。
る、アナログ系の回路構成を使わない自己同期式のクロ
ック抽出回路およびクロック抽出方法を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明のクロック抽出回
路は、出力信号として同相信号と逆相信号を取りだすト
ランスと、同相信号、逆相信号のそれぞれを基準信号と
電圧比較する２つのコンパレータと、各コンパレータの
出力に接続された第１および第２のＯＲ論理回路と、第
１および第２のＯＲ論理回路の出力にそれぞれ接続され
た２つのモノステーブルマルチバイブレータと、各モノ
ステーブルマルチバイブレータの出力に接続された第３
のＯＲ論理回路とを備え、前記トランスの入力にバイポ
ーラ形式のデータ信号を入力することにより、第３のＯ
Ｒ論理回路出力よりクロック信号を抽出することを特徴
とする。
路は、出力信号として同相信号と逆相信号を取りだすト
ランスと、同相信号、逆相信号のそれぞれを基準信号と
電圧比較する２つのコンパレータと、各コンパレータの
出力に接続された第１および第２のＯＲ論理回路と、第
１および第２のＯＲ論理回路の出力にそれぞれ接続され
た２つのモノステーブルマルチバイブレータと、各モノ
ステーブルマルチバイブレータの出力に接続された第３
のＯＲ論理回路とを備え、前記トランスの入力にバイポ
ーラ形式のデータ信号を入力することにより、第３のＯ
Ｒ論理回路出力よりクロック信号を抽出することを特徴
とする。
【０００９】また、本発明のクロック抽出方法は、外部
から入力されたバイポーラのデータ信号を、同相側成分
と逆相側成分とに分離し、同相側成分と逆相側成分とを
それぞれモノステーブルマルチバイブレータへ入力し
て、入力データ信号のほぼ３／４ビット幅のパルスと
し、得られた同相側成分のパルスと逆相側成分のパルス
とをＯＲ論理することを特徴とする。
から入力されたバイポーラのデータ信号を、同相側成分
と逆相側成分とに分離し、同相側成分と逆相側成分とを
それぞれモノステーブルマルチバイブレータへ入力し
て、入力データ信号のほぼ３／４ビット幅のパルスと
し、得られた同相側成分のパルスと逆相側成分のパルス
とをＯＲ論理することを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１１】図１は、ＩＴＵ−ＴＧ．７０３準拠のＣｏ
ｄｉｒｅｃｔｉｏｎａｌインタフェース信号からクロッ
ク信号を生成する本発明のクロック抽出回路の一実施例
を示す回路図である。図２は、この実施例における各部
の信号を示すタイミングチャートである。
ｄｉｒｅｃｔｉｏｎａｌインタフェース信号からクロッ
ク信号を生成する本発明のクロック抽出回路の一実施例
を示す回路図である。図２は、この実施例における各部
の信号を示すタイミングチャートである。
【００１２】図１のクロック抽出回路は、出力信号とし
て同相信号と逆相信号を取り出すトランス１と、トラン
ス１からの同相信号を基準信号と電圧比較するコンパレ
ータ２と、トランス１からの逆相信号を基準信号と電圧
比較するコンパレータ３と、コンパレータ２の出力信号
を一方の入力信号とするＯＲ論理回路４と、コンパレー
タ３の出力信号を一方の入力信号とするＯＲ論理回路５
と、ＯＲ論理回路４の出力信号を入力するモノステーブ
ルマルチバイブレータ６と、ＯＲ論理回路５の出力信号
を入力するモノステーブルマルチバイブレータ７と、モ
ノステーブルマルチバイブレータ６の出力を一方の入力
信号とし、モノステーブルマルチバイブレータ７の出力
をもう一方の入力信号とするＯＲ論理回路８とにより構
成され、モノステーブルマルチバイブレータ６の出力を
ＯＲ論理回路４のもう一方の入力信号とし、モノステー
ブルマルチバイブレータ７の出力をＯＲ論理回路５のも
う一方の入力信号としている。
て同相信号と逆相信号を取り出すトランス１と、トラン
ス１からの同相信号を基準信号と電圧比較するコンパレ
ータ２と、トランス１からの逆相信号を基準信号と電圧
比較するコンパレータ３と、コンパレータ２の出力信号
を一方の入力信号とするＯＲ論理回路４と、コンパレー
タ３の出力信号を一方の入力信号とするＯＲ論理回路５
と、ＯＲ論理回路４の出力信号を入力するモノステーブ
ルマルチバイブレータ６と、ＯＲ論理回路５の出力信号
を入力するモノステーブルマルチバイブレータ７と、モ
ノステーブルマルチバイブレータ６の出力を一方の入力
信号とし、モノステーブルマルチバイブレータ７の出力
をもう一方の入力信号とするＯＲ論理回路８とにより構
成され、モノステーブルマルチバイブレータ６の出力を
ＯＲ論理回路４のもう一方の入力信号とし、モノステー
ブルマルチバイブレータ７の出力をＯＲ論理回路５のも
う一方の入力信号としている。
【００１３】次に、本実施例の動作を説明する。図１に
おいて、外部から入力されたバイポーラ形式のデータ信
号を、トランス１でＢ／Ｕ変換し、同相側成分と逆相側
成分とに分離する。コンパレータ２およびコンパレータ
３では、ユニポーラに変換された信号のロジックレベル
の判定を行い、コンパレータ２からは同相側成分のデー
タをＯＲ論理回路４へ、コンパレータ３からは逆相側成
分のデータをＯＲ論理回路５へそれぞれ入力する。この
ＯＲ論理回路４およびＯＲ論理回路５の出力を、それぞ
れモノステーブルマルチバイブレータ６およびモノステ
ーブルマルチバイブレータ７へ入力し、入力データ信号
のほぼ３／４ビット幅のパルスを出力する。
おいて、外部から入力されたバイポーラ形式のデータ信
号を、トランス１でＢ／Ｕ変換し、同相側成分と逆相側
成分とに分離する。コンパレータ２およびコンパレータ
３では、ユニポーラに変換された信号のロジックレベル
の判定を行い、コンパレータ２からは同相側成分のデー
タをＯＲ論理回路４へ、コンパレータ３からは逆相側成
分のデータをＯＲ論理回路５へそれぞれ入力する。この
ＯＲ論理回路４およびＯＲ論理回路５の出力を、それぞ
れモノステーブルマルチバイブレータ６およびモノステ
ーブルマルチバイブレータ７へ入力し、入力データ信号
のほぼ３／４ビット幅のパルスを出力する。
【００１４】入力データ信号は、コード化された１ビッ
ト長の信号の連続信号である。その信号は、１ビット長
を４等分してできた組合せのうち、２つの固定パターン
のどちらかである（１ビットでいうところの「１」、
「０」をそれぞれ符号化したもの）。モノステーブルマ
ルチバイブレータ６から出力されたもののうち、一方は
ＯＲ論理回路４へ入力され、もう一方はＯＲ論理回路８
へ入力される。モノステーブルマルチバイブレータ７か
ら出力されたもののうち、一方はＯＲ論理回路５へ入力
され、もう一方はＯＲ論理回路８へ入力される。ＯＲ論
理回路８からクロックタイミング信号が出力される。
ト長の信号の連続信号である。その信号は、１ビット長
を４等分してできた組合せのうち、２つの固定パターン
のどちらかである（１ビットでいうところの「１」、
「０」をそれぞれ符号化したもの）。モノステーブルマ
ルチバイブレータ６から出力されたもののうち、一方は
ＯＲ論理回路４へ入力され、もう一方はＯＲ論理回路８
へ入力される。モノステーブルマルチバイブレータ７か
ら出力されたもののうち、一方はＯＲ論理回路５へ入力
され、もう一方はＯＲ論理回路８へ入力される。ＯＲ論
理回路８からクロックタイミング信号が出力される。
【００１５】このようにして、アナログ系の回路構成を
使わずに、トランス、コンパレータ、マルチバイブレー
タ、ＯＲ論理回路のみで構成された回路により、コード
化された入力データ信号から正確なクロック信号を抽出
することができる。
使わずに、トランス、コンパレータ、マルチバイブレー
タ、ＯＲ論理回路のみで構成された回路により、コード
化された入力データ信号から正確なクロック信号を抽出
することができる。
【００１６】
【発明の効果】以上説明したように本発明のクロック抽
出回路は、外部からの供給なしに、入力データ信号から
簡単な構成で、しかも調整が少ないロジック回路のみで
クロックタイミング信号を抽出することができるという
効果を有する。
出回路は、外部からの供給なしに、入力データ信号から
簡単な構成で、しかも調整が少ないロジック回路のみで
クロックタイミング信号を抽出することができるという
効果を有する。
【図１】本発明のクロック抽出回路の一実施例を示す回
路図である。
路図である。
【図２】本実施例における各部の信号を示すタイミング
チャートである。
チャートである。
【図３】従来例を示すＰＬＬ同期再生回路のブロック図
である。
である。
【符号の説明】 １ トランス ２，３ コンパレータ ４，５，８ ＯＲ論理回路 ６，７ モノステーブルマルチバイブレータ １１ 同調回路 １２ 位相比較器 １３ ループフィルタ １４ 電圧制御発振器 １５ 分周器
Claims (5)
- 【請求項１】出力信号として同相信号と逆相信号を取り
出すトランスと、 同相信号、逆相信号のそれぞれを基準信号と電圧比較す
る２つのコンパレータと、 各コンパレータの出力に接続された第１および第２のＯ
Ｒ論理回路と、 第１および第２のＯＲ論理回路の出力にそれぞれ接続さ
れた２つのモノステーブルマルチバイブレータと、 各モノステーブルマルチバイブレータの出力に接続され
た第３のＯＲ論理回路とを備え、 前記トランスの入力にバイポーラ形式のデータ信号を入
力することにより、第３のＯＲ論理回路出力よりクロッ
ク信号を抽出することを特徴とするクロック抽出回路。 - 【請求項２】外部から入力されたバイポーラのデータ信
号を、Ｂ／Ｕ変換し、同相側成分と逆相側成分とに分離
するトランスと、 ユニポーラに変換された信号のロジックレベルの判定を
行う第１および第２のコンパレータと、 各コンパレータの出力に接続された第１および第２のＯ
Ｒ論理回路と、 第１および第２のＯＲ論理回路の出力にそれぞれ接続さ
れ、入力データ信号のほぼ３／４ビット幅のパルスを出
力する２つのモノステーブルマルチバイブレータと、 各モノステーブルマルチバイブレータの出力に接続され
た第３のＯＲ論理回路と、 を備えることを特徴とするクロック抽出回路。 - 【請求項３】外部から入力されたバイポーラのデータ信
号を、Ｂ／Ｕ変換し、同相側成分と逆相側成分とに分離
するトランスと、 トランスからの同相信号を基準信号と電圧比較する第１
のコンパレータと、 トランスからの逆相信号を基準信号と電圧比較する第２
のコンパレータと、 第１のコンパレータの出力を一方の入力信号とする第１
のＯＲ論理回路と、 第２のコンパレータの出力を一方の入力信号とする第２
のＯＲ論理回路と、 第１のＯＲ論理回路の出力信号を入力し、入力データ信
号のほぼ３／４ビット幅のパルスを出力する第１のモノ
ステーブルマルチバイブレータと、 第２のＯＲ論理回路の出力信号を入力し、入力データ信
号のほぼ３／４ビット幅のパルスを出力する第２のモノ
ステーブルマルチバイブレータと、 第１のモノステーブルマルチバイブレータの出力を一方
の入力信号とし、第２のモノステーブルマルチバイブレ
ータの出力をもう一方の入力信号する第３のＯＲ論理回
路とを備え、 前記第１のモノステーブルマルチバイブレータの出力を
前記第１のＯＲ論理回路のもう一方の入力信号とし、前
記第２のモノステーブルマルチバイブレータの出力を前
記第２のＯＲ論理回路のもう一方の入力信号とすること
を特徴とするクロック抽出回路。 - 【請求項４】外部から入力されたバイポーラのデータ信
号を、同相側成分と逆相側成分とに分離し、 同相側成分と逆相側成分とをそれぞれモノステーブルマ
ルチバイブレータへ入力して、入力データ信号のほぼ３
／４ビット幅のパルスとし、 得られた同相側成分のパルスと逆相側成分のパルスとを
ＯＲ論理することを特徴とするクロック抽出方法。 - 【請求項５】外部から入力されたバイポーラのデータ信
号を、同相側成分と逆相側成分とに分離し、 第１および第２のコンパレータによりユニポーラに変換
された信号のロジックレベルの判定を行い、 第１のコンパレータからの同相側成分のデータを第１の
ＯＲ論理回路へ入力するとともに、第２のコンパレ一夕
からの逆相側成分のデータを第２のＯＲ論理回路へ入力
し、 第１および第２のＯＲ論理回路の出力をそれぞれ第１お
よび第２のモノステーブルマルチバイブレータへ入力
し、入力データ信号のほぼ３／４ビット幅のパルスを出
力し、 出力されたもののうち、一方は第１および第２のＯＲ論
理回路へ入力し、もう一方はともに第３のＯＲ論理回路
へ入力することを特徴とするクロック抽出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333252A JPH10173640A (ja) | 1996-12-13 | 1996-12-13 | クロック抽出回路およびクロック抽出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333252A JPH10173640A (ja) | 1996-12-13 | 1996-12-13 | クロック抽出回路およびクロック抽出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173640A true JPH10173640A (ja) | 1998-06-26 |
Family
ID=18264035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8333252A Pending JPH10173640A (ja) | 1996-12-13 | 1996-12-13 | クロック抽出回路およびクロック抽出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598102B1 (en) | 1999-06-30 | 2003-07-22 | Kabushiki Kaisha Toshiba | Serial signal transmission apparatus |
| JP2007074492A (ja) * | 2005-09-08 | 2007-03-22 | Nec Engineering Ltd | クロック位相同期回路 |
-
1996
- 1996-12-13 JP JP8333252A patent/JPH10173640A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598102B1 (en) | 1999-06-30 | 2003-07-22 | Kabushiki Kaisha Toshiba | Serial signal transmission apparatus |
| JP2007074492A (ja) * | 2005-09-08 | 2007-03-22 | Nec Engineering Ltd | クロック位相同期回路 |
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