JPH10178170A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10178170A JPH10178170A JP33945496A JP33945496A JPH10178170A JP H10178170 A JPH10178170 A JP H10178170A JP 33945496 A JP33945496 A JP 33945496A JP 33945496 A JP33945496 A JP 33945496A JP H10178170 A JPH10178170 A JP H10178170A
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- silicon oxide
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Abstract
(57)【要約】
【課題】 半導体基板とゲート絶縁膜との界面及びゲー
ト絶縁膜を構成する２つの層の界面等の界面準位や固定
電荷を低減することができて、ゲート長が約０．１μｍ
以下の微細なＭＯＳトランジスタに適用することができ
る半導体装置及びその製造方法を提供する。 【解決手段】 シリコン半導体基板１１の表面を硝酸に
浸漬して、シリコン酸化膜１３を形成する。その後、窒
素雰囲気中でアニールを施し、シリコン酸化膜１３を緻
密化する。次に、基板１１上の全面にＴａ2 Ｏ5 膜１４
を形成する。この場合、シリコン酸化膜１３及びＴａ2
Ｏ5 膜１４の合計の厚さをシリコン酸化膜換算で約２ｎ
ｍとする。その後、Ｔａ2 Ｏ5 膜１４上にゲート電極１
５を形成し、基板１１の表層に不純物拡散領域１７を形
成する。
ト絶縁膜を構成する２つの層の界面等の界面準位や固定
電荷を低減することができて、ゲート長が約０．１μｍ
以下の微細なＭＯＳトランジスタに適用することができ
る半導体装置及びその製造方法を提供する。 【解決手段】 シリコン半導体基板１１の表面を硝酸に
浸漬して、シリコン酸化膜１３を形成する。その後、窒
素雰囲気中でアニールを施し、シリコン酸化膜１３を緻
密化する。次に、基板１１上の全面にＴａ2 Ｏ5 膜１４
を形成する。この場合、シリコン酸化膜１３及びＴａ2
Ｏ5 膜１４の合計の厚さをシリコン酸化膜換算で約２ｎ
ｍとする。その後、Ｔａ2 Ｏ5 膜１４上にゲート電極１
５を形成し、基板１１の表層に不純物拡散領域１７を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化されたＭＯ
Ｓトランジスタにより構成される半導体装置及びその製
造方法に関する。
Ｓトランジスタにより構成される半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】近年、半導体装置はより一層の高集積化
及び微細化が促進されており、ゲート長が０．１μｍ以
下のＭＯＳトランジスタの実用化が要望されている。こ
のような微細なＭＯＳトランジスタでは、ゲート酸化膜
の膜厚が２ｎｍ程度になると予想される。
及び微細化が促進されており、ゲート長が０．１μｍ以
下のＭＯＳトランジスタの実用化が要望されている。こ
のような微細なＭＯＳトランジスタでは、ゲート酸化膜
の膜厚が２ｎｍ程度になると予想される。
【０００３】しかしながら、ゲート酸化膜の膜厚が３ｎ
ｍ以下になると、直接トンネル現象が顕著になり、ゲー
トリーク電流が急増する。ゲートリーク電流が増大する
と、トランジスタの信頼性が低下するだけでなく、消費
電力増加も無視できない。また、従来は、通常、基板表
面を熱酸化させることによりゲート酸化膜を形成してい
る。しかし、熱酸化により膜厚が３ｎｍ以下のゲート酸
化膜を制御性よく形成することは困難である。ゲート長
が０．１μｍ以下のＭＯＳトランジスタの場合、ゲート
酸化膜の僅かな膜厚の揺らぎにより、トランジスタのス
レッショルド電圧Ｖthやゲートリーク電流等の特性が大
きく変化してしまう。
ｍ以下になると、直接トンネル現象が顕著になり、ゲー
トリーク電流が急増する。ゲートリーク電流が増大する
と、トランジスタの信頼性が低下するだけでなく、消費
電力増加も無視できない。また、従来は、通常、基板表
面を熱酸化させることによりゲート酸化膜を形成してい
る。しかし、熱酸化により膜厚が３ｎｍ以下のゲート酸
化膜を制御性よく形成することは困難である。ゲート長
が０．１μｍ以下のＭＯＳトランジスタの場合、ゲート
酸化膜の僅かな膜厚の揺らぎにより、トランジスタのス
レッショルド電圧Ｖthやゲートリーク電流等の特性が大
きく変化してしまう。
【０００４】従って、ゲート長が０．１μｍ以下の微細
なＭＯＳトランジスタを形成するためには、ゲート絶縁
膜の材料として高誘電率材料を使用し、実膜厚を厚くす
る必要がある。従来、高誘電率であり、微細なＭＯＳト
ランジスタのゲート絶縁膜材料として、Ｔａ2 Ｏ5 （タ
ンタルオキサイド）が有望視されている。また、Ｔａ2
Ｏ5 は、ギガビットＤＲＡＭ用のキャパシタ材料として
も研究されており、窒化膜との２層構造とすることによ
りリーク電流が改善されることが判明している。
なＭＯＳトランジスタを形成するためには、ゲート絶縁
膜の材料として高誘電率材料を使用し、実膜厚を厚くす
る必要がある。従来、高誘電率であり、微細なＭＯＳト
ランジスタのゲート絶縁膜材料として、Ｔａ2 Ｏ5 （タ
ンタルオキサイド）が有望視されている。また、Ｔａ2
Ｏ5 は、ギガビットＤＲＡＭ用のキャパシタ材料として
も研究されており、窒化膜との２層構造とすることによ
りリーク電流が改善されることが判明している。
【０００５】
【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜としてシリコン基板上にＴａ2 Ｏ5 膜又は窒化膜
とＴａ2 Ｏ5 膜との２層膜を形成すると、シリコン基板
とＴａ2 Ｏ5 膜との界面、シリコン基板と窒化膜の界面
又は窒化膜とＴａ2 Ｏ5 膜との界面に多量の界面準位や
固定電荷が存在し、トランジスタのスレッショルド電圧
Ｖthが不安定になったり、増幅率（ｇm ）等の特性にば
らつきが発生するという問題点がある。
絶縁膜としてシリコン基板上にＴａ2 Ｏ5 膜又は窒化膜
とＴａ2 Ｏ5 膜との２層膜を形成すると、シリコン基板
とＴａ2 Ｏ5 膜との界面、シリコン基板と窒化膜の界面
又は窒化膜とＴａ2 Ｏ5 膜との界面に多量の界面準位や
固定電荷が存在し、トランジスタのスレッショルド電圧
Ｖthが不安定になったり、増幅率（ｇm ）等の特性にば
らつきが発生するという問題点がある。
【０００６】本発明は、上記の従来例の問題点に鑑みて
創作されたものであり、半導体基板とゲート絶縁膜との
界面及びゲート絶縁膜を構成する２つの層の界面等の界
面準位や固定電荷を低減することができて、ゲート長が
約０．１μｍ以下の微細なＭＯＳトランジスタに適用す
ることができる半導体装置及びその製造方法を提供する
ことである。
創作されたものであり、半導体基板とゲート絶縁膜との
界面及びゲート絶縁膜を構成する２つの層の界面等の界
面準位や固定電荷を低減することができて、ゲート長が
約０．１μｍ以下の微細なＭＯＳトランジスタに適用す
ることができる半導体装置及びその製造方法を提供する
ことである。
【０００７】
【課題を解決するための手段】上記した課題は、表層が
シリコンからなる半導体基板と、前記半導体基板の表層
に相互に離隔して形成された一対の不純物拡散領域と、
前記一対の不純物拡散領域の間の前記半導体基板上に形
成されたシリコン酸化膜と、前記シリコン酸化膜上に形
成されたＴａ2 Ｏ5 膜と、前記Ｔａ2 Ｏ5 膜上に形成さ
れたゲート電極とを有することを特徴とする半導体装置
により解決する。
シリコンからなる半導体基板と、前記半導体基板の表層
に相互に離隔して形成された一対の不純物拡散領域と、
前記一対の不純物拡散領域の間の前記半導体基板上に形
成されたシリコン酸化膜と、前記シリコン酸化膜上に形
成されたＴａ2 Ｏ5 膜と、前記Ｔａ2 Ｏ5 膜上に形成さ
れたゲート電極とを有することを特徴とする半導体装置
により解決する。
【０００８】上記した課題は、表層がシリコンからなる
半導体基板と、前記半導体基板の表層に相互に離隔して
形成された一対の不純物拡散領域と、前記一対の不純物
拡散領域の間の前記半導体基板上に形成された極薄いシ
リコン酸化膜と、前記シリコン酸化膜上に形成されたＴ
ａ2 Ｏ5 膜と、前記Ｔａ2 Ｏ5 膜上に形成されたゲート
電極とを有することを特徴とする半導体装置により解決
する。
半導体基板と、前記半導体基板の表層に相互に離隔して
形成された一対の不純物拡散領域と、前記一対の不純物
拡散領域の間の前記半導体基板上に形成された極薄いシ
リコン酸化膜と、前記シリコン酸化膜上に形成されたＴ
ａ2 Ｏ5 膜と、前記Ｔａ2 Ｏ5 膜上に形成されたゲート
電極とを有することを特徴とする半導体装置により解決
する。
【０００９】上記した課題は、表層がシリコンからなる
半導体基板の表面を酸化剤により酸化させてシリコン酸
化膜を形成する工程と、不活性ガス雰囲気中で前記シリ
コン酸化膜をアニールする工程と、前記シリコン酸化膜
上にＴａ2 Ｏ5 膜を形成する工程と、前記Ｔａ2 Ｏ5 膜
上にゲート電極を形成する工程とを有することを特徴と
する半導体装置の製造方法により解決する。
半導体基板の表面を酸化剤により酸化させてシリコン酸
化膜を形成する工程と、不活性ガス雰囲気中で前記シリ
コン酸化膜をアニールする工程と、前記シリコン酸化膜
上にＴａ2 Ｏ5 膜を形成する工程と、前記Ｔａ2 Ｏ5 膜
上にゲート電極を形成する工程とを有することを特徴と
する半導体装置の製造方法により解決する。
【００１０】上記した課題は、表層がシリコンからなる
半導体基板の表面を窒素を含むガスで酸窒化してシリコ
ン酸窒化膜を形成する工程と、前記シリコン酸窒化膜上
にＴａ2 Ｏ5 膜を形成する工程と、前記Ｔａ2 Ｏ5 膜上
にゲート電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法により解決する。以下、本発明
の作用について説明する。
半導体基板の表面を窒素を含むガスで酸窒化してシリコ
ン酸窒化膜を形成する工程と、前記シリコン酸窒化膜上
にＴａ2 Ｏ5 膜を形成する工程と、前記Ｔａ2 Ｏ5 膜上
にゲート電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法により解決する。以下、本発明
の作用について説明する。
【００１１】本発明においては、表層がシリコンからな
る半導体基板とその上のＴａ2 Ｏ5膜との間にシリコン
酸化膜又はシリコン酸窒化膜を介在させる。半導体基板
上にシリコン酸化膜やシリコン酸窒化膜を形成した場合
は、シリコン基板との界面に発生する界面準位や固定電
荷が極めて少なくなり、また、シリコン酸化膜又はシリ
コン酸窒化膜とＴａ2 Ｏ5 膜との界面にも界面準位や固
定電荷が発生しにくくなる。これにより、ＭＯＳトラン
ジスタのスレッショルド電圧Ｖthや増幅率等の特性が安
定する。
る半導体基板とその上のＴａ2 Ｏ5膜との間にシリコン
酸化膜又はシリコン酸窒化膜を介在させる。半導体基板
上にシリコン酸化膜やシリコン酸窒化膜を形成した場合
は、シリコン基板との界面に発生する界面準位や固定電
荷が極めて少なくなり、また、シリコン酸化膜又はシリ
コン酸窒化膜とＴａ2 Ｏ5 膜との界面にも界面準位や固
定電荷が発生しにくくなる。これにより、ＭＯＳトラン
ジスタのスレッショルド電圧Ｖthや増幅率等の特性が安
定する。
【００１２】また、本発明方法においては、半導体基板
の表面を硝酸等の酸化剤を用いて酸化させ、その後窒素
等の不活性ガス雰囲気中でアニールすることにより、シ
リコン酸化膜を形成する。このようにしてシリコン酸化
膜を形成することにより、薄く、且つ均一な厚さのシリ
コン酸化膜を形成することができる。また、上記の方法
に替えて、シリコン基板の表面をＮ2 又はＮＯ等の窒素
を含むガスで酸窒化することにより、微量の窒素を含む
シリコン酸化物からなり、薄く且つ均一な厚さのシリコ
ン酸窒化膜を形成し、このシリコン酸窒化膜上にＴａ 2
Ｏ5 膜を形成してもよい。
の表面を硝酸等の酸化剤を用いて酸化させ、その後窒素
等の不活性ガス雰囲気中でアニールすることにより、シ
リコン酸化膜を形成する。このようにしてシリコン酸化
膜を形成することにより、薄く、且つ均一な厚さのシリ
コン酸化膜を形成することができる。また、上記の方法
に替えて、シリコン基板の表面をＮ2 又はＮＯ等の窒素
を含むガスで酸窒化することにより、微量の窒素を含む
シリコン酸化物からなり、薄く且つ均一な厚さのシリコ
ン酸窒化膜を形成し、このシリコン酸窒化膜上にＴａ 2
Ｏ5 膜を形成してもよい。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態）図１〜図３は本発明の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。
て、添付の図面を参照して説明する。 （第１の実施の形態）図１〜図３は本発明の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。
【００１４】まず、図１に示すように、通常の方法によ
り、シリコン半導体基板１１の表面を選択酸化させて、
半導体基板１１を複数の素子領域に分離するＬＯＣＯＳ
（Local Oxidation of Silicon）膜１２を形成する。次
に、図２に示すように、半導体基板１１の表面を硝酸に
浸漬しその表面を化学的に酸化させて、シリコン酸化膜
（ＳｉＯ2 膜）１３を形成する。このシリコン酸化膜１
３は比較的密度が低く、特性もよくない。そこで、本実
施の形態では、次に、窒素雰囲気中で基板１１を約７０
０〜８００℃に加熱し、約１０〜２０分間保持すること
によりアニールを施す。これにより、シリコン酸化膜１
３の組織が緻密化して、熱酸化膜に近い安定な酸化膜が
得られる。また、上記の条件では、シリコン酸化１３の
厚さが約１ｎｍになる。なお、シリコン酸化膜１３の膜
厚はできるだけ薄く形成することが好ましい。上述の方
法により、熱酸化法により形成したシリコン酸化膜に比
べて、薄く且つ均一な厚さのシリコン酸化膜が形成でき
る。
り、シリコン半導体基板１１の表面を選択酸化させて、
半導体基板１１を複数の素子領域に分離するＬＯＣＯＳ
（Local Oxidation of Silicon）膜１２を形成する。次
に、図２に示すように、半導体基板１１の表面を硝酸に
浸漬しその表面を化学的に酸化させて、シリコン酸化膜
（ＳｉＯ2 膜）１３を形成する。このシリコン酸化膜１
３は比較的密度が低く、特性もよくない。そこで、本実
施の形態では、次に、窒素雰囲気中で基板１１を約７０
０〜８００℃に加熱し、約１０〜２０分間保持すること
によりアニールを施す。これにより、シリコン酸化膜１
３の組織が緻密化して、熱酸化膜に近い安定な酸化膜が
得られる。また、上記の条件では、シリコン酸化１３の
厚さが約１ｎｍになる。なお、シリコン酸化膜１３の膜
厚はできるだけ薄く形成することが好ましい。上述の方
法により、熱酸化法により形成したシリコン酸化膜に比
べて、薄く且つ均一な厚さのシリコン酸化膜が形成でき
る。
【００１５】その後、ＣＶＤ法により、基板１１上の全
面にＴａ2 Ｏ5 を堆積して、厚さが約５ｎｍのＴａ2 Ｏ
5 膜１４を形成する。なお、シリコン酸化膜１３とＴａ
2 Ｏ 5 膜１４とにより構成されるゲート絶縁膜の厚さ
は、シリコン酸化膜換算（シリコン酸化膜の比誘電率を
３．９としたときの膜厚換算）で３ｎｍ以下、より好ま
しくは２ｎｍ程度とすることが好ましい。
面にＴａ2 Ｏ5 を堆積して、厚さが約５ｎｍのＴａ2 Ｏ
5 膜１４を形成する。なお、シリコン酸化膜１３とＴａ
2 Ｏ 5 膜１４とにより構成されるゲート絶縁膜の厚さ
は、シリコン酸化膜換算（シリコン酸化膜の比誘電率を
３．９としたときの膜厚換算）で３ｎｍ以下、より好ま
しくは２ｎｍ程度とすることが好ましい。
【００１６】次いで、図３に示すように、ゲート電極と
して、仕事関数がｐ型Ｓｉとｎ型Ｓｉとのバンドギャッ
プのほぼ中間にあるＴｉＮをＣＶＤ法により堆積した
後、フォトリソグラフィ工程によってＴｉＮを所定の形
状にパターニングすることによりゲート電極１５を形成
する。その後、図４に示すように、従来と同様にして、
ゲート電極１５の両側にサイドウォール１６を形成し、
シリコン基板１１の表層に不純物を選択的に導入し、ソ
ース／ドレイン領域となる不純物拡散領域１７を形成す
る。これにより、本実施の形態の半導体装置が完成す
る。
して、仕事関数がｐ型Ｓｉとｎ型Ｓｉとのバンドギャッ
プのほぼ中間にあるＴｉＮをＣＶＤ法により堆積した
後、フォトリソグラフィ工程によってＴｉＮを所定の形
状にパターニングすることによりゲート電極１５を形成
する。その後、図４に示すように、従来と同様にして、
ゲート電極１５の両側にサイドウォール１６を形成し、
シリコン基板１１の表層に不純物を選択的に導入し、ソ
ース／ドレイン領域となる不純物拡散領域１７を形成す
る。これにより、本実施の形態の半導体装置が完成す
る。
【００１７】本実施の形態においては、ゲート絶縁膜と
してシリコン酸化膜１３とＴａ2 Ｏ 5 膜１４との２層構
造の膜を形成するので、界面準位や固定電荷の発生を抑
制することができる。これにより、スレッショルド電圧
Ｖthが安定であり、且つ特性のばらつきを回避できて、
ゲート長が０. １μm 以下の微細なＭＯＳトランジスタ
を形成することができる。
してシリコン酸化膜１３とＴａ2 Ｏ 5 膜１４との２層構
造の膜を形成するので、界面準位や固定電荷の発生を抑
制することができる。これにより、スレッショルド電圧
Ｖthが安定であり、且つ特性のばらつきを回避できて、
ゲート長が０. １μm 以下の微細なＭＯＳトランジスタ
を形成することができる。
【００１８】このようにして形成された半導体装置は、
ゲート絶縁膜がシリコン酸化膜１３とＴａ2 Ｏ5 膜１４
との２層構造で構成されているので、ゲートリーク電流
が少ないとともに、半導体基板１１とシリコン酸化膜１
３との界面及びシリコン酸化膜１３とＴａ2 Ｏ5 膜１４
との界面の界面準位や固定電荷が少なく、キャリア移動
度の劣化が抑制され、良好でばらつきが少ないデバイス
特性が得られる。
ゲート絶縁膜がシリコン酸化膜１３とＴａ2 Ｏ5 膜１４
との２層構造で構成されているので、ゲートリーク電流
が少ないとともに、半導体基板１１とシリコン酸化膜１
３との界面及びシリコン酸化膜１３とＴａ2 Ｏ5 膜１４
との界面の界面準位や固定電荷が少なく、キャリア移動
度の劣化が抑制され、良好でばらつきが少ないデバイス
特性が得られる。
【００１９】なお、上述の例においては、酸化剤として
硝酸を使用したが、それ以外の酸化剤を使用してシリコ
ン基板表面に酸化膜を形成してもよい。また、上述の例
においては窒素雰囲気中でアニールしたが、アルゴン等
の他の不活性ガスを使用してもよい。 （第２の実施の形態）図５，６は本発明の第２の実施の
形態の半導体装置の製造方法を工程順に示す断面図であ
る。
硝酸を使用したが、それ以外の酸化剤を使用してシリコ
ン基板表面に酸化膜を形成してもよい。また、上述の例
においては窒素雰囲気中でアニールしたが、アルゴン等
の他の不活性ガスを使用してもよい。 （第２の実施の形態）図５，６は本発明の第２の実施の
形態の半導体装置の製造方法を工程順に示す断面図であ
る。
【００２０】まず、図５に示すように、第１の実施の形
態と同様にして、シリコン基板１１の表面にＬＯＣＯＳ
膜１２を選択的に形成し、シリコン基板１１を複数の素
子領域に分離する。次に、ＮＯガス雰囲気中で基板１１
を約８００℃に加熱し、基板１１の表面上に厚さが約１
ｎｍ以下のシリコン酸窒化膜２３を形成する。このシリ
コン酸窒化膜２３は、酸化膜中に微量の窒素を含んだ構
造を有し、ほとんどシリコン酸化膜と同様の特性を示
す。なお、ＮＯガス雰囲気に替えて、Ｎ2 ガスやその他
の窒素を含むガスの雰囲気中でシリコン基板１１を加熱
しても、シリコン基板１１の表面上に同様の酸窒化膜を
形成することができる。
態と同様にして、シリコン基板１１の表面にＬＯＣＯＳ
膜１２を選択的に形成し、シリコン基板１１を複数の素
子領域に分離する。次に、ＮＯガス雰囲気中で基板１１
を約８００℃に加熱し、基板１１の表面上に厚さが約１
ｎｍ以下のシリコン酸窒化膜２３を形成する。このシリ
コン酸窒化膜２３は、酸化膜中に微量の窒素を含んだ構
造を有し、ほとんどシリコン酸化膜と同様の特性を示
す。なお、ＮＯガス雰囲気に替えて、Ｎ2 ガスやその他
の窒素を含むガスの雰囲気中でシリコン基板１１を加熱
しても、シリコン基板１１の表面上に同様の酸窒化膜を
形成することができる。
【００２１】次に、ＣＶＤ法によりＴａ2 Ｏ5 を堆積し
て、厚さが５ｎｍのＴａ2 Ｏ5 膜１４を形成する。次い
で、図６に示すように、Ｔａ2 Ｏ5 膜１４上にＴｉＮか
らなるゲート電極１５を選択的に形成する。その後、従
来と同様にして、ゲート電極１５の両側にサイドウォー
ル１６を形成し、シリコン基板１１の表層に不純物を選
択的に導入して、ソース／ドレイン領域となる不純物拡
散領域１７を形成する。これにより、本実施の形態の半
導体装置が完成する。
て、厚さが５ｎｍのＴａ2 Ｏ5 膜１４を形成する。次い
で、図６に示すように、Ｔａ2 Ｏ5 膜１４上にＴｉＮか
らなるゲート電極１５を選択的に形成する。その後、従
来と同様にして、ゲート電極１５の両側にサイドウォー
ル１６を形成し、シリコン基板１１の表層に不純物を選
択的に導入して、ソース／ドレイン領域となる不純物拡
散領域１７を形成する。これにより、本実施の形態の半
導体装置が完成する。
【００２２】本実施の形態においても、ゲート絶縁膜と
して酸窒化膜２３とＴａ2 Ｏ5 膜１４との２層構造の膜
を形成するので、界面準位や固定電荷の発生を抑制する
ことができる。これにより、第１の実施の形態と同様
に、スレッショルド電圧Ｖthが安定であり、且つ特性の
ばらつきを回避できて、ゲート長が０. １μm 以下の微
細なＭＯＳトランジスタを形成することができる。
して酸窒化膜２３とＴａ2 Ｏ5 膜１４との２層構造の膜
を形成するので、界面準位や固定電荷の発生を抑制する
ことができる。これにより、第１の実施の形態と同様
に、スレッショルド電圧Ｖthが安定であり、且つ特性の
ばらつきを回避できて、ゲート長が０. １μm 以下の微
細なＭＯＳトランジスタを形成することができる。
【００２３】なお、上述の第１及び第２の実施の形態に
おいて、Ｔａ2 Ｏ5 膜１４を形成した後、Ｏ3 又は酸素
プラズマを使用してＴａ2 Ｏ5 膜１４をアニール処理し
てもよい。これにより、Ｔａ2 Ｏ5 膜１４中に酸素が進
入して、Ｔａ2 Ｏ5 膜１４と酸化膜１３又は酸窒化膜２
３との界面の界面準位や固定電荷がより一層低減され
る。
おいて、Ｔａ2 Ｏ5 膜１４を形成した後、Ｏ3 又は酸素
プラズマを使用してＴａ2 Ｏ5 膜１４をアニール処理し
てもよい。これにより、Ｔａ2 Ｏ5 膜１４中に酸素が進
入して、Ｔａ2 Ｏ5 膜１４と酸化膜１３又は酸窒化膜２
３との界面の界面準位や固定電荷がより一層低減され
る。
【００２４】
【発明の効果】以上説明したように、本発明において
は、半導体基板の表面とＴａ2 Ｏ5 膜との間にシリコン
酸化膜又はシリコン酸窒化膜が介在しているので、各界
面に存在する界面準位や固定電荷が著しく低減される。
これにより、スレッショルド電圧や増幅率等の特性が安
定し、ゲート長が約０．１μｍと微細なＭＯＳトランジ
スタが得られ、半導体装置のより一層の高集積化に貢献
するという効果を奏する。
は、半導体基板の表面とＴａ2 Ｏ5 膜との間にシリコン
酸化膜又はシリコン酸窒化膜が介在しているので、各界
面に存在する界面準位や固定電荷が著しく低減される。
これにより、スレッショルド電圧や増幅率等の特性が安
定し、ゲート長が約０．１μｍと微細なＭＯＳトランジ
スタが得られ、半導体装置のより一層の高集積化に貢献
するという効果を奏する。
【００２５】また、本発明方法においては、半導体基板
の表面を硝酸等の酸化剤を用いて酸化させ、その後不活
性ガス雰囲気中でアニールするか、又は半導体基板の表
面を窒素を含むガスで酸窒化することにより、薄く且つ
均一な厚さのシリコン酸化膜又はシリコン酸窒化膜を形
成し、その上にＴａ2 Ｏ5 膜を形成するので、半導体基
板とゲート絶縁膜との界面等の界面準位や固定電荷を低
減することができて、良好な特性を有する微細なＭＯＳ
トランジスタにより構成される半導体装置を製造するこ
とができる。
の表面を硝酸等の酸化剤を用いて酸化させ、その後不活
性ガス雰囲気中でアニールするか、又は半導体基板の表
面を窒素を含むガスで酸窒化することにより、薄く且つ
均一な厚さのシリコン酸化膜又はシリコン酸窒化膜を形
成し、その上にＴａ2 Ｏ5 膜を形成するので、半導体基
板とゲート絶縁膜との界面等の界面準位や固定電荷を低
減することができて、良好な特性を有する微細なＭＯＳ
トランジスタにより構成される半導体装置を製造するこ
とができる。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その１）である。
方法を示す断面図（その１）である。
【図２】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その２）である。
方法を示す断面図（その２）である。
【図３】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その３）である。
方法を示す断面図（その３）である。
【図４】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その４）である。
方法を示す断面図（その４）である。
【図５】本発明の第２の実施の形態の半導体装置の製造
方法を示す断面図（その１）である。
方法を示す断面図（その１）である。
【図６】本発明の第２の実施の形態の半導体装置の製造
方法を示す断面図（その２）である。
方法を示す断面図（その２）である。
１１ シリコン半導体基板 １２ ＬＯＣＯＳ膜 １３ シリコン酸化膜 １４，２４ Ｔａ2 Ｏ5 膜 １５ ゲート電極 １６ サイドウォール １７ 不純物拡散領域 ２３ シリコン酸窒化膜
Claims (7)
- 【請求項１】 表層がシリコンからなる半導体基板と、 前記半導体基板の表層に相互に離隔して形成された一対
の不純物拡散領域と、 前記一対の不純物拡散領域の間の前記半導体基板上に形
成されたシリコン酸化膜と、 前記シリコン酸化膜上に形成されたＴａ2 Ｏ5 膜と、 前記Ｔａ2 Ｏ5 膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。 - 【請求項２】 前記シリコン酸化膜と前記Ｔａ2 Ｏ5 膜
との合計の膜厚がシリコン酸化膜換算で３ｎｍ以下であ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 表層がシリコンからなる半導体基板と、 前記半導体基板の表層に相互に離隔して形成された一対
の不純物拡散領域と、 前記一対の不純物拡散領域の間の前記半導体基板上に形
成されたシリコン酸窒化膜と、 前記シリコン酸窒化膜上に形成されたＴａ2 Ｏ5 膜と、 前記Ｔａ2 Ｏ5 膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。 - 【請求項４】 前記シリコン酸窒化膜と前記Ｔａ2 Ｏ5
膜との合計の膜厚がシリコン酸化膜換算で３ｎｍ以下で
あることを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 表層がシリコンからなる半導体基板の表
面を酸化剤により酸化させてシリコン酸化膜を形成する
工程と、 不活性ガス雰囲気中で前記シリコン酸化膜をアニールす
る工程と、 前記シリコン酸化膜上にＴａ2 Ｏ5 膜を形成する工程
と、 前記Ｔａ2 Ｏ5 膜上にゲート電極を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項６】 表層がシリコンからなる半導体基板の表
面を窒素を含むガスで酸窒化してシリコン酸窒化膜を形
成する工程と、 前記シリコン酸窒化膜上にＴａ2 Ｏ5 膜を形成する工程
と、 前記Ｔａ2 Ｏ5 膜上にゲート電極を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記Ｔａ2 Ｏ5 膜を形成した後、Ｏ3 又
は酸素プラズマ中で前記Ｔａ2 Ｏ5 膜をアニールする工
程を有することを特徴とする請求項５又は６に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33945496A JPH10178170A (ja) | 1996-12-19 | 1996-12-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33945496A JPH10178170A (ja) | 1996-12-19 | 1996-12-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178170A true JPH10178170A (ja) | 1998-06-30 |
Family
ID=18327626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33945496A Withdrawn JPH10178170A (ja) | 1996-12-19 | 1996-12-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10178170A (ja) |
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- 1996-12-19 JP JP33945496A patent/JPH10178170A/ja not_active Withdrawn
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