JPH10187202A - マイクロプロセッサ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、障害発生時にも連続制御を維持し
て稼働率及び信頼性の向上を図りつつ、コスト及びハー
ドウェアの実装スペースの削減を図る。 【解決手段】 マイクロプロセッサ１と、マイクロプロ
セッサ１で実行する制御プログラムを保存する第１の記
憶手段６と、制御プログラムとマイクロプロセッサ１の
処理から得られるデータとを記憶し当該記憶内容をマイ
クロプロセッサ１に供給する高速な第２の記憶手段７
と、制御プログラムと第２の記憶手段７内のデータと同
一のデータとを記憶する高速な第３の記憶手段８と、マ
イクロプロセッサ１が第２の記憶手段７と第３の記憶手
段８のいずれの記憶内容で処理を行なうかを選択する手
段２５と、当該供給された記憶内容に基づくマイクロプ
ロセッサ１の処理結果得られる新規のデータを第２の記
憶手段７及び第３の記憶手段８の双方に同時に書込む手
段３０とを備えたマイクロプロセッサ制御装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、鉄鋼の圧延プラン
ト用モータドライブ制御装置、原子力発電における冷却
水循環ポンプ用モータドライブ制御装置、鉄道車両用モ
ータドライブ制御装置、電力系統における保護継電器リ
レー制御装置、電力変換制御装置等のような高い信頼性
と連続制御が要求されるマイクロプロセッサ制御装置に
関する。

【０００２】

【従来の技術】鉄鋼の圧延プラント用モータドライブ制
御装置、原子力発電における冷却水循環ポンプ用モータ
ドライブ制御装置、鉄道車両用モータドライブ制御装
置、電力系統における保護継電器リレー制御装置、電力
変換制御装置等のマイクロプロセッサ制御装置で高い信
頼性と連続制御が要求されるため、マイクロプロセッサ
に異常が発生した場合の障害の回避が重要となってい
る。

【０００３】近年、マイクロプロセッサ制御装置のマイ
クロプロセッサは高速化され、この高速性を発揮するに
はＲＡＭなどの記憶手段の高速化が不可欠となってい
る。この種の高速動作可能なＲＡＭとしては、スタティ
ックＲＡＭ（以下、ＳＲＡＭという）やダイナミックＲ
ＡＭ（以下、ＤＲＡＭという）が利用される。

【０００４】図８は、このようなマイクロプロセッサ制
御装置による処理の一例を示す概略図である。図８
（ａ）において、このマイクロプロセッサ制御装置に搭
載されたマイクロプロセッサ１は、ＲＯＭ２から制御プ
ログラムを、ＲＡＭ３からデータを読出し、このプログ
ラムとデータに基づいて処理を実行する。すなわち、マ
イクロプロセッサ制御装置は、制御プログラム格納領域
にＲＯＭ２が、データ格納領域にＲＡＭ３が適用されて
いる。処理の過程又は結果として得られたデータはＲＡ
Ｍ３に書込まれる。

【０００５】ここでＲＡＭ３にＳＲＡＭやＤＲＡＭが利
用されるが、ＳＲＡＭ及びＤＲＡＭには、いずれにもソ
フトウェアエラーと呼ばれる一過性のエラーが発生する
ことがある。このエラーはＲＡＭデバイスのパッケージ
材に含有されるウラン、トリウムのα崩壊によるα線
と、ＲＡＭを駆動する信号線等から受けるノイズとに起
因するものである。

【０００６】しかし、ソフトウェアエラーは、ＲＡＭの
劣化とは無関係であり、エラー発生後再度データが書込
まれると消去され、ＲＡＭは正常に復旧される。このよ
うなソフトウェアエラーの検出方法としては一般的にパ
リティビットチェック方式やＥＣＣ（Error Checking &
Correction ）方式がある。パリティビットチェック方
式は奇数ビットのエラーが検出可能である。ＥＣＣはエ
ラー修正、検出ビットの付加数にもよるが、一般的に１
ビットのエラー修正と２ビットのエラー検出が可能であ
る。

【０００７】通常、マイクロプロセッサ制御装置では、
ＲＡＭ３が小容量であり、かつ２ビットエラーの発生確
率が極めて低いことからパリティビットチェック方式が
採用されている。

【０００８】また一方、図８（ｂ）に示すように、図８
（ａ）のＲＯＭ２に代えて、高速なＲＡＭ４を制御プロ
グラム格納領域に適用し、マイクロプロセッサ１の高速
化に対処するものもある。

【０００９】以上のようなマイクロプロセッサ制御装置
は、前述した連続制御に適用された場合、ＲＡＭ３、４
のエラー障害の回避が信頼性を向上させるための重要な
要因になる。

【００１０】従って、連続制御の分野では、マイクロプ
ロセッサ制御装置を多重化した構成により、一つのマイ
クロプロセッサ制御装置に障害が発生した場合の制御シ
ステム全体の故障を阻止し、信頼性の向上を図ってい
る。なお、多重化したマイクロプロセッサ制御装置で
は、ＲＡＭ３、４のソフトウェアエラーを検出すると
き、パリティビットチェック方式や、データの総和を求
めてこの総和が正常な状態にあるか否かを判定するサム
チェックなどのような制御プログラム自身による種々の
健全性チェック方式が使用され、ＲＡＭ３、４のエラー
が早期に検出される。

【００１１】また、ＲＡＭ３、４のソフトウェアエラー
が検出されたとき、ソフトウェエラーからＲＡＭ３、４
を復旧させる方法として、リセットによる再起動方式が
用いられ、リセットにより、マイクロプロセッサ制御装
置の基本構成部であるマイクロプロセッサ１、ＲＡＭ
３、４、周辺回路部等を初期化し、制御プログラムを再
起動させている。

【００１２】ここで多重化のうち、例えば二重化した構
成のマイクロプロセッサ制御装置では、再起動までに、
プログラム容量やＲＡＭのアクセス速度によって差はあ
るが、概ね数秒以上の時間が必要となる。

【００１３】従って、再起動までの間に障害が発生した
場合、システム全体の故障に至る可能性がある。この確
率は極めて低いものの、全体の故障を回避するためには
マイクロプロセッサ制御装置を三重化する必要がある。
但し、このような三重化構成は、システムに投資するコ
ストを上昇させるため、一般に高いリスクを持つシステ
ムでも採用する例が少ない。

【００１４】一方、多重化しない単一のマイクロプロセ
ッサ制御装置をモータドライブ装置等に使用した場合、
制御周期が１m 秒ほどに設定されるため、エラー発生の
際に再起動方式によってリセットしてもデータ格納領域
に異常なデータが書込まれることがある。

【００１５】このため、制御システム全体の故障、ある
いはシステムのダウンが引き起こされる可能性がある。
また、単一のマイクロプロセッサ制御装置ではＲＡＭ
３、４のデータ格納領域に障害が発生した場合、ＲＡＭ
を復旧させる方法がないため、システム全体への障害の
拡大を阻止するために単一のマイクロプロセッサ制御装
置の動作を停止させる必要がある。

【００１６】通常、制御システム全体は、障害が検出さ
れた単一のマイクロプロセッサ制御装置の動作を停止し
ても、被害を最小に抑えるように構成されている。例え
ば、４つの車輪の格々に多重化しない単一のマイクロプ
ロセッサ制御装置１が搭載された車両では、いずれかの
マイクロプロセッサ制御装置１が障害によって動作を停
止しても、残りの正常なマイクロプロセッサ制御装置を
搭載した車輪により、車両全体の走行を可能としてい
る。しかしながら、多重化しない単一のマイクロプロセ
ッサ制御装置においても、ＲＡＭの障害による異常を回
避できれば連続制御が可能であり、稼働率及び信頼性の
向上を図り得る。

【００１７】

【発明が解決しようとする課題】以上のように、従来の
マイクロプロセッサ制御装置では、短時間に連続して障
害を検出した場合に動作の停止に至る問題がある。ま
た、二重化以上に多重化した場合、コスト及びハードウ
ェアの実装スペースを増加させる問題がある。

【００１８】本発明は上記実情を考慮してなされたもの
で、単一のマイクロプロセッサによる構成であっても障
害が発生した場合に連続制御でき、稼働率及び信頼性を
向上し得るマイクロプロセッサ制御装置を提供すること
を目的とする。

【００１９】また、本発明の第２の目的は、単一のマイ
クロプロセッサを用いた構成により、コスト及びハード
ウェアの実装スペースを削減し得るマイクロプロセッサ
制御装置を提供することにある。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に請求項１に対応する発明は、マイクロプロセッサによ
る処理に基づいて制御対象を制御するマイクロプロセッ
サ制御装置であって、マイクロプロセッサで処理を実行
するための制御プログラムが保存された第１の記憶手段
と、第１の記憶手段内の制御プログラムとマイクロプロ
セッサで処理を実行した結果得られるデータが記憶され
る第２の記憶手段と、第２の記憶手段の内容が記憶され
る第３の記憶手段と、マイクロプロセッサが処理を実行
するとき、第２の記憶手段又は第３の記憶手段を選択す
る選択手段と、選択手段により選択された記憶手段の内
容に基づいてマイクロプロセッサが処理を実行した結果
得られる新規のデータを第２の記憶手段及び第３の記憶
手段に同時に書込む書込制御手段とを備えたマイクロプ
ロセッサ制御装置である。

【００２１】従って、請求項１に対応する発明は、第２
の記憶手段と第３の記憶手段に制御プログラム及びデー
タを記憶し、さらに書込制御手段が新規のデータを第２
の記憶手段及び第３の記憶手段に同時に書込むので、第
２の記憶手段と第３の記憶手段のいずれか一方に障害が
発生しても正常な他方の記憶手段に制御プログラム及び
データを保存しておくことができるので、制御プログラ
ムの実行瞬断を最小にしつつ、選択手段によって正常な
他方の記憶手段を選択することができる。

【００２２】ゆえに、障害が発生したとき、リセットに
よる再起動方式を利用せずに記憶内容を復旧して連続制
御できるため、稼働率及び信頼性を向上させることがで
きる。

【００２３】また、第２の記憶手段と第３の記憶手段を
備えたことにより全体を多重化せずに実現できるため、
コスト及びハードウェアの実装スペースを削減すること
ができる。

【００２４】また、請求項２に対応する発明は、請求項
１に対応するマイクロプロセッサ制御装置において、書
込制御手段は、第１の記憶手段内の制御プログラムが読
出されたとき、当該制御プログラムを第２の記憶手段及
び第３の記憶手段に同時に書込むマイクロプロセッサ制
御装置である。

【００２５】従って、請求項２に対応する発明は、請求
項１に対応する作用効果に加え、第１の記憶手段内の制
御プログラムが読出されたとき当該制御プログラムを直
接第２の記憶手段及び第３の記憶手段の双方に同時に書
込むため、第２の及び第３の記憶手段に対しての再書込
み動作が不要である。

【００２６】ゆえに、リセットによる再起動方式を利用
して障害を復旧する場合においても高速に再起動できる
ため、稼働率及び信頼性を向上させることができる。さ
らに、請求項３に対応する発明は、請求項１又は請求項
２に対応するマイクロプロセッサ制御装置において、第
２の記憶手段又は第３の記憶手段に異常が検出されたと
き、当該異常の検出された記憶手段内の異常領域を第１
の記憶手段の内容に基づいて復旧するデータ復旧手段を
備えたマイクロプロセッサ制御装置である。

【００２７】従って、請求項３に対応する発明は、請求
項１又は請求項２に対応する作用効果に加え、異常の検
出された記憶手段の異常領域が小さい場合などに、第１
の記憶手段の記憶内容に基づいて当該異領域を復旧させ
るため、連続制御を実現でき、一層稼働率及び信頼性を
向上させることができる。

【００２８】さらにまた、請求項４に対応する発明は、
請求項１乃至請求項３のいずれか１項に対応するマイク
ロプロセッサ制御装置において、選択手段は、第２の記
憶手段に異常が検出されたとき、正常な第３の記憶手段
を選択するマイクロプロセッサ制御装置である。

【００２９】従って、請求項４に対応する発明は、第２
の記憶手段に異常が検出されたとき、選択手段が異常な
第２の記憶手段の選択を止めて正常な第３の記憶手段を
選択するので、マイクロプロセッサが正常な制御プログ
ラム及びデータを参照して処理を実行することができ
る。

【００３０】ゆえに、連続制御を実現でき、請求項１乃
至請求項３のいずれか１項に対応する作用効果と同様に
稼働率及び信頼性を向上させることができる。加えて、
請求項５に対応する発明は、請求項１乃至請求項４のい
ずれか１項に対応するマイクロプロセッサ制御装置にお
いて、データ復旧手段は、第２の記憶手段に異常が検出
されたとき、正常な第３の記憶手段による前記マイクロ
プロセッサの処理の空き時間中、第１及び第３の記憶手
段の内容に基づいて、第２の記憶手段の内容を周期的に
順次復旧するマイクロプロセッサ制御装置である。

【００３１】従って、請求項５に対応する発明は、第２
の記憶手段に異常が検出されたとき、マイクロプロセッ
サの処理の空き時間を利用して正常な第３及び第１の記
憶手段の記憶内容に基づいて、第２の記憶手段の記憶内
容を周期的に順次復旧するため、請求項１乃至請求項３
のいずれか１項に対応する作用効果に加え、異常領域が
大きいときや異常領域が特定できないときであっても連
続制御が可能であり、同様に再度異常が検出されても連
続制御が可能である。ゆえに、稼働率及び信頼性を向上
させることができる。

【００３２】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。図１は、本発明の一実
施形態に係るマイクロプロセッサ制御装置の構成を示す
回路ブロック図であり、図８と同一部分には同一符号を
付してその詳しい説明は省略し、ここでは異なる部分に
ついてのみ述べる。

【００３３】すなわち、本実施形態に係るマイクロプロ
セッサ制御装置は、図１に示すように、全体を多重化せ
ずにＲＡＭ７、８のみを二重化する構成により、障害発
生時にも連続制御を維持しつつ、コスト及び実装スペー
スの削減を図るものであって、単一のマイクロプロセッ
サ１を備えている。

【００３４】マイクロプロセッサ１は、外部データバス
５を介してＲＯＭ６、第１のＲＡＭ７、第２のＲＡＭ
８、読出用ＩＯレジスタ９、書込用ＩＯレジスタ１０と
接続されており、これらが格納している記憶内容をアク
セスし、プログラムを実行する。すなわち、マイクロプ
ロセッサ１は、外部データ空間としてメモリ空間とＩＯ
空間とを有している。ここで、メモリ空間はＲＯＭ６，
第１及び第２のＲＡＭ７、８からなり、図２に示すよう
に、マイクロプロセッサ１の動作に必要な情報を保持す
る。

【００３５】ＲＯＭ６は図２（ａ）に示すように、初期
実行プログラム６ａと、制御プログラム６ｂと、異常処
理プログラム６ｃとが格納されている。第１のＲＡＭ７
は図２（ｂ）に示すように、制御プログラム格納領域７
ａとデータ格納領域７ｂとが設けられている。同様に第
２のＲＡＭ８は図２（ｃ）に示すようにプログラム格納
領域８ａとデータ格納領域８ｂとが設けられている。

【００３６】初期実行プログラム６ａは、マイクロプロ
セッサ１の起動時に実行される。制御プログラム６ｂ
は、マイクロプロセッサ１で実行するメインの制御処理
が記述されている。異常処理プログラム６ｃは、異常が
検出された場合に実行される。

【００３７】また、ＩＯ空間は読出用及び書込用ＩＯレ
ジスタ９、１０とからなる。マイクロプロセッサ１は、
外部データバス５をアクセスするとき、バスアクセス信
号１１及びメモリ／ＩＯ信号１２をアドレスデコード回
路１５に出力すると共に、ライト／リード信号１３を読
出・書込用ＩＯレジスタ９、１０、ＲＡＭ読出選択回路
２５及びＲＡＭ書込制御回路３０に出力し、且つアドレ
ス信号１４をアドレスデコード回路１５、ＲＯＭ６、第
１及び第２のＲＡＭ７、８に出力する。なお、バスアク
セス信号１１はアクセス開始を示す信号であり、メモリ
／ＩＯ信号１２は、メモリ空間又はＩＯ空間のうちアク
セスする方を判別するための信号である。ライト／リー
ド信号はアクセス内容の読出実行又は書込実行の別を示
す信号であり、アドレス信号１４は、読出対象又は書込
対象のアドレスを示す信号である。

【００３８】また、マイクロプロセッサ１は、アドレス
デコード回路１５から出力されるバスアクセス応答信号
１６を入力することで、外部データバス５のアクセスを
終了する。

【００３９】アドレスデコード回路１５は、マイクロプ
ロセッサ１からバスアクセス信号１１、メモリ／ＩＯ信
号１２及びアドレス信号１４を入力すると、アドレス信
号１４をデコードし、デコードしたアドレスと予め保持
したアドレスマップとから操作対象の外部データ空間を
選択する。ＲＯＭ６が選択されるとＲＯＭ選択信号１７
がＲＯＭ６及びＲＡＭ書込制御回路３０に出力され、第
１又は第２のＲＡＭ７、８が選択されるとＲＡＭ選択信
号１８が第１及び第２のＲＡＭ７、８、ＲＡＭ読出選択
回路２５、ＲＡＭ書込制御回路回路３０に出力され、読
出用ＩＯレジスタ９が選択されると読出用ＩＯレジスタ
選択信号１９が第１のＡＮＤ回路２１に出力され、書込
用ＩＯレジスタ１０が選択されると書込用ＩＯレジスタ
選択信号２０が第２のＡＮＤ回路２３に出力される。

【００４０】読出用ＩＯレジスタ９は、マイクロプロセ
ッサ１からのライト／リード信号１３とアドレスデコー
ド回路１５からの読出用ＩＯレジスタ選択信号１９とを
入力する第１のＡＮＤ回路２１の出力段に備えられ、こ
の第１のＡＮＤ回路２１の出力に基づいて第１のＲＡＭ
７と第２のＲＡＭ８のいずれから記憶内容を読出すかを
選択し、選択結果を示すＲＡＭ読出選択信号２２をＲＡ
Ｍ読出選択回路２５に出力する。

【００４１】書込用ＩＯレジスタ１０は、マイクロプロ
セッサ１からのライト／リード信号１３とアドレスデコ
ード回路１５からの書込用ＩＯレジスタ選択信号２０と
を入力する第２のＡＮＤ回路２３の出力段に備えられ、
ＲＯＭ６の記憶内容を読出した時に、この記憶内容を第
１及び第２のＲＡＭ７、８に同時に書込む旨を指示する
同時書込指示信号２４をＲＡＭ書込制御回路３０及びア
ドレスデコード回路１５に出力する。

【００４２】なお、アドレスデコード回路１５は、ＲＯ
Ｍ６の読出時にＲＯＭ選択信号１７をＲＯＭ６及びＲＡ
Ｍ書込制御回路３０に出力しているが、書込用ＩＯレジ
スタ１０から同時書込指示信号２４を受けることによっ
てＲＡＭ選択信号１８も出力している。これにより、Ｒ
ＯＭ６から読出された記憶内容は直接第１及び第２のＲ
ＡＭ７、８に記憶される。

【００４３】ＲＡＭ読出選択回路２５は、アドレスデコ
ード回路１５からのＲＡＭ選択信号１８と、マイクロプ
ロセッサ１からのライト／リード信号１３と、読出用Ｉ
Ｏレジスタ９からのＲＡＭ読出選択信号２２とを入力
し、これらの信号１８、１３、２２に基づいて、第１Ｒ
ＡＭ出力許可信号２６を第１のＲＡＭ７に出力するか、
あるいは第２ＲＡＭ出力許可信号２７を第２のＲＡＭ８
に出力する。

【００４４】第１ＲＡＭ出力許可信号２６は第１のＲＡ
Ｍ７の記憶内容の読出を許可し、第２ＲＡＭ出力許可信
号２７は第２のＲＡＭ８の記憶内容の読出を許可する。
第１及び第２ＲＡＭ出力許可信号２６、２７は互いに同
一状態にはならず、一方が許可状態になると他方は不許
可状態になる。

【００４５】ここで、ＲＡＭ読出選択回路２５は、第３
及び第４のＡＮＤ回路２８、２９を備え、第３のＡＮＤ
回路２８は、アドレスデコード回路１５からのＲＡＭ選
択信号１８とマイクロプロセッサ１からのライト／リー
ド信号１３の論理否定と読出用ＩＯレジスタ９からのＲ
ＡＭ読出選択信号２２の論理否定との論理積を第１ＲＡ
Ｍ出力許可信号２６として第１のＲＡＭ７に出力する。
第４のＡＮＤ回路２９は、このＲＡＭ選択信号１８とラ
イト／リード信号１３の論理否定とＲＡＭ読出選択信号
２２との論理積を第２ＲＡＭ出力許可信号２７として第
２のＲＡＭ８に出力する。

【００４６】一方、ＲＡＭ書込制御回路３０は、アドレ
スデコード回路１５からのＲＯＭ選択信号１７並びにＲ
ＡＭ選択信号１８と、マイクロプロセッサ１からのライ
ト／リード信号１３と、書込用ＩＯレジスタ１０からの
同時書込指示信号２４とを入力し、これらの信号１７、
１８、１３、２４に基づいてＲＡＭ書込信号３１をそれ
ぞれ第１及び第２のＲＡＭ７、８に出力する。

【００４７】具体的には、ＲＡＭ書込制御回路３０は、
第５及び第６のＡＮＤ回路３２、３３、ＯＲ回路３４を
備え、第５のＡＮＤ回路３２は、ＲＯＭ選択信号１７と
ライト／リード信号１３の論理否定と同時書込選択信号
２４との論理積を第５のＡＮＤ回路出力信号３５として
ＯＲ回路３４に出力する。第６のＡＮＤ回路３３は、Ｒ
ＡＭ選択信号１８とライト／リード信号１３と同時書込
選択信号２４の論理否定との論理積を第６のＡＮＤ回路
出力信号３６としてＯＲ回路３４に出力する。ＯＲ回路
３４は、第５及び第６のＡＮＤ回路出力信号３５、３６
の論理和をＲＡＭ書込信号３１として第１及び第２のＲ
ＡＭ７、８に出力する。

【００４８】次に、このように構成されたマイクロプロ
セッサ制御装置の動作を図３乃至図７を参照して説明す
る。いま、マイクロプロセッサ１が動作を開始すると、
ＲＯＭ６の初期実行プログラム６ａが図３に示すように
実行される。

【００４９】この初期実行プログラム６ａは、まずＲＯ
Ｍ６の制御プログラム６ｂを第１のＲＡＭ７の制御プロ
グラム格納領域７ａと第２のＲＡＭ８の制御プログラム
格納領域８ａに複写し（ｓ１）、第１のＲＡＭ７のデー
タ格納領域７ｂと第２のＲＡＭ８のデータ格納領域８ｂ
を初期化（クリア）する（ｓ２）。ここで、読出したＲ
ＯＭ６の制御プログラム６ｂは、前述したように直接第
１及び第２のＲＡＭ７、８の制御プログラム格納領域７
ａ、８ａに各々記憶される。

【００５０】次に、ＲＯＭ６の制御プログラム６ｂを読
出し（ｓ３）、続いて第１のＲＡＭ７の制御プログラム
格納領域７ａに格納された制御プログラム６ｂを読出す
と共に（ｓ４）、この制御プログラム６ｂのサムチェッ
クを実行する（ｓ５）。

【００５１】しかる後、このサムチェックの実行結果を
判定し（ｓ６）、判定結果が正常を示すときには第１の
ＲＡＭ７内の制御プログラム６ｂに処理を移し（ｓ
７）、異常であれば異常処理を実行し（ｓ８）、初期実
行プログラム６ａは処理を終了する。

【００５２】初期実行プログラム６ａの終了後には、制
御プログラム６ｂが実行される。制御プログラム６ｂが
実行される最初の段階では、読出用ＩＯレジスタ９の出
力するＲＡＭ読出選択信号２２は第１のＲＡＭ７から読
出しを行なう旨を示しており、マイクロプロセッサ１は
第１のＲＡＭ７の制御プログラム格納領域７ａに格納さ
れた制御プロクラム６ｂに基づいて処理を実行する。

【００５３】制御プログラム６ｂの実行によって発生す
る可変データやサブルーチンの実行データは、第１のＲ
ＡＭ７及び第２のＲＡＭ８が共にＲＡＭ書込信号３１を
受けることによって、第１のＲＡＭ７のデータ格納領域
７ｂ及び第２のＲＡＭ８のデータ格納領域８ｂの両方に
同時に書込まれる。これにより、第１のＲＡＭ７のデー
タ格納領域７ｂ及び第２のＲＡＭ８のデータ格納領域８
ｂには同一のデータが存在する。

【００５４】ここで、制御プログラム６ｂの実行時にマ
イクロプロセッサ１が異常を検出した場合には、ＲＯＭ
６に格納されている異常処理プログラム６ｃに処理を移
す。表１はマイクロプロセッサ１により検出可能な異常
状態の一例を示している。

【００５５】

【表１】

【００５６】ＲＯＭ６内の異常処理プログラム６ｃを実
行すると、実行速度は低下するがこの異常処理プログラ
ム６ｃは内容が破壊されないため確実性を持つ。図４は
異常処理プログラム６ｃによる処理の流れを示すフロー
図である。

【００５７】異常処理プログラム６ｃは、まず異常情報
をトレースし（ｓ１１）、異常領域が第１のＲＡＭ７の
制御プログラム格納領域７ａであれば（ｓ１２）、この
異常を示す領域７ａの内容と、ＲＯＭ６における制御プ
ログラム６ｂの同一アドレスの内容とを比較する（ｓ１
３）。

【００５８】比較の結果、不一致領域が確認されその領
域が小さい場合には（ｓ１４）、その不一致領域をＲＯ
Ｍ６の内容の複写によりで復旧する（ｓ１５）。異常が
第１のＲＡＭ７の制御プログラム格納領域７ａではな
く、データ格納領域７ｂの場合、また、不一致領域が大
きい場合、あるいは、不一致領域が特定されない場合に
は、ただちに読出用ＩＯレジスタ９は、ＲＡＭ読出選択
信号２２を第２のＲＡＭ８を示すように変更し、第２の
ＲＡＭ８のプログラム格納領域８ａ内の制御プログラム
６ｂによって処理が実行されるように切り換える（ｓ１
６）。

【００５９】しかる後に、異常を示したアドレスから再
び制御プログラム６ｂを実行する（ｓ１７）。異常が検
出された場合には、不一致領域が小さい場合を除いて、
第１のＲＡＭ７の復旧は制御プログラム６ｂの空き時間
中に実行される。具体的には、第１のＲＡＭ７の制御プ
ログラム格納領域７ａからデータ格納領域７ｂまでを、
アドレス上位からアドレス下位に向かって順次複写する
ことでＲＡＭ７が復旧される。なお、第１のＲＡＭ７の
制御プログラム格納領域７ａにはＲＯＭ６内の制御プロ
グラム６ｂが複写され、第１のＲＡＭ７のデータ格納領
域７ｂには第２のＲＡＭ８のデータ格納領域８ｂの内容
が複写される。

【００６０】そして、第２のＲＡＭ８の制御プログラム
格納領域８ａに格納された制御プログラム６ｂが実行さ
れ、データが第２のＲＡＭ８のデータ格納領域８ｂに格
納される場合、このデータは同時に第１のＲＡＭ７のデ
ータ格納領域７ｂにも格納される。

【００６１】第２のＲＡＭ８による処理は、次に異常が
検出されるまで継続される。図５はＲＯＭ６の制御プロ
グラム６ｂを第１のＲＡＭ７及び第２のＲＡＭ８に書込
む場合の信号の状態を示すタイミングチャートであり、
マイクロプロセッサ１によってＲＯＭ６の制御プログラ
ム６ｂが読出されると直接第１のＲＡＭ７及び第２のＲ
ＡＭ８に書込まれる。

【００６２】マイクロプロセッサ１にはクロック３７が
入力されており、ＲＯＭ６の制御プログラム６ｂを第１
のＲＡＭ７及び第２のＲＡＭ８に書込む際には外部デー
タバス５をアクセスするため、バスアクセス信号１１
が”Ｌ（ロウ）”レベルになる（時刻ｔ１）。

【００６３】マイクロプロセッサ１から出力されたアド
レスを示すアドレス信号１４はＲＯＭ６、第１のＲＡＭ
７、第２のＲＡＭ８、アドレスデコード回路１５に入力
される。

【００６４】アドレスデコード回路１５は、このアドレ
ス信号１４に基づいてＲＯＭ６を動作させて読出しを行
なう旨を示す”Ｈ（ハイ）”レベルのＲＯＭ選択信号１
７を出力する。

【００６５】ＲＯＭ６は、”Ｈ”のＲＯＭ選択信号１７
を受けとるとアドレス信号１４で指定されたアドレスの
記憶内容を外部データバス５に読出す。マイクロプロセ
ッサ１は、読出し動作を示す”Ｌ”のライト／リード信
号１３を出力する。

【００６６】また、書込用ＩＯレジスタ１０からは第１
及び第２のＲＡＭ７、８の双方に書込む旨を示す”Ｈ”
の同時書込制御信号２４がアドレスデコード回路１５及
びＲＡＭ書込制御回路３０に出力される。

【００６７】従って、ＲＡＭ書込制御回路３０内の第５
のＡＮＤ回路３２には、論理否定により”Ｌ”から”
Ｈ”となったライト／リード信号１３と、”Ｈ”のＲＯ
Ｍ選択信号１７と、”Ｈ”の同時書込制御信号２４が入
力されるため、第５のＡＮＤ回路出力信号３５は”Ｈ”
となり、これにより第６のＡＮＤ回路出力信号３６の状
態に関わらずＲＡＭ書込信号３１は書込みを示す”Ｈ”
となる。

【００６８】第１のＲＡＭ７と第２のＲＡＭ８では、”
Ｈ”のＲＡＭ書込信号３１を受けると、外部データバス
５から読出されたＲＯＭ６の記憶内容がアドレス信号１
４の示すアドレスに格納される（時刻ｔ２）。

【００６９】最後に、外部データバス５へのアクセス終
了を示す”Ｌ”のバスアクセス応答信号１６がアドレス
デコード回路１５からマイクロプロセッサ１に出力され
る（時刻ｔ３）。

【００７０】図６はマイクロプロセッサ１から出力され
るライト／リード信号１３によって書込みを指示した場
合の信号の状態を示すタイミングチャートである。これ
は、例えばマイクロプロセッサ１で制御プログラム６ｂ
が実行され、第１のＲＡＭ７及び第２のＲＡＭ８に対し
てデータを同時に書込む場合などの信号状態を示してい
る。

【００７１】マイクロプロセッサ１にはクロック３７が
入力されており、バスアクセス信号１１が”Ｌ”になる
（時刻ｔ４）。外部データバス５には、第１のＲＡＭ７
及び第２のＲＡＭ８に書込むデータを示す信号が存在し
ている。

【００７２】マイクロプロセッサ１から出力されたアド
レス信号１４はＲＯＭ６、第１のＲＡＭ７、第２のＲＡ
Ｍ８、アドレスデコード回路１５に入力される。アドレ
スデコード回路１５は、このアドレス信号１４に基づい
てＲＡＭを動作させる旨を示す”Ｈ”のＲＡＭ選択信号
１８を出力する。

【００７３】ここで、例えば書込用ＩＯレジスタ１０か
ら出力される同時書込指定信号２４は第１のＲＡＭ７及
び第２のＲＡＭ８の両方への書込みを示す”Ｈ”ではな
く、第１のＲＡＭ７及び第２のＲＡＭ８の両方への書込
みを指定しない”Ｌ”であったとする。

【００７４】そして、マイクロプロセッサ１からは、”
Ｈ”のライト／リード信号１３が出力される。この場合
においては、ＲＡＭ書込制御回路３０内の第６のＡＮＤ
回路３３には、”Ｈ”のＲＡＭ選択信号１８と、”Ｈ”
のライト／リード信号１３と、論理否定により”Ｌ”か
ら”Ｈ”となった同時書込制御信号２４とが入力される
ため、第６のＡＮＤ回路出力信号３６は”Ｈ”となり、
これにより第５のＡＮＤ回路出力信号３５の状態に関わ
らずＲＡＭ書込信号３１は書込みを示す”Ｈ”となる。

【００７５】第１のＲＡＭ７と第２のＲＡＭ８では、”
Ｈ”のＲＡＭ書込信号３１を受けると、外部データバス
５のデータ信号がアドレス信号１４の示すアドレスに格
納される（時刻ｔ５）。

【００７６】最後に、外部データバス５へのアクセス終
了を示す”Ｌ”のバスアクセス応答信号１６がアドレス
デコード回路１５からマイクロプロセッサ１に出力され
る（時刻ｔ６）。

【００７７】図７は第１のＲＡＭ７又は第２のＲＡＭ８
のいずれか一方の記憶内容を外部データバス５に読出す
場合の信号の状態を示すタイミングチャートである。マ
イクロプロセッサ１にはクロック３７が入力されてお
り、バスアクセス信号が”Ｌ”になる（時刻ｔ７）。

【００７８】マイクロプロセッサ１から出力されたアド
レス信号１４はＲＯＭ６、第１のＲＡＭ７、第２のＲＡ
Ｍ８、アドレスデコード回路１５に入力される。アドレ
スデコード回路１５は、このアドレス信号１４に基づい
てＲＡＭを動作させる旨を示す”Ｈ”のＲＡＭ選択信号
１８を出力する。

【００７９】マイクロプロセッサ１は、読出しを示す”
Ｌ”のライト／リード信号１３を出力する。ここで、例
えば読出用ＩＯレジスタ９から出力されるＲＡＭ読出選
択信号２２は、第１のＲＡＭ７を選択している旨を示
す”Ｌ”であるとする。

【００８０】この場合においては、ＲＡＭ読出選択回路
２５内の第３のＡＮＤ回路２８には、”Ｈ”のＲＡＭ選
択信号１８と、論理否定により”Ｌ”から”Ｈ”となっ
たライト／リード信号１３と、論理否定により”Ｌ”か
ら”Ｈ”となったＲＡＭ読出選択信号２２とが入力され
るため、第１ＲＡＭ出力許可信号２６は”Ｈ”となる。

【００８１】また、第４のＡＮＤ回路２９には、”Ｈ”
のＲＡＭ選択信号１８と、論理否定により”Ｌ”から”
Ｈ”となったライト／リード信号１３と、”Ｌ”のＲＡ
Ｍ読出選択信号２２とが入力されるため、第２ＲＡＭ出
力許可信号２７は”Ｌ”となる。

【００８２】従って、”Ｈ”の第１ＲＡＭ出力許可信号
２６を受けとった第１のＲＡＭ７が、アドレス信号１４
で示されているアドレスの記憶内容を外部データバス５
に出力する（時刻ｔ８）。

【００８３】最後に、外部データバス５へのアクセスを
終了する旨を示す”Ｌ”のバスアクセス応答信号１６が
アドレスデコード回路１５からマイクロプロセッサ１に
出力される（時刻ｔ９）。

【００８４】しかし、例えば第１のＲＡＭ７に異常が発
生した場合などには、読出用ＩＯレジスタ９から出力さ
れるＲＡＭ読出選択信号２２は第２のＲＡＭ８を選択し
ている旨を示す”Ｈ”に変化する。

【００８５】これにより、第３のＡＮＤ回路２８から
は”Ｌ”の第１ＲＡＭ出力許可信号２６が出力され、第
４のＡＮＤ回路２９からは”Ｈ”の第２ＲＡＭ出力許可
信号２７が出力され、”Ｈ”の第２ＲＡＭ出力許可信号
２７を受けとった第２のＲＡＭ８が、アドレス信号１４
で示されているアドレスの記憶内容を外部データバス５
に出力する。

【００８６】上述したように、本実施形態によれば，第
１及び第２のＲＡＭ７、８に制御プログラム６ｂ及びデ
ータを記憶し、さらにＲＡＭ書込制御回路３０が新規の
データを第１及び第２のＲＡＭ７、８に同時に書込むの
で、第１又は第２のＲＡＭ７、８のいずれか一方に障害
が発生しても正常な第１のＲＡＭ７又は第２のＲＡＭ８
に制御プログラム６ｂ及びデータを保存しておくことが
できるので、制御プログラム６ｂの実行瞬断を最小にし
つつ、ＲＡＭ読出選択回路２５によって正常な第１のＲ
ＡＭ７又は第２のＲＡＭ８を選択することができる。

【００８７】ゆえに、障害が発生したとき、リセットに
よる再起動方式を利用せずに記憶内容を復旧して連続制
御できるため、稼働率及び信頼性を向上させることがで
きる。また、第１及び第２のＲＡＭ７、８を備えたこと
により全体を多重化せずに実現できるため、コスト及び
ハードウェアの実装スペースを削減することができる。

【００８８】また、ＲＯＭ６内の制御プログラム６ｂが
読出されたとき当該制御プログラム６ｂを直接第１及び
第２のＲＡＭ７、８の双方に同時に書込むため、第１及
び第２のＲＡＭ７、８に対しての再書込み動作が不要で
ある。

【００８９】ゆえに、第１及び第２のＲＡＭ７、８の双
方に障害が検出された場合など、リセットによる再起動
方式を利用して障害を復旧する場合においても高速に再
起動できるため、稼働率及び信頼性を向上させることが
できる。

【００９０】さらに、異常の検出された第１又は第２の
ＲＡＭ７、８の異常領域が小さい場合などに、ＲＯＭ６
の記憶内容に基づいて当該異領域を復旧させるため、連
続制御を実現でき、一層稼働率及び信頼性を向上させる
ことができる。

【００９１】またさらに、第１又は第２のＲＡＭ７、８
に異常が検出されたとき、ＲＡＭ読出選択回路２５が異
常な第１又は第２のＲＡＭ７、８の選択を止めて正常な
第１又は第２のＲＡＭ７、８を選択するので、マイクロ
プロセッサ１が正常な制御プログラム６ｂ及びデータを
参照して処理を実行することができる。

【００９２】加えて、第１又は第２のＲＡＭ７、８に異
常が検出されたとき、マイクロプロセッサ１の処理の空
き時間を利用して正常な第１又は第２のＲＡＭ７、８及
びＲＯＭ６の記憶内容に基づいて、異常な第１又は第２
のＲＡＭ７、８の記憶内容を周期的に順次復旧するた
め、異常領域が大きいときや異常領域が特定できないと
きであっても連続制御が可能であり、同様に再度異常が
検出されても連続制御が可能である。その他、本発明
は、その趣旨を逸脱しない範囲で種々変形して実施でき
る。

【００９３】

【発明の効果】以上説明したように、本発明によれば、
単一のマイクロプロセッサによる構成であっても、障害
が発生した場合に連続制御でき、稼働率及び信頼性を向
上できると共に、コスト及びハードウェアの実装スペー
スを削減できるマイクロプロセッサ制御装置を提供でき
る。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るマイクロプロセッサ
制御装置の構成を示す回路ブロック図。

【図２】同実施の形態におけるメモリ空間の状態を示す
概念図。

【図３】同実施の形態における初期実行プログラムによ
る処理の流れを示すフロー図。

【図４】同実施の形態における異常処理プログラムによ
る処理の流れを示すフロー図。

【図５】同実施の形態におけるＲＯＭ内の制御プログラ
ムを第１及び第２のＲＡＭに書込む場合の信号の状態を
示すタイミングチャート。

【図６】同実施の形態におけるマイクロプロセッサから
出力されるライト／リード信号によって書込みを指示し
た場合の信号の状態を示すタイミングチャート。

【図７】同実施の形態における第１又は第２のＲＡＭの
記憶内容を外部データバスに読出す場合の信号の状態を
示すタイミングチャート。

【図８】従来のマイクロプロセッサ制御装置による処理
の一例を示す概略図。

【符号の説明】

１…マイクロプロセッサ ６…ＲＯＭ ７、８…ＲＡＭ ５…外部データバス ９、１０…ＩＯレジスタ １１…バスアクセス信号 １２…メモリ／ＩＯ信号 １３…ライト／リード信号 １４…アドレス信号 １５…アドレスデコード回路 １６…バスアクセス応答信号 １７…ＲＯＭ選択信号 １８…ＲＡＭ選択信号 １９…読出用ＩＯレジスタ選択信号 ２０…書込用ＩＯレジスタ選択信号 ２１、２３、２８、２９、３２、３３…ＡＮＤ回路 ２２…ＲＡＭ読出選択信号 ２４…同時書込指示信号 ２５…ＲＡＭ読出選択回路 ２６…第１ＲＡＭ出力許可信号 ２７…第２ＲＡＭ出力許可信号 ３０…ＲＡＭ書込制御回路 ３１…ＲＡＭ書込信号 ３４…ＯＲ回路 ３５…第５のＡＮＤ回路出力信号 ３６…第６のＡＮＤ回路出力信号 ３７…クロック

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサによる処理に基づい
   て制御対象を制御するマイクロプロセッサ制御装置であ
   って、 前記マイクロプロセッサで処理を実行するための制御プ
   ログラムが保存された第１の記憶手段と、 前記第１の記憶手段内の制御プログラムと前記マイクロ
   プロセッサで処理を実行した結果得られるデータが記憶
   される第２の記憶手段と、 前記第２の記憶手段の内容が記憶される第３の記憶手段
   と、 前記マイクロプロセッサが処理を実行するとき、前記第
   ２の記憶手段又は前記第３の記憶手段を選択する選択手
   段と、 前記選択手段により選択された記憶手段の内容に基づい
   て前記マイクロプロセッサが処理を実行した結果得られ
   る新規のデータを前記第２の記憶手段及び前記第３の記
   憶手段に同時に書込む書込制御手段とを備えたことを特
   徴とするマイクロプロセッサ制御装置。
2. 【請求項２】 請求項１に記載のマイクロプロセッサ制
   御装置において、 前記書込制御手段は、前記第１の記憶手段内の制御プロ
   グラムが読出されたとき、当該制御プログラムを前記第
   ２の記憶手段及び前記第３の記憶手段に同時に書込むこ
   とを特徴とするマイクロプロセッサ制御装置。
3. 【請求項３】 請求項１又は請求項２に記載のマイクロ
   プロセッサ制御装置において、 前記第２の記憶手段又は前記第３の記憶手段に異常が検
   出されたとき、当該異常の検出された記憶手段内の異常
   領域を前記第１の記憶手段の内容に基づいて復旧するデ
   ータ復旧手段を備えたことを特徴とするマイクロプロセ
   ッサ制御装置。
4. 【請求項４】 請求項１乃至請求項３のいずれか１項に
   記載のマイクロプロセッサ制御装置において、 前記選択手段は、前記第２の記憶手段に異常が検出され
   たとき、正常な第３の記憶手段を選択することを特徴と
   するマイクロプロセッサ制御装置。
5. 【請求項５】 請求項１乃至請求項４のいずれか１項に
   記載のマイクロプロセッサ制御装置において、 前記データ復旧手段は、前記第２の記憶手段に異常が検
   出されたとき、正常な第３の記憶手段による前記マイク
   ロプロセッサの処理の空き時間中、前記第１及び第３の
   記憶手段の内容に基づいて、前記第２の記憶手段の内容
   を周期的に順次復旧することを特徴とするマイクロプロ
   セッサ制御装置。