【発明の詳細な説明】
障害を有するマイクロコードを訂正するためのデータ処理装置および方法
本発明は、データ処理装置、マイクロコードを記憶するための方法および障害
を有するマイクロコードを訂正するための方法に関する。
マイクロプロセッサまたはプロセッサ全般のプログラミングに使用されるプロ
グラミング言語を、一般にアセンブラ言語またはアセンブリ言語と称する。個々
のアセンブラ命令を、マクロ命令と称し、各マクロ命令は、通常は複数のマイク
ロ命令からなる。マイクロ命令は、マイクロプロセッサまたはプロセッサが実行
できる基本命令または原始的な命令である。マクロ命令は、マイクロ命令より高
水準の言語であり、通常は、実行の完了に複数の状態を必要とする。特定のマイ
クロプロセッサまたはプロセッサに応じて、特定のマクロ命令を実施するのに必
要なマイクロ命令が変化する。
マイクロプロセッサ・システムまたはプロセッサ・システムは、基本的に３つ
のメイン・モジュールすなわち、マイクロ制御論理モジュール、制御メモリ論理
モジュールおよびデータ経路モジュールからなる。重要な２つの主要な機能区域
は、マイクロ制御論理モジュールと制御メモリ論理モジュールである。データ経
路モジュールは、システムを介するデー
タの操作の責任を負う。マイクロ命令は、制御メモリに記憶され、全体としてシ
ステム・ファームウェアまたはプロセッサ・ファームウェアと呼ばれる。各マイ
クロ命令は、複数のフィールドからなり、このフィールドには、プロセッサ制御
フラグおよびマイクロ命令の命令コードと共に使用されて、次に実行される順次
マイクロ命令を決定するフィールドが含まれる。他の主要なフィールドは、デー
タ経路の制御に使用される。マクロ命令の命令コードは、マイクロ制御論理によ
って読み取られ、これによって次に実行されるマイクロルーチンが決定される。
高速プロセッサでは、制御メモリが、通常はバイポーラＲＯＭおよびＰＲＯＭ
から構成され、特定のＲＯＭを交換することによって、マクロ命令セット全体を
変更できる。通常のプロセッサでは、ＲＯＭが、オンチップ制御記憶（制御メモ
リ）の実施に広範囲に使用される。オフチップ制御記憶と比較すると、このアプ
ローチでは、クリティカル・パスでのチップ交差がなくなり、非常に大きいデー
タ幅が提供されるが、この両方が、システムの高速性能に非常に重要である。Ｒ
ＯＭが選択されるのは、スタティックＲＡＭの約１０倍の密度を有するからであ
る。しかし、ＲＯＭは、製造中にマスタ・レベルでプログラミングすることしか
できず、これが、システム開発段階での主な短所となる。簡単なマイクロコード
の誤りでも、かなりの時間にわたってシステム開発作業全体が阻止される可能性
がある。したがって、ＲＯＭの再プログラ
ミングを必要とせずに、命令を検出し、訂正することが望ましい。
米国特許第４６４４５３９号明細書には、制御メモリ内で発生する障害または
誤りを処理するための以前の通常の回路配置の変形が記載されている。不正命令
に関連する誤りの検出と訂正のためのこのような回路配置の１つに、複数のマイ
クロ命令をロードされた制御メモリと共に、誤り検出回路と誤り訂正回路が含ま
れる。誤り検出回路は、制御メモリから読み出される各マイクロ命令の誤りを検
出するためのものであり、誤り訂正回路は、正しいマイクロ命令を得るために誤
りを訂正するためのものである。この構造を用いると、各マイクロ命令は、誤り
が誤り検出回路によって検出されない時であっても、必ず制御メモリから誤り検
出回路と誤り訂正回路の両方を通して送られる。したがって、マシン・サイクル
の増加は避けられない。
もう１つの従来の回路配置では、通常は、制御メモリから読み出されるマイク
ロ命令のそれぞれについて、誤り検出回路の使用によって、誤り検出だけが実行
される。誤り訂正回路は、誤り検出回路によって誤りが検出された時だけ動作す
る。この構造を用いると、上で述べた回路配置と比較してマシン・サイクルを短
縮することができる。しかし、誤り訂正回路は、制御メモリの誤りを有する部分
がアクセスされるたびに各マイクロ命令の誤りを訂正する。したがって、誤りを
有する部分から読み取られる各マイクロ命令の処理には長い
時間を要する。このため、制御メモリでハードウェア・エラーが発生した時には
、マイクロ命令実行の平均時間が長くなる。
上で述べた従来技術回路配置の両方が、誤りが発生した際には、誤り検出だけ
でなく、誤り訂正も実行する。誤り訂正を可能にするために、各マイクロ命令は
、誤り訂正用コードによって形成されなければならない。誤り検出だけであれば
、１つまたは複数のパリティ・ビットの追加によって簡単に可能になるが、この
ような誤り訂正用コードは、当技術分野で周知のとおり、パリティ・ビットより
ビット数の多い、余分な冗長ビットを必要とする。したがって、誤り訂正用コー
ドの使用は、制御メモリのビット容量の増大をもたらす。さらに、上述の従来技
術回路配置のどちらもが、プログラミングの失敗から生じたマイクロコードの誤
りを訂正できない。
マイクロコードの誤りを訂正するための実施態様の１つが、チャン（Chang）
他、IBM TDB，31,11（１９８９年４月）に開示されているが、これは、プログラ
ム可能命令検出回路を使用するものである。命令の実装に関連する誤りが存在す
る時、この検出回路を、そのオペ・コードを認識するようにプログラミングでき
、その命令を、非実装命令として扱うことができる。ソフトウェア・エミュレー
ションを記述して、その命令を実行し、問題を迂回することができる。しかし、
このシステムでは、改訂されたマイクロコードの正しさを検証できない。
特開昭５８−１６３４９号公報には、障害を有する命令を誤りのない命令に置
換するのを簡単にするためのメモリ拡張代替方式が開示されている。この公報で
は、システムの実施態様が、命令の特定の作動可能コードの検出ではなく、マイ
クロ命令の特定のアドレスの検出に基づく。特定のアドレスを検出した時に、誤
りのないマイクロ命令を有するメモリの区域を指す代替アドレスが供給される。
このシステムによってマイクロ命令を無効化する時には、タイミング目的のノー
オペレーション・サイクルを挿入しなければならない。このノーオペレーション
状態は、命令の実行の途中で発生する可能性があり、このため、システムの設計
とデバッグがより困難になる可能性がある。
特開昭５８−１６３５０号公報にも、メモリ拡張代替方式が開示されている。
この特許では、障害を有するマイクロ命令の特定のアドレスが一致手段によって
検出される時に、代替命令が供給される。基本的に、ｎ個のマイクロ命令を訂正
するには、検出回路が、ｎ個のマイクロアドレスについて代替アドレスを検出し
、生成する。しかし、検出回路のサイズと性能に対する制約が原因で、小さい数
に制限されるｎについて、ｎ個のマイクロ命令を処理できるシステムを実施する
ことしか実行できない。
特開昭５９−８５５４５号公報に、システムＲＯＭの内容に関する訂正および
処理のシステムが開示されている。この公報で開示されたシステムは、システム
・プログラムを含む
システムＲＯＭ内の誤りを迂回することを含む技法を提供するが、マイクロコー
ドを含む制御記億ＲＯＭの誤りは迂回されない。
欧州公開特許第０４６９２３９号明細書から、マイクロプログラム式プロセッ
サの制御記憶に含まれる、障害を有するマイクロコードを訂正するための装置が
既知である。この装置には、２つの機能部分すなわち、システムの主制御記憶Ｒ
ＯＭ内の障害を有するマイクロ命令に対応する作動可能コードを検出するための
検出回路と、置換マイクロ命令の記憶域として使用されるプログラム可能アレイ
が含まれる。この検出回路は、論理ＮＯＲ回路として動作する回路であり、誤り
または障害を含むマイクロコード・シーケンスに対応するマイクロ命令の有効な
作動可能コードを検出するのに使用される。プログラム可能アレイは、障害を有
するマイクロコードと置換される誤りのないマイクロコードを含む２つのロード
可能ＲＡＭからなる。検出と訂正は、命令復号と並列に発生し、その結果、シス
テムのサイクル・タイムに対する影響は全くない。
欧州公開特許第０３９７４１４号明細書には、複数のマイクロ命令を記憶する
メモリを含む制御装置が開示されている。修正情報生成器が、修正情報を生成す
る。修正ユニットは、メモリからマイクロ命令のうちの１つを受け取り、修正情
報生成器から修正情報を受け取る。修正ユニットは、修正情報を用いて、マイク
ロ命令のうちの１つの少なくとも一部を修
正する。
欧州特許第０１７８６７０号明細書に、制御記憶メモリ読取エラー回復の方法
および装置が開示されている。命令読取エラーの検出と回復は、命令をもう一度
メモリから読み取った後の命令の再試行の妨げになるシステムの状態の変更を行
う前に、誤りの検出時に命令実行を中止できるようにすることによって、命令読
取エラー検出と並列に未検査の命令を実行できるようにすることによって達成さ
れる。次命令の読取は、実行と並列に有効性を検査される現命令の実行中に開始
されるので、この発明は、現命令を再読取した後に現命令を再実行することによ
って現命令を再試行する前の、次命令の放棄を提供する。現命令を再実行してい
る間に、次命令の再読取を開始し、その結果、次命令は、現命令の再実行に続く
実行のために使用可能になる。
欧州公開特許第０４１９１７４号明細書から、マイクロプログラム制御に基づ
くデータ処理装置が既知である。このデータ処理装置には、マイクロ命令を記憶
するマイクロ命令メモリと、パイプライン処理によってマイクロ命令のうちの選
択された１つを実行し、演算結果を出力するマイクロ命令実行ユニットが含まれ
る。マイクロ命令には、特定のマイクロ命令が含まれる。データ処理装置には、
所定の事象が発生した時に特定のマイクロ命令を実行し、その結果、パラメータ
が、直前のパイプライン処理で使用されたパラメータに対応する訂正されたパラ
メータに変更されるようにするマイクロ
命令実行ユニットを有する訂正部も含まれる。マイクロ命令実行ユニットは、所
定の事象が発生した時に動作を停止し、訂正されたパラメータを使用することに
よってもう一度その動作を開始する。
本発明の目的は、マイクロコードの記憶と障害を有するマイクロコードの訂正
のための、改良されたデータ処理装置および改良された方法を提供することであ
る。
本発明の基本的な問題は、独立請求項に記載の特徴によって解決される。
本発明によって、マイクロ命令の記憶のためにＲＯＭをより広範囲で利用でき
るようになる。ＲＯＭの密度は、ＲＡＭよりはるかに高いので、これは有利であ
る。この長所は、マイクロコードの記憶を行うＲＯＭが、マイクロプロセッサと
同一のチップに集積される時に、特に重要である。
ＲＯＭに記憶されるマイクロコードが障害を有する場合、訂正されたマイクロ
コードのために別のＲＯＭを製造する必要はなく、障害を有するマイクロコード
の影響を受けるマイクロコード・シーケンス全体をＲＡＭに記憶する必要もない
。これを行うと、処理速度に悪影響が及ぶはずである。
この場合、本発明は、ＲＡＭアドレス空間に切り替えることによって、ＲＯＭ
に記憶された障害を有するマイクロ命令を迂回することを提案する。ＲＡＭ内に
は、修理コードが記憶され、これが、ＲＯＭの障害を有するマイクロ命令と置換
されるように働く。修理コードの実行の後、システムの制御
は、ＲＯＭアドレス空間に戻る。
ＲＡＭの使用法が修理コードの記憶に制限されないことが、特に有利である。
ＲＡＭは、正常なマイクロ命令、特に、ＲＯＭに記憶されたマイクロ命令より使
用頻度の低いマイクロ命令にも使用できる。これは、マイクロコード命令セット
に命令を１つだけ追加することによって本発明を実現できるからである。追加さ
れるマイクロ命令は、障害を有するマイクロ命令の出現を示すフラグを立てるた
めの命令である。システムがＲＡＭモードで動作している場合、すなわち、障害
を有するマイクロ命令が出現しない正常動作モードで、マイクロ命令がＲＡＭか
らプロセッサに出力される場合には、このフラグ・マイクロ命令は、単に無視さ
れ、ＮＯＰ（ノー・オペレーション）と解釈される。
さらに、障害を有するマイクロコードの訂正を実現するための追加のハードウ
ェア出費が最小になるので、本発明は有利である。ＩＢＭ社のＳ／３９０コンピ
ュータ・システムなどの従来技術のコンピュータ・システムと比較して、本発明
を実現するためには、１つの追加レジスタと復号器だけが必要である。
本発明は、障害を有するマイクロコードがＲＯＭ内にある場合に、大きなコス
ト削減をもたらす。純粋にマイクロコードによる訂正のゆえに、訂正されたマイ
クロコードを記憶したＲＯＭの製造は時代遅れになる。また、障害を有するマイ
クロコードが、顧客側でのコンピュータ・システムの誤動作
によって検出されるだけの場合には、コストの大きい現地返却は不要である。こ
の場合、問題は、単にフラグ・マイクロ命令と修理コードを追加された新しいマ
イクロ命令のセットをＲＡＭにロードすることによって修正できる。
本発明は、障害を有するマイクロコードの訂正以外の別の目的に使用すること
もできる。コンピュータ・システムのアーキテクチャが機能強化される場合、こ
れは、マイクロコードを変更しなければならないことを意味する。このマイクロ
コードの変更も、本発明の教示によって実現できる。この場合、変更されるマイ
クロ命令は、「障害を有する」とみなされ、ＲＡＭにロードされる「修理コード
」によって置換される。この「修理コード」が、アーキテクチャの変更に起因し
て変更されたマイクロコードを表す。
以下で、下記の図面を参照して本発明の好ましい実施例を詳細に説明する。
第１図は、データ処理装置の概略図である。
第２図は、第１の動作状態であるデータ処理装置を示す図である。
第３図は、第２の動作状態である第１図のデータ処理装置を示す図である。
第１図に示されたデータ処理装置は、マイクロプログラム可能なプロセッサ１
を有する。プロセッサ１は、入力レジスタ２と出力レジスタ３を有する。このデ
ータ処理装置には、さらに、ランダム・アクセス制御記憶（ＣＳ−ＲＡＭ）４と
、
読取専用制御記憶（ＣＳ−ＲＯＭ）５が含まれる。これらの制御記憶は、マイク
ロプログラム可能なプロセッサ１のためのマイクロコードを記憶するように働く
。
好ましい実施例では、ＣＳ−ＲＡＭ４とＣＳ−ＲＯＭ５が、プロセッサ１と共
に同一チップに集積される。これは、マイクロコードへのアクセス時間を最小に
するために、制御記憶をプロセッサ１の近くに置くためである。ＣＳ−ＲＡＭ４
とＣＳ−ＲＯＭ５の記憶空間が、すべてのマイクロコードには不十分な場合、マ
イクロコードの一部を、データ処理システムの主記憶に記憶することができる。
従来技術から、マイクロコードのうち、頻繁には使用されない部分を主記憶に記
憶することが有利であることが既知である。これは、主記憶へのアクセスのすべ
てが、５０マシン・サイクル程度のデータ処理装置の性能ペナルティをもたらす
からである。主記憶は、第１図には示されていない。
ＣＳ−ＲＡＭ４の出力６とＣＳ−ＲＯＭ５の出力７は、マルチプレクサ８に接
続される。マルチプレクサ８は、その出力をプロセッサ１の入力レジスタ２に接
続される。マルチプレクサ８は、ＣＳ−ＲＡＭ４またはＣＳ−ＲＯＭ５を選択的
にプロセッサ１に結合する。
ＣＳ−ＲＡＭ４の出力６は、デコーダ１０のレジスタ９にも接続される。デコ
ーダ１０の出力は、プロセッサ１に接続される。プロセッサ１には、禁止論理回
路１１が含まれる。信号が禁止論理回路１１に入力される場合、禁止論理回路１
１は、プロセッサ１に、プロセッサ１のパイプライン内の次のマイクロ命令を実
行させないか、少なともパイプライン内の次のマイクロ命令の結果を出力させな
い。禁止論理回路１１の入力信号は、デコーダ１０によって供給される。
データ処理装置には、さらに、制御記憶アドレス・レジスタ（ＣＳＡＲ）１２
が含まれる。ハードワイヤードでないマクロ命令が、プロセッサ１によって実行
される場合には、そのマクロ命令をマイクロ命令のシーケンスに変換する必要が
ある。このようなシーケンスは、ＣＳ−ＲＡＭ４とＣＳ−ＲＯＭ５に記憶される
。マクロ命令実行の第１ステップは、この特定のマクロ命令に属するマイクロ命
令のシーケンスのアドレスを識別することである。一般に実践されているように
、これは、すべてのマイクロコード・シーケンスの入口アドレスを記憶する参照
テーブルによって達成される。実行される特定のマクロ命令に属するマイクロコ
ード・シーケンスの入口アドレスは、ＣＳＡＲ１２に記憶される。ここで検討す
る好ましい実施例では、ＣＳＡＲ１２は１６ビット幅である。最初の２ビットに
よって、制御記憶すなわちＣＳ−ＲＡＭ４およびＣＳ−ＲＯＭ５または主記憶の
うちのどれに、実行されるマイクロコード・シーケンスが記憶されるかが指定さ
れる（ビット０およびビット１）。ＣＳＡＲ１２のビット位置２ないし１５によ
って、ＣＳ−ＲＡＭ４およびＣＳ−ＲＯＭ５ならびに主記憶に共通のアドレス空
間が定義される。
マイクロコード・シーケンスの入口アドレスが、ＣＳＡＲ
１２に記憶される場合、これは、ＣＳＡＲ１２が、ＣＳ−ＲＡＭ４、ＣＳ−ＲＯ
Ｍ５および主記憶の同等のアドレス位置を指すことを意味する。したがって、ビ
ット位置０および１のみによって、ＣＳＡＲ１２に記憶されたアドレスが曖昧で
なくなる。
ポインタ１３は、ＣＳ−ＲＡＭ４内のアドレスを指し、ポインタ１４は、ＣＳ
−ＲＯＭ５内の同等のアドレスを指す。ポインタ１３および１４は、ＣＳＡＲ１
２のビット位置２ないし１５によって定義される。ＣＳＡＲ１２は、制御線１５
を介してマルチプレクサ８に接続され、制御線１６を介してデコーダ１０に接続
される。
ＣＳＡＲ１２の最初の２ビットが０１の場合、これは、データ処理装置が、マ
イクロ命令のシーケンスがＣＳ−ＲＡＭ４から出力される動作状態であることを
意味する。この場合、ＣＳ−ＲＡＭ４の出力６は、マルチプレクサ８を介してプ
ロセッサ１に結合される。この場合、ＣＳ−ＲＡＭ４から出力されるマイクロ命
令の流れを観察するように働くデコーダ１０は、活動状態でない。デコーダ１０
の活動化と非活動化を制御するため、デコーダ１０は、論理的に制御線１６を介
してＣＳＡＲ１２に結合される。ＣＳＡＲ１２の最初の２ビットが００の場合、
制御線１６に、デコーダ１０を非活動化する信号が送られる。この場合、デコー
ダ１０は、プロセッサ１内でのマイクロ命令の実行の禁止を引き起こすことがで
きない。
ＣＳＡＲ１２の最初の２ビットが００の場合、これは、実行されるマクロ命令
に属するマイクロ命令のシーケンスが、ＣＳ−ＲＯＭ５に記憶されることを意味
する。この場合、制御線１５には、マルチプレクサ８の制御のための制御信号が
送られ、その結果、ＣＳ−ＲＯＭ５の出力７がプロセッサ１に結合される。ＣＳ
−ＲＯＭ５がプロセッサ１に結合される時には、制御線１６によって伝えられる
制御信号によってデコーダ１０が活動化される。やはり、これは、ＣＳＡＲ１２
に記憶された最初の２ビットが０１であることによって引き起こされる。
第２図は、第１の動作状態にある第１図のデータ処理装置を示す図である。デ
ータ処理装置の初期状態は、命令シーケンスでのマクロ命令Ｘの出現である。マ
クロ命令Ｘは、ＣＳ−ＲＯＭ５に記憶されるマイクロ命令のシーケンスＳからな
る。このマイクロ命令のシーケンスは、MVI W2,0; MVI W1,1; ADD W2,W1; SUB W
2,W5; TSUB W1,W1である。マクロ命令Ｘを実行するために、ＣＳ−ＲＯＭ５内の
マイクロ命令のシーケンスの入口アドレスが、データ処理装置の参照テーブルで
識別される。
ここで検討する場合では、シーケンスＳの入口アドレスは、シーケンスＳの最
初のマイクロ命令MVI W2,0のアドレスである。この入口アドレスの完全なアドレ
スの最初の２つのビット位置は、シーケンスＳがＣＳ−ＲＯＭ５に記憶されるの
で、０、１である。マイクロ命令MVI W2,0のアドレスのビット位
置２ないし１５から、この命令のＣＳ−ＲＯＭ５内の記憶アドレスが示される。
マクロ命令Ｘを実行するために、シーケンスＳの最初のマイクロ命令の完全なア
ドレスが、ＣＳＡＲ１２に記憶される。
その後、シーケンスＳの最初のマイクロ命令MVI W2,0が、マルチプレクサ８を
介してプロセッサ１へ、ＣＳ−ＲＯＭ５の出力７で出力される。その後のクロッ
ク・サイクルで、シーケンスＳの後続マイクロ命令MVI W1,1，ADD W2,W1; SUB W
2,W5; TSUB W1,W1も出力される。
ここで検討する例では、マイクロ命令ADD W2,W1が無効であると仮定する。そ
の結果、マクロ命令Ｘを正しく実行するために、障害を有するマイクロ命令ADD
W2,W1の実行は防止される。
これを達成するために、特殊なマイタロ命令REPがＣＳ−ＲＡＭ４に記憶され
る。データ処理装置のマイクロ命令の通常のセットに追加されるこのマイクロ命
令は、ＣＳ−ＲＯＭ５に障害を有するマイクロ命令があることを示すフラグを立
てるように働く。フラグ・マイクロ命令REPは、ＣＳ−ＲＡＭ４内で、障害を有
するマイクロ命令ADD W2,W1のＣＳ−ＲＯＭ５でのアドレスと同一のアドレスを
有する。
入口アドレスがＣＳＡＲ１２に記憶された後に、ＣＳＡＲ１２内のアドレスは
、マイクロ命令の出力ごとにインクリメントされる。次に出力されるマイクロ命
令は、インクリメントされたアドレスを有するマイクロ命令である。ＣＳＡＲ１
２は、ＣＳ−ＲＡＭ４とＣＳ−ＲＯＭ５を指すので、マイクロ命令は、出力６と
出力７に並列に出力される。ここで検討する場合では、ＣＳ−ＲＯＭ５だけがマ
ルチプレクサ８を介してプロセッサ１に結合される。したがって、ＣＳ−ＲＡＭ
４の出力６に出力されるマイクロ命令は、実行されない。ＣＳＡＲ１２に記憶さ
れたアドレスが、入口アドレスに対して２つインクリメントされる時には、障害
を有するマイクロ命令ADD W2,W1が、ＣＳ−ＲＯＭ５の出力７に出力される。こ
れと並行して、フラグ・マイクロ命令REPmark1が、ＣＳ−ＲＡＭ４の出力６に出
力される。
フラグ・マイクロ命令REPmark1は、レジスタ９に記憶されるが、障害を有する
マイクロ命令ADD W2,W1は、入力レジスタ２に記憶される。次のクロック・サイ
クルに、デコーダ１０が、フラグ・マイクロ命令REPmark1を復号する。このフラ
グ・マイクロ命令の復号の結果として、マイクロ命令REPmark1が通常のマイクロ
命令ではなく、そのフラグ・マイクロ命令と並列にＣＳ−ＲＯＭ５から出力され
た障害を有するマイクロ命令、この場合にはADD W2,W1があることを示す特殊な
命令であることが明らかになる。この場合に限って、デコーダは、フラグ・マイ
クロ命令の検出を知らせる信号を送る。デコーダ１０がＣＳ−ＲＡＭ４から受け
取る他のマイクロ命令は、デコーダ１０による応答を引き起こさない。
障害を有するマイクロ命令ADD W2,W1の出現は、デコーダ１０からプロセッサ
１に伝えられる。これに応答して、禁止論
理回路１１が、プロセッサ１による障害を有するマイクロ命令ADD W2,W1の実行
を禁止する。障害を有するマイクロ命令ADD W2,W1の結果が、すでに計算されて
いる場合には、禁止論理回路１１は、出力レジスタ３への結果の記憶だけを禁止
する。
ＣＳＡＲ１２に記憶されたアドレスがその後にインクリメントされた後に、ポ
インタ１３は、mark1 addressを指しており、ポインタ１４は、sub W2,W5を指し
ている。これは、第２図に示された動作状態である。コマンドmark1 addressは
、フラグ・マイクロ命令REPmark1に属する修理アドレスを指定するコマンドであ
る。mark1 addressに含まれるアドレスによって、障害を有するマイクロ命令ADD
W2,W1の修理マイクロコードのアドレスが指定される。
次のクロック・サイクルに、修理アドレスがＣＳＡＲ１２に記憶され、その結
果、ポインタ１３が、障害を有するマイクロ命令ADD W2,W1と置換される修理コ
ードの最初の命令を指すようになる。この場合、修理コードは、２つのマイクロ
命令SUB W2,W1およびADD W2,W1からなる。ＣＳＡＲ１２に修理アドレスが記憶さ
れると、ＣＳＡＲ１２に記憶される最初の２つのビット位置も００から０１に変
化するので、ＣＳ−ＲＡＭ４が、マルチプレクサ８を介してプロセッサ１に結合
される。ＣＳＡＲ１２に修理アドレスを記憶することによって、ポインタ１３が
、修理コードの最初の命令SUB W2,W6を指し、ポインタ１４が、ＣＳ−ＲＯＭ５
の同等のアドレスを指すよ
うになる。これは、第３図に示された情況である。
その後のシステム・サイクルでは、修理コードが、プロセッサ１に出力され、
プロセッサ１によって実行される。修理コードの実行中は、ＣＳＡＲ１２の最初
の２つのビット位置が変化したので、デコーダ１０が非活動状態になる。修理コ
ードの最後で、マイクロ命令B mark2およびmark2 addressが、ＣＳ−ＲＡＭ４か
ら出力される。これによって、データ処理装置の制御に、修理コードの終了が伝
えられる。さらに、これによって、マイクロ命令のシーケンスＳでの障害を有す
るマイクロコード命令ADD W2,W1の次のアドレスが伝えられる。この場合、次の
マイクロ命令は、sub W2,W5である。このマイクロ命令は、シーケンスＳの一部
を形成するので、やはりデータ処理装置の動作状態を変更しなければならない。
すなわち、B mark2に属するマイクロ命令SUB W2,W5のアドレスが、ＣＳＡＲ１２
に記憶される。これは、ＣＳＡＲ１２に記憶されるアドレスの先頭の最初の２つ
のビット位置も、０、１から０、０に変更されることを暗示する。その結果、デ
ータ処理装置は、障害を有するマイクロ命令の出現の前の動作モードに戻る。
ここで検討した好ましい実施例では、ＣＳ−ＲＡＭ４とＣＳ−ＲＯＭ５が、同
等のアドレス空間と同一の記憶容量を有する。しかし、ＣＳ−ＲＡＭ４より大き
いアドレス空間を有するＣＳ−ＲＯＭを使用することも可能である。このような
ＣＳ−ＲＯＭは、論理的には、ＣＳ−ＲＡＭ４のアドレス空
間に対応する複数のアドレス空間に区分される。この場合、ＣＳＡＲ１２に記憶
されるアドレスの先頭ビットも、そのようなＣＳ−ＲＯＭの論理区画のどれにマ
イクロ命令が記憶されるかを指定するものにしなければならない。ＣＳ−ＲＯＭ
を４つの同等のアドレス空間に区分する場合、ＣＳＡＲ１２の最初の３ビットを
使って、特定のマイクロ命令が、主記憶、ＣＳ−ＲＡＭ４またはＣＳ−ＲＯＭの
特定の区画のうちのどれに記憶されるかを示す必要がある。
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フロントページの続き
(72)発明者 コスター、ラルフ
ドイツ国ホルツガーリンゲン、リヒテンシ
ュタインシュトラーセ 12
(72)発明者 メルテイン、クリステイアン
ドイツ国ベーブリンゲン、ニュルテインガ
ー シュトラーセ 75
(72)発明者 タスト、ハンス ウエルナー
ドイツ国ヴァイル イン シェーンブー
ク、ハルトマンシュトラーセ 66