JPH10187272A - クロック系の冗長構成における位相制御方式 - Google Patents
クロック系の冗長構成における位相制御方式Info
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- JPH10187272A JPH10187272A JP8356010A JP35601096A JPH10187272A JP H10187272 A JPH10187272 A JP H10187272A JP 8356010 A JP8356010 A JP 8356010A JP 35601096 A JP35601096 A JP 35601096A JP H10187272 A JPH10187272 A JP H10187272A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 データ処理部に影響を与えずに二つのクロッ
ク受信盤の出力クロックの一方から他方に無瞬断で切り
換え可能なクロック系の冗長構成における位相制御方式
を提供する。 【解決手段】 クロック受信盤１の出力クロックCLKOUT
1 を基準クロックとした場合、クロック受信盤２の出力
クロックCLKOUT2 を従とし、クロック受信盤２内のウイ
ンドウジェネレータ１５でウインドウ制御範囲を生成
し、このウィンドウ制御範囲と出力クロックCLKOUT1 と
の位相をクロック受信盤２の位相比較回路１９で位相比
較し、出力クロックCLKOUT1 の位相がウィンドウ制御範
囲に入っている場合に、クロック受信盤２内の分周回路
８の分周比を位相比較回路１９の出力で可変して出力ク
ロックCLKOUT2 の位相を出力クロックCLKOUT1 の位相に
近づけるように制御する。
ク受信盤の出力クロックの一方から他方に無瞬断で切り
換え可能なクロック系の冗長構成における位相制御方式
を提供する。 【解決手段】 クロック受信盤１の出力クロックCLKOUT
1 を基準クロックとした場合、クロック受信盤２の出力
クロックCLKOUT2 を従とし、クロック受信盤２内のウイ
ンドウジェネレータ１５でウインドウ制御範囲を生成
し、このウィンドウ制御範囲と出力クロックCLKOUT1 と
の位相をクロック受信盤２の位相比較回路１９で位相比
較し、出力クロックCLKOUT1 の位相がウィンドウ制御範
囲に入っている場合に、クロック受信盤２内の分周回路
８の分周比を位相比較回路１９の出力で可変して出力ク
ロックCLKOUT2 の位相を出力クロックCLKOUT1 の位相に
近づけるように制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック系の冗
長構成における位相制御方式についてのものである。特
に、互いに主従関係となる第１と第２のクロック受信盤
の入力クロックの周波数同期がとれているが、位相が規
定されていない条件下において、第１と第２のクロック
受信盤のうちの従の方のクロック受信盤の出力クロック
の位相が所定の範囲内に入るようにして、第１と第２の
クロック受信盤の出力クロックの位相がほぼ同相となる
ようにするクロック系の冗長構成における位相制御方式
についてのものである。
長構成における位相制御方式についてのものである。特
に、互いに主従関係となる第１と第２のクロック受信盤
の入力クロックの周波数同期がとれているが、位相が規
定されていない条件下において、第１と第２のクロック
受信盤のうちの従の方のクロック受信盤の出力クロック
の位相が所定の範囲内に入るようにして、第１と第２の
クロック受信盤の出力クロックの位相がほぼ同相となる
ようにするクロック系の冗長構成における位相制御方式
についてのものである。
【０００２】
【従来の技術】従来、クロック系に冗長構成のとられて
いる２系統のクロック受信盤を介して出力クロックを伝
送してデータ処理盤内のデータ処理装置に供給する場合
においては、図３に示すように同一構成をなす第１と第
２のクロック受信盤２１・２２を用いている。第１のク
ロック受信盤２１と第２のクロック受信盤２２は主従関
係は無く、それぞれ独立して出力クロックを伝送する。
いる２系統のクロック受信盤を介して出力クロックを伝
送してデータ処理盤内のデータ処理装置に供給する場合
においては、図３に示すように同一構成をなす第１と第
２のクロック受信盤２１・２２を用いている。第１のク
ロック受信盤２１と第２のクロック受信盤２２は主従関
係は無く、それぞれ独立して出力クロックを伝送する。
【０００３】第１のクロック受信盤２１は、あらかじめ
決められた所定周波数の入力クロックを内部の分周回路
で所定周波数に分周した後に、ＰＬＬ（フェーズ・ロッ
ク・ループ）を通過させて、所定の周波数に周波数変換
し、さらに分周回路で分周した出力クロックを伝送路２
３（第２のクロック受信盤２２の出力クロックの伝送は
伝送路２４を使用）を通り、データ処理盤２５内のセレ
クタ２６を介してデータ処理装置２７に伝送している。
第２のクロック受信盤２２も同様に構成されている。
決められた所定周波数の入力クロックを内部の分周回路
で所定周波数に分周した後に、ＰＬＬ（フェーズ・ロッ
ク・ループ）を通過させて、所定の周波数に周波数変換
し、さらに分周回路で分周した出力クロックを伝送路２
３（第２のクロック受信盤２２の出力クロックの伝送は
伝送路２４を使用）を通り、データ処理盤２５内のセレ
クタ２６を介してデータ処理装置２７に伝送している。
第２のクロック受信盤２２も同様に構成されている。
【０００４】このような同一構成の第１と第２のクロッ
ク受信盤２１・２２のいずれかの出力クロックをデータ
処理盤２５で採用するかは、データ処理盤２５内で判断
して、セレクタ２６で選択している。
ク受信盤２１・２２のいずれかの出力クロックをデータ
処理盤２５で採用するかは、データ処理盤２５内で判断
して、セレクタ２６で選択している。
【０００５】
【発明が解決しようとする課題】図３からも明らかなよ
うに、第１と第２のクロック受信盤２１・２２間には、
構成上互いに連係関係がなく、それぞれ独立して動作を
している。このため、例えば、第１のクロック受信盤２
１が異常である場合などにおいて、第１のクロック受信
盤２１の出力クロックから第２のクロック受信盤２２の
出力クロックに切り換えて使用する場合には、第１と第
２のクロック受信盤２１・２２の出力クロックの位相が
全く規制されていないので、データ処理盤２５内のデー
タ処理装置２７で第２のクロック受信盤２２のクロック
に切り換えたとき瞬断する場合があるなどの不都合があ
り、信頼性に欠ける。
うに、第１と第２のクロック受信盤２１・２２間には、
構成上互いに連係関係がなく、それぞれ独立して動作を
している。このため、例えば、第１のクロック受信盤２
１が異常である場合などにおいて、第１のクロック受信
盤２１の出力クロックから第２のクロック受信盤２２の
出力クロックに切り換えて使用する場合には、第１と第
２のクロック受信盤２１・２２の出力クロックの位相が
全く規制されていないので、データ処理盤２５内のデー
タ処理装置２７で第２のクロック受信盤２２のクロック
に切り換えたとき瞬断する場合があるなどの不都合があ
り、信頼性に欠ける。
【０００６】この発明は、第１と第２のクロック受信盤
のいずれか一方の系統に異常が発生し、データ処理盤で
正常な系統のクロック受信盤の出力クロックに切り換え
ることができ、データ処理装置でのデータ処理に影響な
く救済可能で、かつ信頼性の高いシステムの構築を可能
とするクロック系の冗長構成における位相制御方式を提
供することを目的とする。
のいずれか一方の系統に異常が発生し、データ処理盤で
正常な系統のクロック受信盤の出力クロックに切り換え
ることができ、データ処理装置でのデータ処理に影響な
く救済可能で、かつ信頼性の高いシステムの構築を可能
とするクロック系の冗長構成における位相制御方式を提
供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明のクロック系の冗長構成における位相制御
方式は、互いに同一構成をなし、周波数同期がとれ、か
つ位相が規定されていない入力クロックをそれぞれ受信
し、互いに主従関係となるとともに、主の方の出力クロ
ックを基準クロックとするクロック受信盤１・２と、ク
ロック受信盤１・２にそれぞれ設けられ、入力クロック
をそれぞれ分周してクロック受信盤１・２から出力クロ
ックを出力する２分周回路７・８と、クロック受信盤１
・２にそれぞれ設けられ、それぞれ分周回路７・８の出
力クロックからウインド制御範囲を生成するウインドウ
ジェネレータ１４・１５と、クロック受信盤１・２にそ
れぞれ設けられ、それぞれ自系の前記ウインド制御範囲
の位相と他系の前記出力クロックの位相とを位相比較
し、前記従となる方のクロック受信盤の分周回路７また
は分周回路８の分周比を可変する位相比較回路１８・１
９とを備えることを特徴とする。
に、この発明のクロック系の冗長構成における位相制御
方式は、互いに同一構成をなし、周波数同期がとれ、か
つ位相が規定されていない入力クロックをそれぞれ受信
し、互いに主従関係となるとともに、主の方の出力クロ
ックを基準クロックとするクロック受信盤１・２と、ク
ロック受信盤１・２にそれぞれ設けられ、入力クロック
をそれぞれ分周してクロック受信盤１・２から出力クロ
ックを出力する２分周回路７・８と、クロック受信盤１
・２にそれぞれ設けられ、それぞれ分周回路７・８の出
力クロックからウインド制御範囲を生成するウインドウ
ジェネレータ１４・１５と、クロック受信盤１・２にそ
れぞれ設けられ、それぞれ自系の前記ウインド制御範囲
の位相と他系の前記出力クロックの位相とを位相比較
し、前記従となる方のクロック受信盤の分周回路７また
は分周回路８の分周比を可変する位相比較回路１８・１
９とを備えることを特徴とする。
【０００８】
【発明の実施の形態】次に、この発明のクロック系の冗
長構成における位相制御方式の一実施の形態について図
面に基づき説明する。図１はこの発明の一実施の形態の
構成を示すブロック図である。図１において、第１のク
ロック受信盤１と第２のクロック受信盤２はそれぞれ同
一構成をなしている。第１のクロック受信盤１と第２の
クロック受信盤２の各入力端１ａ・２ａには、それぞ
れ、例えば入力クロックCLK1,CLK2が導入される。
長構成における位相制御方式の一実施の形態について図
面に基づき説明する。図１はこの発明の一実施の形態の
構成を示すブロック図である。図１において、第１のク
ロック受信盤１と第２のクロック受信盤２はそれぞれ同
一構成をなしている。第１のクロック受信盤１と第２の
クロック受信盤２の各入力端１ａ・２ａには、それぞ
れ、例えば入力クロックCLK1,CLK2が導入される。
【０００９】第１のクロック受信盤１と第２のクロック
受信盤２の各入力端１ａ・２ａに導入された入力クロッ
クCLK1,CLK2 はそれぞれ第１のクロック受信盤１と第２
のクロック受信盤２内の分周比が固定の分周回路３・４
に入力され、そこで、それぞれ例えば、８ＫＨｚの周波
数に分周される。
受信盤２の各入力端１ａ・２ａに導入された入力クロッ
クCLK1,CLK2 はそれぞれ第１のクロック受信盤１と第２
のクロック受信盤２内の分周比が固定の分周回路３・４
に入力され、そこで、それぞれ例えば、８ＫＨｚの周波
数に分周される。
【００１０】各分周回路３・４の出力端は第１のクロッ
ク受信盤１と第２のクロック受信盤２内において、ＰＬ
Ｌ回路５・６に入力され、ＰＬＬ回路５・６の出力端か
ら出力される出力クロックPLLOUT1・PLLOUT2の周波数
は、例えば2.048 ＭＨｚとなる。
ク受信盤１と第２のクロック受信盤２内において、ＰＬ
Ｌ回路５・６に入力され、ＰＬＬ回路５・６の出力端か
ら出力される出力クロックPLLOUT1・PLLOUT2の周波数
は、例えば2.048 ＭＨｚとなる。
【００１１】第１のクロック受信盤１と第２のクロック
受信盤２内において、ＰＬＬ回路５・６の出力クロック
PLLOUT1・PLLOUT2はそれぞれ分周回路７・８に入力され
る。各分周回路７・８はそれぞれ分周比を後述する位相
比較回路の出力により可変できる。
受信盤２内において、ＰＬＬ回路５・６の出力クロック
PLLOUT1・PLLOUT2はそれぞれ分周回路７・８に入力され
る。各分周回路７・８はそれぞれ分周比を後述する位相
比較回路の出力により可変できる。
【００１２】分周回路７・８から出力された出力クロッ
クCLKOUT1・CLKOUT2は第１のクロック受信盤１と第２の
クロック受信盤２の各出力端１ｂ・２ｂから伝送路９・
１０を経てデータ処理盤１１に伝送される。
クCLKOUT1・CLKOUT2は第１のクロック受信盤１と第２の
クロック受信盤２の各出力端１ｂ・２ｂから伝送路９・
１０を経てデータ処理盤１１に伝送される。
【００１３】データ処理盤１１は図３で示したデータ処
理盤と同じものであり、データ処理盤１１に伝送される
第１のクロック受信盤１と第２のクロック受信盤２の各
出力クロックCLKOUT1・CLKOUT2はデータ処理盤１１内の
セレクタ１２で選択されて、データ処理盤１１内のデー
タ処理装置１３に入力される。
理盤と同じものであり、データ処理盤１１に伝送される
第１のクロック受信盤１と第２のクロック受信盤２の各
出力クロックCLKOUT1・CLKOUT2はデータ処理盤１１内の
セレクタ１２で選択されて、データ処理盤１１内のデー
タ処理装置１３に入力される。
【００１４】また、第１のクロック受信盤１と第２のク
ロック受信盤２において、分周回路７・８から出力され
た出力クロックCLKOUT1・CLKOUT2 はそれぞれウインド
ウジェネレータ１４・１５に入力されるとともに、第１
のクロック受信盤１と第２のクロック受信盤２の各出力
端１ｃ・２ｃに送出する。
ロック受信盤２において、分周回路７・８から出力され
た出力クロックCLKOUT1・CLKOUT2 はそれぞれウインド
ウジェネレータ１４・１５に入力されるとともに、第１
のクロック受信盤１と第２のクロック受信盤２の各出力
端１ｃ・２ｃに送出する。
【００１５】第１のクロック受信盤１の出力端１ｃは線
路１６を介して第２のクロック受信盤２の入力端２ｄに
接続されている。同様にして、第２のクロック受信盤２
の出力端２ｃは第１のクロック受信盤１の入力端１ｄに
線路１７を介して接続されている。
路１６を介して第２のクロック受信盤２の入力端２ｄに
接続されている。同様にして、第２のクロック受信盤２
の出力端２ｃは第１のクロック受信盤１の入力端１ｄに
線路１７を介して接続されている。
【００１６】第１のクロック受信盤１において、入力端
１ｄとウインドウジェネレータ１４の出力端は位相比較
回路１８の入力端に接続されている。
１ｄとウインドウジェネレータ１４の出力端は位相比較
回路１８の入力端に接続されている。
【００１７】位相比較回路１８は、ウインドウジェネレ
ータ１４の出力、すなわち、ウインドウ制御範囲WIN1の
位相と第２のクロック受信盤２の出力端２ｃから線路１
７と入力端１ｄを経由してくる第２のクロック受信盤２
の出力クロックCLKOUT2 の位相とを比較し、その位相差
に応じて分周回路７の分周比を可変する。
ータ１４の出力、すなわち、ウインドウ制御範囲WIN1の
位相と第２のクロック受信盤２の出力端２ｃから線路１
７と入力端１ｄを経由してくる第２のクロック受信盤２
の出力クロックCLKOUT2 の位相とを比較し、その位相差
に応じて分周回路７の分周比を可変する。
【００１８】同様にして、位相比較回路１９は、ウイン
ドウジェネレータ１５から出力されるウインドウ制御範
囲WIN2の位相と第１のクロック受信盤１の出力端１ｃか
ら線路１６と入力端２ｄを経由した第１のクロック受信
盤１の出力クロックCLKOUT1の位相とを比較し、その位
相差に応じて分周回路８の分周比を可変する。
ドウジェネレータ１５から出力されるウインドウ制御範
囲WIN2の位相と第１のクロック受信盤１の出力端１ｃか
ら線路１６と入力端２ｄを経由した第１のクロック受信
盤１の出力クロックCLKOUT1の位相とを比較し、その位
相差に応じて分周回路８の分周比を可変する。
【００１９】次に、以上のように構成されたこの一実施
の形態の動作について、図２のタイムチャートを参照し
て説明する。まず、概略的動作説明から始める。第１の
クロック受信盤１と第２のクロック受信盤２の各入力端
１ａ・２ａには例えば、６ＭＨｚの周波数の入力クロッ
クCLK1・CLK2が入力されることにより、各入力クロック
CLK1・CLK2はそれぞれ分周比固定の分周回路３・４に入
力される。
の形態の動作について、図２のタイムチャートを参照し
て説明する。まず、概略的動作説明から始める。第１の
クロック受信盤１と第２のクロック受信盤２の各入力端
１ａ・２ａには例えば、６ＭＨｚの周波数の入力クロッ
クCLK1・CLK2が入力されることにより、各入力クロック
CLK1・CLK2はそれぞれ分周比固定の分周回路３・４に入
力される。
【００２０】各分周回路３・４において、各入力クロッ
クCLK1・CLK2は分周されて、例えば８ＫＨｚのクロック
が出力され、ＰＬＬ回路５・６に入力されて位相クロッ
クされ、それぞれ2.048 ＭＨｚのクロックPLLOUT1・PLL
OUT2が図２（ａ）と、図２（ｄ）と、図２（ｉ）に示す
ようなクロックとして分周回路７・８に入力される。こ
のクロックPLLOUT1・PLLOUT2の周期TPO1・TPO2 は等し
くなっている
クCLK1・CLK2は分周されて、例えば８ＫＨｚのクロック
が出力され、ＰＬＬ回路５・６に入力されて位相クロッ
クされ、それぞれ2.048 ＭＨｚのクロックPLLOUT1・PLL
OUT2が図２（ａ）と、図２（ｄ）と、図２（ｉ）に示す
ようなクロックとして分周回路７・８に入力される。こ
のクロックPLLOUT1・PLLOUT2の周期TPO1・TPO2 は等し
くなっている
【００２１】分周回路７・８においては、各ＰＬＬ回路
５・６からのクロックPLLOUT1・PLLOUT2の整数分の１に
分周して出力端１ｂ・２ｂからそれぞれ図２（ｂ）、図
２（ｅ）、図２（ｊ）に示すような出力クロックCLKOUT
1・CLKOUT2を出力する。これらの出力クロックCLKOUT1
・CLKOUT2はそれぞれ出力端１ｂ・２ｂから伝送路９・
１０を経てデータ処理盤１１に伝送可能になっている。
５・６からのクロックPLLOUT1・PLLOUT2の整数分の１に
分周して出力端１ｂ・２ｂからそれぞれ図２（ｂ）、図
２（ｅ）、図２（ｊ）に示すような出力クロックCLKOUT
1・CLKOUT2を出力する。これらの出力クロックCLKOUT1
・CLKOUT2はそれぞれ出力端１ｂ・２ｂから伝送路９・
１０を経てデータ処理盤１１に伝送可能になっている。
【００２２】この状態において、第１のクロック受信盤
１と第２のクロック受信盤２の各入力端１ａ・２ａには
それぞれ入力クロックCLK1・CLK2が入力されているか、
否かの入力状態、あるいは第１のクロック受信盤１と第
２のクロック受信盤２内の自己診断などにより、第１の
クロック受信盤１と第２のクロック受信盤２の出力クロ
ックCLKOUT1・CLKOUT2 のどちらかの出力クロックを基
準とするが、ここでは、説明の都合上、第１のクロック
受信盤１の出力クロックCLKOUT1を基準とした場合につ
いて説明する。
１と第２のクロック受信盤２の各入力端１ａ・２ａには
それぞれ入力クロックCLK1・CLK2が入力されているか、
否かの入力状態、あるいは第１のクロック受信盤１と第
２のクロック受信盤２内の自己診断などにより、第１の
クロック受信盤１と第２のクロック受信盤２の出力クロ
ックCLKOUT1・CLKOUT2 のどちらかの出力クロックを基
準とするが、ここでは、説明の都合上、第１のクロック
受信盤１の出力クロックCLKOUT1を基準とした場合につ
いて説明する。
【００２３】したがって、第１のクロック受信盤１の系
統を主系統（基本）とし、第２のクロック受信盤２の系
統を従系統（追従）として述べることにする。このよう
に、第１のクロック受信盤１の系統を主系統としている
ので、第１のクロック受信盤１においては、その出力端
１ｂから出力される出力クロックCLKOUT1 ｛図２（ｂ）
参照｝の位相には依存しない。
統を主系統（基本）とし、第２のクロック受信盤２の系
統を従系統（追従）として述べることにする。このよう
に、第１のクロック受信盤１の系統を主系統としている
ので、第１のクロック受信盤１においては、その出力端
１ｂから出力される出力クロックCLKOUT1 ｛図２（ｂ）
参照｝の位相には依存しない。
【００２４】第２のクロック受信盤２の系統において、
ウインドウジェネレータ１５は第２のクロック受信盤２
の出力クロックCLKOUT2 が入力されることにより、生成
したウインドウ制御範囲WIN2｛図２（ｆ）｝を位相比較
回路１９に出力し、位相比較回路１９において、第１の
クロック受信盤１の出力端１ｃ−線路１６−第２のクロ
ック受信盤２の入力端２ｄの経路を経て入力される第１
のクロック受信盤１の出力クロックCLKOUT1 との位相を
比較する。
ウインドウジェネレータ１５は第２のクロック受信盤２
の出力クロックCLKOUT2 が入力されることにより、生成
したウインドウ制御範囲WIN2｛図２（ｆ）｝を位相比較
回路１９に出力し、位相比較回路１９において、第１の
クロック受信盤１の出力端１ｃ−線路１６−第２のクロ
ック受信盤２の入力端２ｄの経路を経て入力される第１
のクロック受信盤１の出力クロックCLKOUT1 との位相を
比較する。
【００２５】この比較の結果、出力クロックCLKOUT1 の
位相がウインドウジェネレータ１５のウインドウ制御範
囲WIN2内に入っている場合に、位相比較回路１９の出力
により第２のクロック受信盤２の分周回路８の分周比を
変えることにより、第２のクロック受信盤２の出力クロ
ックCLKOUT2 の位相を第１のクロック受信盤１の出力ク
ロックCLKOUT1 の位相に近づけるように制御する。
位相がウインドウジェネレータ１５のウインドウ制御範
囲WIN2内に入っている場合に、位相比較回路１９の出力
により第２のクロック受信盤２の分周回路８の分周比を
変えることにより、第２のクロック受信盤２の出力クロ
ックCLKOUT2 の位相を第１のクロック受信盤１の出力ク
ロックCLKOUT1 の位相に近づけるように制御する。
【００２６】次に、この一連の動作の流れについて、図
２のタイムチャートを参照して説明する。いまは、第１
のクロック受信盤１の系統が基準であるため、図２
（ｂ）に示す第１のクロック受信盤１の出力クロックCK
LOUT1 の位相は変化しない。
２のタイムチャートを参照して説明する。いまは、第１
のクロック受信盤１の系統が基準であるため、図２
（ｂ）に示す第１のクロック受信盤１の出力クロックCK
LOUT1 の位相は変化しない。
【００２７】図２（ｄ）〜（ｈ）に示す「例１」の場
合、第２のクロック受信盤２の出力クロックCLKOUT2 の
位相がタイミングａであるとき、第２のクロック受信盤
２のウインドウジェネレータ１５のウインドウ制御範囲
WIN2｛図２（ｆ）｝の遅れ方向（図２では、右方向を遅
れ、左方向を進みとしている）の制御範囲｛図２
（ｇ）｝の斜線で示す範囲が制御範囲を示し、図２
（ｈ）の櫛歯状の縦線で示す範囲が非制御範囲を示す｝
に入っているため、分周比を高くする。
合、第２のクロック受信盤２の出力クロックCLKOUT2 の
位相がタイミングａであるとき、第２のクロック受信盤
２のウインドウジェネレータ１５のウインドウ制御範囲
WIN2｛図２（ｆ）｝の遅れ方向（図２では、右方向を遅
れ、左方向を進みとしている）の制御範囲｛図２
（ｇ）｝の斜線で示す範囲が制御範囲を示し、図２
（ｈ）の櫛歯状の縦線で示す範囲が非制御範囲を示す｝
に入っているため、分周比を高くする。
【００２８】したがって、第１のクロック受信盤１の出
力クロックCLKOUT1 よりも第２のクロック受信盤２の出
力クロックCLKOUT2 の周波数が低くなり、タイミングｂ
のように、出力クロックCLKOUT2 の位相が第２のクロッ
ク受信盤２のウインドウジェネレータ１５の図２（ｈ）
に示すウインドウ制御範囲WIN2の非制御範囲に入ると、
通常の分周比に戻る。
力クロックCLKOUT1 よりも第２のクロック受信盤２の出
力クロックCLKOUT2 の周波数が低くなり、タイミングｂ
のように、出力クロックCLKOUT2 の位相が第２のクロッ
ク受信盤２のウインドウジェネレータ１５の図２（ｈ）
に示すウインドウ制御範囲WIN2の非制御範囲に入ると、
通常の分周比に戻る。
【００２９】次に、図２（ｉ）〜（ｍ）に示す「例２」
の場合は、前記とは逆に図２（ｊ）に示す出力クロック
CLKOUT2 の位相がタイミングａ１であるときに、ウイン
ドウジェネレータ１５から出力される図２（ｋ）に示す
ウインドウ制御範囲WIN2の進む方向にある場合について
説明する。
の場合は、前記とは逆に図２（ｊ）に示す出力クロック
CLKOUT2 の位相がタイミングａ１であるときに、ウイン
ドウジェネレータ１５から出力される図２（ｋ）に示す
ウインドウ制御範囲WIN2の進む方向にある場合について
説明する。
【００３０】この場合は、図２（ｉ）に示す第２のクロ
ック受信盤２のＰＬＬ回路６の出力クロックPLLOUT2 が
分周回路８で分周されて得られる出力クロックCLKOUT2
の位相ａ１が前述のように、ウインドウジェネレータ１
５から出力される図２（ｋ）に示すウインドウ制御範囲
WIN2内にあるために｛図２（ｌ）｝、位相比較回路１９
の出力により可変される分周回路８の分周比を低くす
る。
ック受信盤２のＰＬＬ回路６の出力クロックPLLOUT2 が
分周回路８で分周されて得られる出力クロックCLKOUT2
の位相ａ１が前述のように、ウインドウジェネレータ１
５から出力される図２（ｋ）に示すウインドウ制御範囲
WIN2内にあるために｛図２（ｌ）｝、位相比較回路１９
の出力により可変される分周回路８の分周比を低くす
る。
【００３１】これにより、第２のクロック受信盤２の出
力クロックCLKOUT2 の周波数は第１のクロック受信盤１
の出力クロックCLKOUT1 の周波数より高くなる。この結
果、出力クロックCLKOUT2 の位相がタイミングｂ１で示
すように、ウインドウジェネレータ１５から出力される
ウインドウ制御範囲WIN2の非制御範囲｛図２（ｍ）｝に
入ると、分周回路８の分周比は通常の分周比に戻る。そ
の後、再び、第２のクロック受信盤２の出力クロックCL
KOUT2 の位相がウインドウジェネレータ１５から出力さ
れるウインドウ制御範囲内に入ると、以上のような制御
を行う。
力クロックCLKOUT2 の周波数は第１のクロック受信盤１
の出力クロックCLKOUT1 の周波数より高くなる。この結
果、出力クロックCLKOUT2 の位相がタイミングｂ１で示
すように、ウインドウジェネレータ１５から出力される
ウインドウ制御範囲WIN2の非制御範囲｛図２（ｍ）｝に
入ると、分周回路８の分周比は通常の分周比に戻る。そ
の後、再び、第２のクロック受信盤２の出力クロックCL
KOUT2 の位相がウインドウジェネレータ１５から出力さ
れるウインドウ制御範囲内に入ると、以上のような制御
を行う。
【００３２】このように構成されたこの実施の形態にお
いて、第１のクロック受信盤１の出力クロックCLKOUT1
と第２のクロック受信盤２の出力クロックCLKOUT2 は、
それぞれ伝送路９・１０を経てデータ処理盤１１に伝送
される。
いて、第１のクロック受信盤１の出力クロックCLKOUT1
と第２のクロック受信盤２の出力クロックCLKOUT2 は、
それぞれ伝送路９・１０を経てデータ処理盤１１に伝送
される。
【００３３】データ処理盤１１では、第１のクロック受
信盤１の出力クロックCLKOUT1 と第２のクロック受信盤
２の出力クロックCLKOUT2 の入力状態を監視しており、
その監視の結果、正常な系統の出力クロックCLKOUT1 ま
たはCLKOUT2 をセレクタ１２で選択している。
信盤１の出力クロックCLKOUT1 と第２のクロック受信盤
２の出力クロックCLKOUT2 の入力状態を監視しており、
その監視の結果、正常な系統の出力クロックCLKOUT1 ま
たはCLKOUT2 をセレクタ１２で選択している。
【００３４】この状態でデータ処理盤１１が第１のクロ
ック受信盤１または第２のクロック受信盤２から入力さ
れる出力クロックCLKOUT1 または出力クロックCLKOUT2
のいずれかが異常であると認識した場合には、正常な系
統の出力クロックを入力するようにセレクタ１２により
切り換える。
ック受信盤１または第２のクロック受信盤２から入力さ
れる出力クロックCLKOUT1 または出力クロックCLKOUT2
のいずれかが異常であると認識した場合には、正常な系
統の出力クロックを入力するようにセレクタ１２により
切り換える。
【００３５】この場合、上記図２（ｆ）と図２（ｊ）で
示したウインドウジェネレータ１４・１５のウインドウ
制御範囲WIN1・WIN2を広くとることにより、第１のクロ
ック受信盤１の出力クロックCLKOUT1 と、第２のクロッ
ク受信盤２の出力クロックCLKOUT2 の位相制御範囲、つ
まり位相差を小さくすることができる。したがって、デ
ータ処理盤１１のデータ処理装置１３における出力クロ
ックCLKOUT1 と出力クロックCLKOUT2 との切り換え時に
データ処理装置に影響なく実行できる。
示したウインドウジェネレータ１４・１５のウインドウ
制御範囲WIN1・WIN2を広くとることにより、第１のクロ
ック受信盤１の出力クロックCLKOUT1 と、第２のクロッ
ク受信盤２の出力クロックCLKOUT2 の位相制御範囲、つ
まり位相差を小さくすることができる。したがって、デ
ータ処理盤１１のデータ処理装置１３における出力クロ
ックCLKOUT1 と出力クロックCLKOUT2 との切り換え時に
データ処理装置に影響なく実行できる。
【００３６】なお、この実施の形態では、第１のクロッ
ク受信盤１を主系統として、出力クロックCLKOUT1 を基
本とし、第２のクロック受信盤２を従とした場合につい
て説明したが、この発明はこれとは逆に第２のクロック
受信盤２の出力クロックCLKOUT2 を基本とし、第１のク
ロック受信盤１の出力クロックCLKOUT1を従とするよう
にしても、同様に適用できる。また、この発明はクロッ
ク２重系を適用するすべての分野に使用することができ
るのはいうまでもない。
ク受信盤１を主系統として、出力クロックCLKOUT1 を基
本とし、第２のクロック受信盤２を従とした場合につい
て説明したが、この発明はこれとは逆に第２のクロック
受信盤２の出力クロックCLKOUT2 を基本とし、第１のク
ロック受信盤１の出力クロックCLKOUT1を従とするよう
にしても、同様に適用できる。また、この発明はクロッ
ク２重系を適用するすべての分野に使用することができ
るのはいうまでもない。
【００３７】
【発明の効果】この発明は、第１のクロック受信盤と第
２のクロック受信盤との片方を主として、その出力クロ
ックを基準クロックとし、他方の系統の出力クロックを
従として基準クロックの位相に追従させ、この他方の系
統の出力クロックを自系統のクロック受信盤内のウイン
ドウジェネレータでウインドウ制御範囲を生成し、この
ウインドウ制御範囲と従の方の出力クロックの位相とを
位相比較回路で比較し、その位相差がウインドウ制御範
囲に入っている場合に従の方の分周回路の分周比を可変
して従の方の出力クロックの位相を基準クロックの出力
クロックの位相に近づけるようにしたので、第１のクロ
ック受信盤の出力クロックの位相と第２のクロック受信
盤の出力クロックの位相との位相差を小さくすることが
できる。
２のクロック受信盤との片方を主として、その出力クロ
ックを基準クロックとし、他方の系統の出力クロックを
従として基準クロックの位相に追従させ、この他方の系
統の出力クロックを自系統のクロック受信盤内のウイン
ドウジェネレータでウインドウ制御範囲を生成し、この
ウインドウ制御範囲と従の方の出力クロックの位相とを
位相比較回路で比較し、その位相差がウインドウ制御範
囲に入っている場合に従の方の分周回路の分周比を可変
して従の方の出力クロックの位相を基準クロックの出力
クロックの位相に近づけるようにしたので、第１のクロ
ック受信盤の出力クロックの位相と第２のクロック受信
盤の出力クロックの位相との位相差を小さくすることが
できる。
【００３８】これに伴い、どちらかのクロック受信盤の
系統に異常が発生した場合や、クロック受信盤内で自己
診断状態時などの場合には、データ処理盤で一方の出力
クロックから他方の出力クロックに切り換えの実行が可
能となる。
系統に異常が発生した場合や、クロック受信盤内で自己
診断状態時などの場合には、データ処理盤で一方の出力
クロックから他方の出力クロックに切り換えの実行が可
能となる。
【００３９】したがって、どちらかのクロック受信盤の
系統に異常が発生しても、データ処理部に影響すること
なく、救済が可能となり、信頼性の高いシステムを構築
できる。
系統に異常が発生しても、データ処理部に影響すること
なく、救済が可能となり、信頼性の高いシステムを構築
できる。
【図１】この発明のクロック系の冗長構成における位相
制御方式の一実施の形態の構成を示すブロック図であ
る。
制御方式の一実施の形態の構成を示すブロック図であ
る。
【図２】図１のクロック系の冗長構成における位相制御
方式の一実施の形態の動作を説明するためのタイムチャ
ートである。
方式の一実施の形態の動作を説明するためのタイムチャ
ートである。
【図３】従来のクロック系の冗長構成における位相制御
方式の構成を示すブロック図である。
方式の構成を示すブロック図である。
１ 第１のクロック受信盤 ２ 第２のクロック受信盤 ３ 分周回路 ４ 分周回路 ５ ＰＬＬ回路 ６ ＰＬＬ回路 ７ 分周回路 ８ 分周回路 ９ 伝送線路 １０ 伝送線路 １１ データ処理盤 １２ セレクタ １３ データ処理装置 １４ ウインドウジェネレータ １５ ウインドウジェネレータ １６ 線路 １７ 線路 １８ 位相比較回路 １９ 位相比較回路
Claims (1)
- 【請求項１】 互いに同一構成をなし、周波数同期がと
れ、かつ位相が規定されていない出力クロックをそれぞ
れ伝送し、互いに主従関係となるとともに、主の方の出
力クロックを基準クロックとする第１と第２のクロック
受信盤(1)・(2)と、 第１と第２クロック受信盤(1)・(2) にそれぞれ設けら
れ、入力クロックをそれぞれ分周して第１と第２クロッ
ク受信盤(1)・(2) から出力クロックを出力する第１と
第２の分周回路(7)・(8)と、 第１と第２クロック受信盤(1)・(2)にそれぞれ設けら
れ、それぞれ第１と第２の分周回路(7)・(8)の出力クロ
ックからウインド制御範囲を生成する第１と第２のウイ
ンドウジェネレータ(14)・(15)と、 第１と第２のクロック受信盤(1)・(2)にそれぞれ設けら
れ、それぞれ自系の前記ウインドウ制御範囲の位相と他
系の前記出力クロックの位相とを位相比較し、前記従と
なる方のクロック受信盤の第１の分周回路(7) または第
２の分周回路(8) の分周比を可変する第１と第２の位相
比較回路(18)・(19)と、を備えることを特徴とするクロ
ック系の冗長構成における位相制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8356010A JP2962255B2 (ja) | 1996-12-25 | 1996-12-25 | クロック系の冗長構成における位相制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8356010A JP2962255B2 (ja) | 1996-12-25 | 1996-12-25 | クロック系の冗長構成における位相制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10187272A true JPH10187272A (ja) | 1998-07-14 |
| JP2962255B2 JP2962255B2 (ja) | 1999-10-12 |
Family
ID=18446871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356010A Expired - Fee Related JP2962255B2 (ja) | 1996-12-25 | 1996-12-25 | クロック系の冗長構成における位相制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962255B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653874B2 (en) | 2001-08-07 | 2003-11-25 | Nec Corporation | Clock producing circuit capable of suppressing phase shift at a time of change from active clock to standby clock |
| JP2006333382A (ja) * | 2005-05-30 | 2006-12-07 | Fujitsu Ltd | システムクロック装置 |
-
1996
- 1996-12-25 JP JP8356010A patent/JP2962255B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653874B2 (en) | 2001-08-07 | 2003-11-25 | Nec Corporation | Clock producing circuit capable of suppressing phase shift at a time of change from active clock to standby clock |
| JP2006333382A (ja) * | 2005-05-30 | 2006-12-07 | Fujitsu Ltd | システムクロック装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2962255B2 (ja) | 1999-10-12 |
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