JPH10187500A - ウオッチドッグタイマの周期補正回路 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロコンピュータの正常動作時に誤って
システムリセットがかからないウオッチドッグタイマを
提供する。 【解決手段】 シュミットインバータ２６から得られる
充放電電圧に対応する矩形波が波形検出回路２７に印加
されると、１つのハイレベル期間Ｔだけがタイマー入力
信号として抜き取られてタイマー２８に印加され、タイ
マー２８がタイマー入力信号の立ち上がりから立ち下が
りまで計数動作を行う。この計数値はＣＰＵ２４で基準
値と比較され、計数値が基準値より小さい時は計数値と
基準値との差に応じた４ビットデータがＣＰＵ２４から
レジスタ３０にセットされ、レジスタ３０の値に応じて
抵抗群２５の中の少なくとも１個の抵抗３１〜３４が時
定数回路に付加され、その時定数をより大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＲ時定数を利用
してマイクロコンピュータ等の動作監視を行うウオッチ
ドッグタイマの周期補正回路に関する。

【０００２】

【従来の技術】図６は、ＣＲ時定数を用いたウオッチド
ッグタイマを示す回路図である。図６において、（１）
はマイクロコンピュータであり、端子（２）（３）を有
している。端子（２）にはマイクロコンピュータ（１）
を初期化する為のリセット信号＊ＲＥＳ（ローアクティ
ブ）が印加される。端子（３）には後述する時定数回路
の充放電電圧が印加される。マイクロコンピュータ
（１）外部において、電源ＶＤＤと接地との間に直列接
続された抵抗（４）及びコンデンサ（５）と当該抵抗
（４）及びコンデンサ（５）の接続点に接続された抵抗
（６）とから前記時定数回路が構成され、抵抗（６）の
一端が端子（３）と接続される。勿論、前記時定数回路
の時定数は、抵抗（４）（６）の抵抗値とコンデンサ
（５）の容量とから決定される。

【０００３】さて、マイクロコンピュータ（１）内部に
おいて、（７）はＮチャンネル型ＭＯＳトランジスタ
（放電用トランジスタ）であり、ドレインが端子（３）
と接続されると共にソースが接地され、前記時定数回路
を構成するコンデンサ（５）の充電電圧を放電させる為
の経路を形成するものである。リセット信号＊ＲＥＳ
は、シュミットインバータ（８）で矩形化された後、Ｏ
Ｒゲート（９）を介して内部回路（図示せず）に供給さ
れる。即ち、シュミットインバータ（８）の出力がハイ
レベルの間は、マイクロコンピュータ（１）内部はシス
テムリセットされる。マイクロコンピュータ（１）は、
リセット解除後、通常動作の為のプログラム命令が実行
されると、一定周期毎にハイレベルを繰り返す制御パル
スを発生する。一方、マイクロコンピュータ（１）は、
スタンバイモードが設定されると、ハイレベルのスタン
バイ信号を発生する。

【０００４】Ｎチャンネル型ＭＯＳトランジスタ（７）
のゲートには、ＯＲゲート（１０）を介して、シュミッ
トインバータ（８）の出力、制御パルス及びスタンバイ
信号の論理和が印加される。即ち、Ｎチャンネル型ＭＯ
Ｓトランジスタ（７）は、マイクロコンピュータ（１）
のシステムリセット時、制御パルスのハイレベル時、及
びスタンバイ時にオンし、前記時定数回路を構成するコ
ンデンサ（５）の充電電圧を放電させる。従って、端子
（３）には、前記充放電回路がその時定数に従って充放
電された充放電電圧が得られる。端子（３）の充放電電
圧は、シュミットバッファ（１１）で矩形化された後、
シュミットインバータ（８）の出力と同様に、ＯＲゲー
ト（９）に印加される。尚、シュミットバッファ（１
１）のスレッショルド電圧Ｖｔｈは、Ｎチャンネル型Ｍ
ＯＳトランジスタ（７）が所定周期毎にオンすることに
より得られる充放電電圧の最大値より高く設定されてい
る。即ち、マイクロコンピュータ（１）は、リセット解
除後、制御パルスが正常に発生し続けている間はシュミ
ットバッファ（１１）の出力がハイレベルにならない
為、システムリセットされることはあり得ない。

【０００５】

【発明が解決しようとする課題】ところで、前記時定数
回路は抵抗（４）（６）及びコンデンサ（５）から成る
為、その時定数は温度変化、電源ＶＤＤの変動等の影響
を受けやすい。また、集積化されたマイクロコンピュー
タ側の特性のバラツキも無視できない。従って、ＣＲ時
定数を用いたウオッチドッグタイマの場合、当該ウオッ
チドッグタイマの監視周期がばらつきやすい問題があっ
た。特に、前記時定数回路の時定数が上記の何らかの要
因を受けて期待値より小さくなってしまうと、次の制御
パルスが発生する前に端子（３）の充放電電圧がスレッ
ショルド電圧Ｖｔｈを越えてしまい、この結果、マイク
ロコンピュータ（１）が正常動作しているにも関わら
ず、リセットされてしまう不都合が生じる問題があった
（図７の異常充電期間）。

【０００６】そこで、本発明は、充放電電圧の周期を検
出して時定数回路の周期を可変できるウオッチドッグタ
イマの周期補正回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、抵抗及びコンデンサから成る時定数回路と、少な
くとも所定周期毎に発生する制御信号に基づき前記時定
数回路の充電電圧を放電することにより充放電電圧を得
る放電用トランジスタと、前記制御信号が正常の時の前
記充放電電圧の最大値よりスレッショルド電圧が高く設
定されたバッファ手段とを有し、前記充放電電圧の最大
値が前記バッファ手段のスレッショルド電圧より高くな
ってしまった時、前記バッファ手段の出力を用いてシス
テムリセットを行うウオッチドッグタイマにおいて、複
数の抵抗から成り、前記時定数回路と前記複数の抵抗の
何れかとを選択的に接続することにより、前記時定数回
路の時定数を可変させる抵抗群と、前記充放電電圧の周
期に対応するパルス信号を発生するパルス信号発生回路
と、前記パルス信号のパルス幅が予め定められた基準幅
だけあるか否かを判別し、前記パルス幅が前記基準幅よ
り短い時、前記パルス幅と前記基準幅との差に応じた前
記抵抗群の中の何れかの抵抗を、前記時定数回路に接続
させる制御回路と、を備えた点である。

【０００８】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は、本発明のウオッチドッグタイマ
の周期補正回路を示す全体図である。尚、図１の構成素
子の中で、図６と同一素子については、同一番号を記す
と共にその説明を省略する。

【０００９】（１２）は発振回路である。発振回路（１
２）内部において、例えば４ＭＨｚの振動周波数を有す
るセラミック等の発振振動子（１３）の両端はマイクロ
コンピュータ（１）外部で端子（１４）（１５）と接続
され、コンデンサ（１６）（１７）はマイクロコンピュ
ータ（１）外部で端子（１４）（１５）と接地との間に
接続されている。更に、インバータ（１８）及び抵抗
（１９）は並列接続されると共にマイクロコンピュータ
（１）内部で端子（１４）（１５）と接続されている。

【００１０】（２０）はクロック発生回路であり、発振
回路（１２）の発振出力がシュミットインバータ（２
１）を介して印加され、４ＭＨｚ程度の発振周波数を基
にマイクロコンピュータ（１）を動作させる為の１μｓ
ｅｃ程度のクロック信号を発生するものである。（２
２）はＲＯＭであり、マイクロコンピュータ（１）を動
作制御する為のプログラムデータが予め記憶されたもの
であり、このプログラムデータの解読結果に基づきマイ
クロコンピュータ（１）は所定動作する。（２３）はＲ
ＡＭであり、ＲＯＭ（２２）のプログラム命令に基づく
演算処理データの書き込み読み出しが行われるものであ
る。（２４）はＣＰＵであり、ＲＯＭ（２２）のプログ
ラムデータの読み出し、ＲＡＭ（２３）に対するデータ
の読み出し書き込み等、マイクロコンピュータ（１）全
体の動作を制御するものである。

【００１１】（２５）は抵抗群であり、端子（３）とＮ
チャンネル型ＭＯＳトランジスタ（７）のドレインとの
間に接続され、何れかの抵抗が選択されることによっ
て、端子（３）に外部接続された時定数回路の時定数を
可変させるものである。（２６）はシュミットインバー
タ（パルス信号発生回路）であり、その入力が端子
（３）と接続され、端子（３）に現れる時定数回路の充
放電電圧を矩形波に変換するものである。このシュミッ
トインバータ（２６）によって得られた矩形波出力のハ
イレベル期間Ｔは、時定数回路の時定数に対応した長さ
であり、即ち、時定数が大きいほど期間Ｔは長くなり、
逆に、時定数が小さいほど期間Ｔは短くなる。（２７）
は波形検出回路であり、シュミットインバータ（２６）
から出力される矩形波信号の１つの期間Ｔをタイマー入
力信号として抜き取り出力するものである。（２８）は
タイマーであり、タイマー入力信号が印加されると共に
クロック信号がクロック発生回路（２０）からも印加さ
れる。つまり、タイマー（２８）は、タイマー入力信号
の立ち上がりを受けて計数動作を開始し、タイマー信号
の立ち下がりを受けて計数動作を停止する。例えば、マ
イクロコンピュータ（１）が正常状態で動作している時
は、時定数回路の時定数は、タイマー入力信号の期間Ｔ
内にクロック信号が５周期分含まれるような時定数であ
るものとする。つまり、５周期より少ないクロック信号
数しか期間Ｔ内に含まれなくなると、次の制御パルスが
発生する前にシュミットバッファ（１１）の出力がハイ
レベルになってしまい、マイクロコンピュータ（１）が
正常動作しているにも関わらずシステムリセットがかか
ってしまうおそれが生じてしまうことになる。（２９）
は割り込みフラグであり、タイマー（２８）が計数動作
を終了した時の信号出力を受けてローレベルからハイレ
ベルに立ち上がる。ＣＰＵ（２４）は、当然、クロック
信号が印加されて動作し、タイマー（２８）の計数値と
ＣＰＵ（２４）に予め設定された基準値（例えば５）と
を比較する。タイマー（２８）の計数値が基準値より小
さい時は、計数値と基準値との差に応じたデータ（本発
明の実施の形態では４ビットデータとする）を出力す
る。タイマー（２８）の計数値が基準値以上の時は前記
４ビットデータは出力されない。（３０）はレジスタで
あり、ＣＰＵ（２４）から４ビットデータがセットされ
るものである。抵抗群（２５）はレジスタ（３０）の値
に応じた抵抗が選択されて端子（３）とＮチャンネル型
ＭＯＳトランジスタ（７）のドレインとの間に接続され
ることになる。タイマー（２８）及び割り込みフラグ
（２９）は、ＣＰＵ（２４）からレジスタ（３０）への
データ設定が終了すると、ＣＰＵ（２４）により、タイ
マー（２８）はリセットされると共に割り込みフラグ
（２９）はローレベルとなる。

【００１２】図２は抵抗群（２５）の一具体回路を示す
回路図である。図２において、抵抗（３１）（３２）
（３３）（３４）は直列接続されており、抵抗（３１）
の一端は端子（３）と接続されている。抵抗（３１）
（３２）（３３）（３４）の各接続点には各々Ｎチャン
ネル型ＭＯＳトランジスタ（３５）〜（３９）のドレイ
ンソース路が接続されており、ドレインソース路の一端
は共通接続されてＮチャンネル型ＭＯＳトランジスタ
（７）のドレインと接続されている。また、Ｎチャンネ
ル型ＭＯＳトランジスタ（３６）〜（３９）のゲートは
レジスタ（３０）の各ビットと接続されている。更に、
レジスタ（３０）の各ビットはＯＲゲート（４０）に印
加され、その論理和出力がＮチャンネル型ＭＯＳトラン
ジスタ（３５）のゲートに印加される構成となってい
る。

【００１３】以下、時定数回路の時定数を可変させる動
作について、図３及び図４の波形図と、図５のフローチ
ャートを用いて説明する。尚、図３及び図４において、
Ｖｔｈｈ、Ｖｔｈｌはシュミットインバータ（２６）の
スレッショルド電圧である。マイクロコンピュータ
（１）の通常動作状態において、制御パルスが所定間隔
で発生しているものとする。この時の波形図は図３であ
る。つまり、端子（３）には抵抗群（２５）の抵抗が接
続されていない状態の充放電電圧が印加される（ステッ
プ）。この充放電電圧はシュミットインバータ（２
６）に印加され、矩形波に変換される。この時得られた
ハイレベル期間Ｔが時定数回路の時定数に相当する期間
である。このシュミットインバータ（２６）出力は波形
検出回路（２７）に印加され、１つの期間Ｔのみが抜き
取られ、タイマー入力信号として出力される（ステップ
）。タイマー入力信号がタイマー（２８）に印加され
ると、その立ち上がりでタイマー（２８）は計数動作を
開始し、その立ち下がりで計数動作を終了する（ステッ
プ）。この時のタイマー（２８）の計数値はＣＰＵ
（２４）に印加される。同時に、割り込みフラグ（２
９）がタイマー（２８）の計数動作終了を示す信号によ
りローレベルからハイレベルとなる。そして、ＣＰＵ
（２４）は、割り込みフラグ（２９）のハイレベルを受
けてタイマー（２８）の計数値とＣＰＵ（２４）で予め
定められた基準値５とを比較する（ステップ）。タイ
マー（２８）の計数値が基準値５以上の場合（ステップ
ＹＥＳ）、ＣＰＵ（２４）からレジスタ（３０）への
データ設定は行われず、レジスタ（３０）の値は初期設
定時の「００００」のままである。そして、そのまま通
常プログラムが実行される（ステップ）。つまり、正
常時の所定間隔で発生する制御パルスでＮチャンネル型
ＭＯＳトランジスタ（７）がオンすることにより得られ
る充放電電圧の最大値はシュミットバッファ（１１）の
スレッショルド電圧を越えることはなく、マイクロコン
ピュータ（１）の正常動作時にシステムリセットが行わ
れることはない。

【００１４】ところが、時定数回路が何らかの外部要因
を受け、タイマー（２８）の計数値と基準値５とを比較
した結果、期間Ｔ’における計数値が図４の如く基準値
より小さかった場合（ステップＮＯ）、計数値と基準
値との差に応じた４ビットデータ（少なくとも何れか１
ビットが「１」となっている）がレジスタ（３０）にセ
ットされる。この４ビットデータにより抵抗（３１）〜
（３４）の少なくとも何れか１個が端子（３）とＮチャ
ンネル型ＭＯＳトランジスタ（７）のドレインとの間に
接続され、これより、時定数回路の時定数が大きくなる
（ステップ）。そして、再び、ステップに戻り、タ
イマー（２８）の計数値が基準値以上となるまで繰り返
し動作を行う。

【００１５】これより、マイクロコンピュータ（１）外
部に接続される時定数回路が温度変化、電源変動等の影
響を受けたり、或いは、マイクロコンピュータ（１）側
の製造バラツキが生じた場合であっても、制御パルスが
所定間隔で正常に発生している期間内で充放電電圧がシ
ュミットバッファ（１１）のスレッショルド電圧以上と
なるのを未然に防止することができ、マイクロコンピュ
ータ（１）の正常動作時に誤ってシステムリセットがか
かるのを確実に防止できる。即ち、ウオッチドッグタイ
マの周期補正をマイクロコンピュータ（１）内部で実現
できることになる。

【００１６】

【発明の効果】本発明によれば、時定数回路が温度変
化、電源変動等の影響を受け、その時定数が変動した場
合であっても、制御パルスが所定間隔で正常に発生して
いる期間内で充放電電圧がバッファ手段のスレッショル
ド電圧以上となるのを未然に防止することができ、シス
テムの正常動作時に誤ってシステムリセットがかかるの
を確実に防止できる利点が得られる。

【図面の簡単な説明】

【図１】本発明のウオッチドッグタイマの周期補正回路
を示す全体図である。

【図２】図１の抵抗群の一具体回路を示す回路図であ
る。

【図３】充放電電圧が正常の場合を示す波形図である。

【図４】充放電電圧が異常の場合を示す波形図である。

【図５】図１の動作を示すフローチャートである。

【図６】従来のウオッチドッグタイマを示す回路図であ
る。

【図７】図６の動作を示す波形図である。

【符号の説明】 （１） マイクロコンピュータ （４）（６） 抵抗 （５） コンデンサ （７） Ｎチャンネル型ＭＯＳトランジスタ （１１） シュミットバッファ （２４） ＣＰＵ （２５） 抵抗群 （２６） シュミットインバータ （２７） 波形検出回路 （２８） タイマー （２９） 割り込みフラグ （３０） レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 抵抗及びコンデンサから成る時定数回路
   と、少なくとも所定周期毎に発生する制御信号に基づき
   前記時定数回路の充電電圧を放電することにより充放電
   電圧を得る放電用トランジスタと、前記制御信号が正常
   の時の前記充放電電圧の最大値よりスレッショルド電圧
   が高く設定されたバッファ手段とを有し、前記充放電電
   圧の最大値が前記バッファ手段のスレッショルド電圧よ
   り高くなってしまった時、前記バッファ手段の出力を用
   いてシステムリセットを行うウオッチドッグタイマにお
   いて、 複数の抵抗から成り、前記時定数回路と前記複数の抵抗
   の何れかとを選択的に接続することにより、前記時定数
   回路の時定数を可変させる抵抗群と、 前記充放電電圧の周期に対応するパルス信号を発生する
   パルス信号発生回路と、 前記パルス信号のパルス幅が予め定められた基準幅だけ
   あるか否かを判別し、前記パルス幅が前記基準幅より短
   い時、前記パルス幅と前記基準幅との差に応じた前記抵
   抗群の中の何れかの抵抗を、前記時定数回路に接続させ
   る制御回路と、 を備えたことを特徴とするウオッチドッグタイマの周期
   補正回路。
2. 【請求項２】 初期状態において、前記時定数回路の出
   力と前記放電用トランジスタとの間には、前記抵抗群は
   接続されていないことを特徴とする請求項１記載のウオ
   ッチドッグタイマの周期補正回路。
3. 【請求項３】 前記制御回路は、前記パルス幅と前記基
   準幅との差を表すデータがセットされるレジスタを含
   み、当該レジスタの値に応じて前記抵抗群の何れかを選
   択することを特徴とする請求項１記載のウオッチドッグ
   タイマの周期補正回路。