JPH10188595A

JPH10188595A - 欠陥メモリセルを冗長メモリセルで置換させる回路及び方法

Info

Publication number: JPH10188595A
Application number: JP9324962A
Authority: JP
Inventors: C Makukuruua David; シー．マククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1996-11-27
Filing date: 1997-11-26
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】メモリ装置において冗長回路を設けた場合に
おいてもアクセス時間及びレイアウト面積が著しく増加
することを防止する。【解決手段】本発明によれば、マトリクスメモリセル
が欠陥性である場合に、それをデータ線から分離させ且
つ冗長メモリセルをデータ線へ結合させるメモリアクセ
ス回路が提供される。該メモリアクセス回路はマトリク
スメモリセルとデータ線との間に結合されているマトリ
クススイッチを有している。該マトリクスメモリセルが
欠陥性である場合に、マトリクススイッチ制御回路が該
マトリクススイッチを開放して欠陥性メモリセルをデー
タ線から分離させる。メモリアクセス回路は、更に、冗
長メモリセルとデータ線との間に結合されている冗長ス
イッチを有している。欠陥マトリクスメモリセルがアド
レスされると、冗長スイッチ制御回路が冗長スイッチを
閉成させて、欠陥メモリセルの代わりに冗長メモリセル
をデータ線へ結合させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、集積化電子
回路に関するものであって、更に詳細には、欠陥メモリ
セルをラインから外し且つ該欠陥メモリセルを冗長メモ
リセルで置換させる回路及び方法に関するものである。

【０００２】

【従来の技術】今日の多くの集積化メモリ回路は、機能
障害を起こしている即ち欠陥マトリクスメモリセルを置
換させることの可能な冗長メモリセルを有している。典
型的に、欠陥メモリセルが属するマトリクス行又は列の
全体が欠陥性であると識別され且つ夫々冗長行又は冗長
列で置換される。しばしば、１つの欠陥マトリクス行又
は列のみがメモリ回路をして機能障害を発生させている
場合がある。従って、集積化メモリ回路上に冗長行及び
列を設けることによって、エンジニアは、そうでなけれ
ば使用不可能なメモリ回路を修復することが可能であり
且つ動作可能なメモリ回路の全体的な製造歩留まりを増
加させることが可能である。

【０００３】典型的に、エンジニアは、メモリ回路が製
造されたすぐ後に欠陥メモリセルを有する行及び列を見
つけだし且つ識別するためにテストを行なう。例えば、
テストステーションが欠陥列を識別した後に、それはそ
の欠陥列のアドレスに対して冗長列をマッピングさせ
る。メモリ回路の通常動作期間中に、プロセサ等の外部
回路がデータバスを介して欠陥列内のメモリセルのアド
レスへデータを書込む場合には、そのメモリ回路内の冗
長回路がその欠陥列をデータバスから分離させ且つその
データを冗長列内の対応するメモリセルへ供給する。メ
モリ回路内の冗長回路は、外部回路に対して透明即ち見
えない態様でこの分離及び供給を行なう。多くの冗長回
路の場合における１つの問題は、冗長列のアクセス時間
がマトリクス列のアクセス時間よりも著しく遅いという
ことである。従って、冗長列が欠陥マトリクス列を置き
換えるためにマッピングされている場合には、メモリ回
路の定格アクセス時間は、しばしば、マッピングされた
冗長列のより遅いアクセス時間を受入れるために増加さ
れることとなる。更に、冗長列及び冗長回路は、しばし
ば、メモリ回路のレイアウト面積を著しく増加させる。
このようなレイアウト面積における増加は、しばしば、
コスト、製造時間、テスト時間、又はメモリ回路と関連
する冗長マッピング時間を増加させることとなる。

【０００４】メモリ回路及び列冗長性に関する更なる技
術的背景は、Ｐｒｉｎｃｅ，Ｂｅｔｔｙ著「半導体メモ
リ、設計、製造及び応用のハンドブック（Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒＭｅｍｏｒｉｅｓ，ＡＨａｎｄｂ
ｏｏｋｏｆＤｅｓｉｇｎ，Ｍａｎｕｆａｃｔｕｒ
ｅ，ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ）」、第２
版、ジョン・ワイリィ・アンド・サンズ出版社、１９９
１、Ｈａｒｄｅｅｅｔａｌ．「欠陥許容性３０ｎｓ／
３７５ｍＷ１６Ｋ×１ＮＭＯＳスタチックＲＡＭ（Ａ
Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ３０ｎｓ／３７５
ｍＷ１６Ｋ× １ＮＭＯＳＳｔａｔｉｃＲＡ
Ｍ）」、ジャーナル・オブ・ソリッド・ステート・サー
キッツ、ＳＣ−１６（５）：４３５−４３（ＩＥＥＥ，
１９８１）、Ｃｈｉｌｄｓｅｔａｌ．「１８ｎｓ４
Ｋ×４ＣＭＯＳＳＲＡＭ（Ａｎ１８ｎｓ４Ｋ ×
４ＣＭＯＳＳＲＡＭ）」、ジャーナル・オブ・ソリ
ッド・ステート・サーキッツ、ＳＣ−１９（５）：５４
５−５１（ＩＥＥＥ，１９８４）、ＩＳＳＣＣプロシー
ディングズ、１９７５年から現在まで、これらの文献は
引用により全て本明細書に取込む。

【０００５】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなれたものであって、上述した如き従来技術の欠点
を解消し、欠陥メモリセルを冗長メモリセルで置換させ
る改良した回路及び方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の１つの側面によ
れば、マトリクスメモリセルが欠陥性である場合に、そ
のマトリクスメモリセルをデータ線から分離させ且つ冗
長メモリセルをデータ線へ結合させるメモリアクセス回
路が提供される。該メモリアクセス回路は、マトリクス
メモリセルとデータ線との間に結合されているマトリク
ススイッチと、マトリクスメモリセルが欠陥性である場
合には該マトリクススイッチを開放させるマトリクスス
イッチ制御回路とを有している。該メモリアクセス回路
は、更に、冗長メモリセルとデータ線との間に結合され
ている冗長スイッチと、冗長アドレス信号を受取り且つ
該冗長アドレス信号が第一値を有する場合に該冗長スイ
ッチを閉成させる冗長スイッチ制御回路とを有してい
る。

【０００７】本発明の利点は、それが冗長性アーキテク
チュアの複雑性を減少させており、メモリ回路のレイア
ウト面積を減少させており、且つマッピングした冗長列
のアクセス速度を増加させていることである。本発明の
１つの側面は、例えばマトリクス列及び冗長列のビット
線からヒューズ等の分離要素を取除くことによってこの
ような利点を達成している。

【０００８】

【発明の実施の形態】図１は本発明に基づくメモリ装置
又は回路１０のブロック図である。本発明の１側面にお
いては、メモリ装置１０は３２Ｋ×３２ビットバースト
スタティックランダムアクセスメモリ（バーストＳＲＡ
Ｍ）である。

【０００９】メモリ１０はそのマトリクスメモリセルを
偶数個のメモリブロックＢ₀ −Ｂ₃₁内に配設している
が、メモリ１０のその他の実施例では、より多いか、よ
り少ないか、又は奇数個のこのようなメモリブロックを
有することが可能である。各ブロックＢ₀ −Ｂ₃₁におけ
るメモリセルは行及び列の形態で配列されている。１本
の行は共通のワード線へ結合されている一群のメモリセ
ルのことを意味しており、且つ１本の列は共通のビット
線、又は、ＳＲＡＭの場合には、共通の一対の相補的な
ビット線へ結合されている一群のメモリセルのことを意
味している。

【００１０】ブロックＢ₀ −Ｂ₃₁は、各々が８個のブロ
ックからなる４つの象限Ｑ₀ −Ｑ₃に分割されている。
即ち、象限Ｑ₀ はブロックＢ₀ −Ｂ₇ を有しており、象
限Ｑ₁ はブロックＢ₈ −Ｂ₁₅を有しており、象限Ｑ₂ は
ブロックＢ₁₆−Ｂ₂₃を有しており、且つ象限Ｑ₃ はブロ
ックＢ₂₄−Ｂ₃₁を有している。各象限Ｑ₀ −Ｑ₃ は、メ
モリ１０が供給する３２個のデータビットＤ₀ −Ｄ₃₁の
うちの８個を供給する。読取又は書込サイクル期間中、
各象限からの１つのブロックがアクセスされ且つその象
限に対する８ビットのデータを供給する。例えば、読取
又は書込サイクル期間中に、象限Ｑ₀ からのブロックＢ
₀ 、象限Ｑ₁ からのブロックＢ₈ 、象限Ｑ₂ からのブロ
ックＢ₁₆、象限Ｑ₃ からのブロックＢ₂₄が同時的に活性
化されて、Ｄ₀ −Ｄ₃₁を供給する。マスターワード線デ
コーダ１２がメモリ装置１０の１つの中心軸に沿って位
置されている。マスターワード線ＭＷＬ₀ −ＭＷＬ₃
は、夫々、各象限Ｑ₀ −Ｑ₃ を介して走行している。ロ
ーカルワード線デコーダＬＷＤ₀ −ＬＷＤ₁₅は、夫々、
各対のブロックＢ₀ −Ｂ₃₁の間に位置されている。

【００１１】メモリ１０は、更に、１６個のブロック入
力／出力回路ＢＬＫＩＯ_0-15を有しており、それらは、
各々、対応する対のブロックＢ₀ −Ｂ₃₁と関連してい
る。ＢＬＫＩＯ回路は、ブロックＢ₀ −Ｂ₃₁内のメモリ
セルを３２個の外部データ入力／出力ピン又は端子ＤＱ
₀ −ＤＱ₃₁のうちの対応するものへ結合させる。メモリ
１０は、更に、外部回路（不図示）からのアドレス信
号、制御信号、パワー信号を受取るためのその他の外部
端子を有している。メモリ１０に類似したメモリ装置
は、米国特許出願第０８／５８７，７０８号、「導電性
経路を信号で駆動する装置及び方法（ＤＥＶＩＣＥＡ
ＮＤＭＥＴＨＯＤＦＯＲＤＲＩＶＩＮＧＡＣＯ
ＤＵＣＴＩＶＥＰＡＴＨＷＩＴＨＡＳＩＧＮＡ
Ｌ）」、１９９６年１月１９日出願、米国特許出願第０
８／５８８，７６２号、「ビット線及びビット補元線上
にテスト信号を発生するデータ入力装置（ＤＡＴＡ−Ｉ
ＮＰＵＴＤＥＶＩＣＥＦＯＲＧＥＮＥＲＡＴＩＮ
ＧＴＥＳＴＳＩＧＮＡＬＳＯＮＢＩＴＡＮＤ
ＢＩＴ−ＣＯＭＰＬＥＭＥＮＴＬＩＮＥＳ）」、１９
９６年１月１９日出願、米国特許出願第０８／５８９，
１４１号、「テスト機能を有する書込ドライバ（ＷＲＩ
ＴＥＤＲＩＶＥＲＨＩＶＩＮＧＡＴＥＳＴＦ
ＵＮＣＴＩＯＮ）」、１９９６年１月１９日出願、米国
特許出願第０８／５８９，１４０号、「テスト機能を有
するメモリ行セレクタ（ＭＥＭＯＲＹ−ＲＯＷＳＥＬ
ＥＣＴＯＲＨＩＶＩＮＧＡＴＥＳＴＦＵＮＣＴ
ＩＯＮ）」、１９９６年１月１９日出願、米国特許出願
第０８／５８８，７４０号、「データ線からビット線を
分離させる装置及び方法（ＤＥＶＩＣＥＡＮＤＭＥ
ＴＨＯＤＦＯＲＩＳＯＬＡＴＩＮＧＢＩＴＬＩ
ＮＥＳＦＯＲＭＡＤＡＴＡＬＩＮＥ）」、１９
９６年１月１９日出願、米国特許出願第０８／５８９，
０２４号、「センスアンプを制御するための低パワー読
取回路及び方法（ＬＯＷ−ＰＯＷＥＲＲＥＡＤＣＩ
ＲＣＵＩＴＡＮＤＭＥＴＨＯＤＦＯＲＣＯＮＴＲ
ＯＬＬＩＮＧＡＳＥＮＳＥＡＭＰＬＩＦＩＥ
Ｒ）」、１９９６年１月１９日出願において記載されて
おり、これらは引用によって本明細書に取込む。

【００１２】図２は図１のメモリ１０の概略ブロック図
である。アドレスデコーダ１４が外部回路（不図示）か
らアドレス信号を受取り、そのアドレス信号をデコード
し、且つ対応する列選択及び行選択信号を行及び列選択
回路１６へ供給する。マトリクス行選択回路１８がアド
レスデコーダからその行選択信号を受取り、且つメモリ
アレイ２１の一部を構成するマトリクスメモリアレイ２
０内のアドレスされたマトリクスメモリ行のワード線を
活性化させる。同様に、マトリクス列選択回路２２はア
ドレスデコーダ１４からの列選択信号を受取り、且つマ
トリクスアレイ２０内のアドレスされたマトリクスメモ
リ列のビット線を読取／書込回路２４ヘ結合させる。

【００１３】メモリ１０の初期的テスト期間中に、アレ
イ２０内の複数個のメモリセルからなる欠陥マトリクス
行が見つかった場合には、それを複数個の冗長メモリセ
ルからなる冗長メモリ行２６のうちの１つと置換させ
る。即ち、その冗長行を欠陥マトリクス行のアドレスに
対してマッピングさせる。その欠陥マトリクス行がアド
レスされると、冗長行デコード及び選択回路２８がアド
レスデコーダ１４からの行選択信号をデコードし且つマ
ッピングした冗長行と関連する冗長ワード線を活性化さ
せる。同様に、メモリ１０の初期的テスト期間中に、ア
レイ２０内の複数個のメモリセルからなる欠陥マトリク
ス列が見つかった場合には、それを冗長メモリ列３２の
うちの１つと置換させる。即ち、その冗長列を欠陥マト
リクス列のアドレスに対してマッピングさせる。該欠陥
マトリクス列がアドレスされると、冗長列デコード及び
選択回路３０がアドレスデコーダ１４からの列選択信号
をデコードし且つ読取／書込回路２４をマッピングした
冗長列の相補的ビット線へ結合させる。図５乃至７に関
連して以下に説明するように、マトリクスアレイ２０内
の複数個のメモリセルからなる欠陥行及び列は読取／書
込回路２４から分離される。従って、回路２８及び３０
は、夫々、冗長行２６及び冗長列３２を、アドレスデコ
ーダ１４へアドレス信号を供給する外部回路とは透明即
ち見えない態様で、マトリクスアレイ２０内の欠陥マト
リクス行及び列のアドレスに対してマッピングさせるこ
とを可能とする。

【００１４】更に図２を参照すると、書込サイクル期間
中に、読取／書込回路２４は、データバスからのデータ
を入力／出力（Ｉ／Ｏ）バッファ３４を介してメモリア
レイ２１内のアドレスされたメモリセルへ結合させる。
読取サイクル期間中に、読取／書込回路２４は、アドレ
スされたメモリセルからのデータをＩ／Ｏバッファ２４
を介してデータバスへ結合させる。読取／書込回路２４
は、アドレスされたメモリセルへデータを書込むための
１つ又はそれ以上の書込ドライバを有しており、且つア
ドレスされたメモリセルからのデータを読取るための１
つ又はそれ以上のセンスアンプを有している。Ｉ／Ｏバ
ッファ３４は、書込サイクル期間中に、データバスから
のデータを読取／書込回路２４へ供給する入力バッファ
を有すると共に、読取サイクル期間中に、読取／書込回
路２４からのデータをデータバスへ供給するための出力
バッファを有している。

【００１５】制御回路３６は制御バスから制御信号を受
取り、且つそれに応答して、アドレスデコーダ１４、行
及び列選択回路１６、読取アレイ２１、読取／書込回路
２４、Ｉ／Ｏバッファ３４の動作を制御する。ウエハテ
ストモード回路３８は、ウエハテストバスからウエハテ
スト信号を受取り、且つメモリ１０を包含するダイ（不
図示）がそれが形成されたウエハ（不図示）の一部であ
る間、即ち該ダイを該ウエハからスクライブする前に、
メモリ１０が１つ又はそれ以上のテストモードで動作す
ることを可能とさせる。

【００１６】図３は図１のメモリ１０のメモリブロック
Ｂ₀ のブロック図である。ブロックＢ₀ を示してあり且
つそれについて説明するが、残りのブロックＢ₁ −Ｂ₃₁
も同様の態様で構成されており且つ動作するものである
ことを理解すべきである。本発明の実施例においては、
ブロックＢ₀ が８個のマトリクス列グループ４０ａ−４
０ｈを有しており、その各々が１６個のマトリクスメモ
リ列を有している。従って、ブロックＢ₀ は全部で１２
８個のマトリクスメモリ列を有している。

【００１７】各マトリクス列グループ４０ａ−４０ｈ
は、それと関連して、夫々の入力／出力（Ｉ／Ｏ）回路
Ｉ／Ｏ₀ −Ｉ／Ｏ₇ を有している。関連するＩ／Ｏ回路
は、グループ４０の中の１６個の列のうちのアドレスさ
れた１つを選択し、且つ読取サイクル期間中に、夫々、
選択されたマトリクス列のビット−真ライン及びビット
−補元ラインを読取−真（ＲＢＴ₀ −ＲＢＴ₇ ）ライン
のうちの関連する１つ及び読取−補元（ＲＢＣ₀ −ＲＢ
Ｃ₇ ）ラインのうちの関連する１つへ結合させる。同様
に、書込サイクル期間中に、Ｉ／Ｏ回路は、夫々、選択
されたマトリクス列のビット−真ライン及びビット−補
元ラインを書込−真（ＷＢＴ₀ −ＷＴＢ₇）ラインのう
ちの関連する１つ及び書込−補元（ＷＢＣ₀ −ＷＢＣ
₇ ）ラインのうちの関連する１つへ結合させる。

【００１８】ブロックＢ₀ は、更に、冗長列グループ４
２を有しており、それはマトリクス列グループ４０ａ−
４０ｈのうちのいずれかにおける欠陥列を置換するため
に使用可能な１つ又はそれ以上の冗長メモリ列を包含し
ている。冗長列グループ４２内の冗長列の数は、欠陥メ
モリセルを有するグループ４０ａ−４０ｈ内のマトリク
ス列の予測数と各冗長列に対して必要とされる付加的な
面積の量及びコストとの間の均衡に基づいている。図示
例においては、冗長列グループ４２は２つの冗長列を有
している。各ブロックＢ₀ −Ｂ₃₁はそれ自身の冗長列グ
ループ４２を有しているので、冗長列デコード及び選択
回路３０（図２）は中央に位置されることは必要ではな
く、且つブロックＢ₀ −Ｂ₃₁の各々の中に分散させるこ
とが可能である。このような局所的分布は、しばしば、
回路３０内の相互接続の経路付けによって必要とされる
複雑性及び面積を減少させる。更に、ブロックＢ₀ の冗
長列は、マトリクスメモリ列と同一のローカルワード線
ドライバＬＷＤ₀ を使用することが可能であり、従って
プログラミングのオーバーヘッドを減少させる。

【００１９】冗長入力／出力選択回路ＲＩ／Ｏ₀ −Ｒ
Ｉ／Ｏ₇ が、冗長列グループ４２内の冗長列の各々
と、読取ビット真ラインＲＢＴ₀−ＲＢＴ₇、読取ビッ
ト補元ラインＲＢＣ₀−ＲＢＣ₇、書込ビット真ライン
ＷＢＴ₀−ＷＢＴ₇、書込ビット補元ラインＷＢＣ₀−
ＷＢＣ₇の関連するものとの間に結合されている。例え
ば、ブロックＲＩ／Ｏ₀は、冗長列の各々とＲＢＴ₀，
ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀との間に結合されてい
る。冗長列デコード回路ＲＤ₀は、アドレスデコーダ１
４（図２）からマトリクス列選択信号を受取り、且つ、
グループ４０ａ−４０ｈのうちの一つにおける対応する
マトリクス列が欠陥性である場合には、グループ４２内
の冗長列のうちの選択した一つを活性化させて欠陥性マ
トリクス列を置換させる。

【００２０】動作について説明すると、通常の読取又は
書込サイクル期間中、ローカルワード線デコーダＬＷＤ
₀がブロックＢ₀内の複数個のマトリクスメモリセルか
らなるアドレスされた行を活性化させる。ブロックＩ／
Ｏ₀−Ｉ／Ｏ₇の各々が対応するグループ４０ａ−４０
ｈにおける列のうちのアドレスした一つを選択し（各グ
ループ４０ａ−４０ｈから一つずつ全部で８個の選択さ
れた列に対し）、且つ選択した列のビット真ライン及び
ビット補元ラインを、そのサイクルが読取であるか又は
書込であるかに依存して、対応するラインＲＢＴ及びＲ
ＢＣ又はＷＢＴ及びＷＢＣへ結合させる。従って、例え
ば、読取サイクル期間中に、回路Ｉ／Ｏ₀はグループ４
０ａ内の選択した列のビット真ラインをＲＢＴ₀へ結合
し且つ同一の列のビット補元ラインをＲＢＣ₀へ結合さ
せる。書込サイクル期間中、回路Ｉ／Ｏ₀は、それぞ
れ、グループ４０ａ内の選択した列のビット真ライン及
びビット補元ラインをＷＢＴ₀及びＷＢＣ₀へ結合させ
る。図５に関連して以下に説明するように、本発明の一
実施例においては、読取サイクル及び書込サイクルの両
方の期間中に、回路Ｉ／Ｏ₀は、グループ４０ａ内の選
択した列のビット真ラインをＲＢＴ₀及びＷＢＴ₀の両
方へ結合させ、且つビット補元ラインをＲＢＣ₀及びＷ
ＢＣ₀の両方へ結合させる。

【００２１】マトリクス列グループ４０ａ−４０ｈのう
ちの一つにおけるマトリクス列が欠陥性であることが判
明すると、冗長列グループ４２内の冗長列のうちの一つ
がその欠陥マトリクス列を置換させるためにマッピング
される。例えば、グループ４０ａ内において欠陥列が発
見されたものと仮定する。この欠陥列がアドレスされる
と、回路ＲＤ₀は冗長列選択信号を発生する。この冗長
列選択信号に応答して、回路ＲＩ／Ｏ₀はマッピングさ
れた冗長列のビット真ライン及びビット補元ラインを読
取サイクル期間中にそれぞれＲＢＴ₀及びＲＢＣ₀へ結
合させ、且つ、書込サイクル期間中に、マッピングされ
た冗長列のビット真ライン及びビット補元ラインをそれ
ぞれＷＢＴ₀及びＷＢＣ₀へ結合させる。回路Ｉ／Ｏ₀
はグループ４０ａ内の欠陥マトリクス列をＲＢＴ₀，Ｒ
ＢＣ₀，ＷＢＴ₀，ＷＢＣ₀から分離させ、従って全て
のデータのトランズアクション即ちやりとりは欠陥メモ
リ列の代わりにマッピングされた冗長列へ経路付けされ
る。

【００２２】図４ａは図３の冗長デコーダＲＤ₀の一実
施例の概略図である。メモリ１０の図示例においては、
全ての対のブロックＢ₀／Ｂ₃₁に対して一つずつ１６配
置の冗長デコーダＲＤ₀−ＲＤ₁₅が存在している。デコ
ーダＲＤ₀はブロックＢ₀及びＢ₁と関連しており、且
つ残りのデコーダＲＤ₁−ＲＤ₁₅はデコーダＲＤ₀と同
様の構造及び動作である。更に、各対のブロックは全部
で４個の冗長列を有しているので、各冗長デコーダは、
各冗長列に対して１個ずつ、４個の冗長アドレス信号発
生器ＲＳＣ₀−ＲＳＣ₃を有している。従って、ＲＤ₀
に関して、アドレス信号発生器ＲＳＣ₀及びＲＳＣ
₁は、ブロックＢ₀における二つの冗長列に対して冗長
アドレス信号を発生するために使用可能であり、且つ発
生器ＲＳＣ₂及びＲＳＣ₃は、ブロックＢ₁における二
つの冗長列に対して冗長アドレス信号を発生するために
使用可能である。

【００２３】図４ｂは図４ａの信号発生器ＲＳＣ₀の概
略図である。発生器ＲＳＣ₀はイネーブル回路４４を有
しており、それは、関連する冗長列、即ち冗長列０が欠
陥マトリクス列のアドレスに対してマッピングされてい
る場合に発生器ＲＳＣ₀をイネーブル即ち動作可能状態
とさせ、且つ冗長列０がその様にマッピングされていな
い場合には発生器ＲＳＣ₀をディスエーブル即ち動作不
能状態とさせる。制御回路４６は、アドレスデコーダ１
４（図２）からマトリクス列選択信号ＣＯＬ＜０：１５
＞を受取り、且つ冗長列０がマッピングされている欠陥
列に対応するマトリクス列選択信号ＣＯＬ＜０：１５＞
が活性論理１信号レベルを有する場合に、ノードＮ２に
おいて活性論理１を発生する。各マトリクス列選択信号
ＣＯＬ＜０：１５＞に対して１個ずつ、発生器ＲＳＣ₀
内には全部で１６配置の回路４６が存在している。出力
回路５０はノードＮ２において該信号を受取り且つ出力
ライン５２上において活性低冗長列選択信号ＲＣＯＬ０
＿を発生する。尚、本明細書において、英文字記号の後
にアンダーラインを付したものはその英文字記号の信号
の反転した信号であることを表わしている。

【００２４】読取又は書込サイクル期間中に、冗長列０
が欠陥マトリクス列を置換させるためにマッピングされ
ていない場合には、イネーブル回路４４の選択的導通要
素５４が導通状態とされる。要素５４及び以下に説明す
る同様の要素はレーザヒューズ、電気的ヒューズ、プロ
グラム可能メモリセル、又は選択可能な導電度を有する
その他の要素とすることが可能である。導電要素５４
は、論理１と等価な供給（電源）電圧Ｖｃｃを、インバ
ータ５８とＮＭＯＳトランジスタ６０とを有するラッチ
回路５６の入力端へ結合させる。ラッチ５６はイネーブ
ル回路４４の出力端において論理０を発生する。制御回
路４６のＮＯＲゲート６４は、一方の入力端においてラ
ッチ５６からの論理０を受取り且つ他方の入力端子にお
いて非活性論理０である信号ＣＲＳを受取り、従ってそ
の出力端子において論理１を発生する。ラッチ５６から
の論理０及びＮＯＲゲート６４からの論理１はパスゲー
ト６５を非活性化状態とさせ、それらのパスゲートの各
々はＰＭＯＳトランジスタへ並列結合されているＮＭＯ
Ｓトランジスタから形成されている。従って、非活性状
態のパスゲート６５は、信号ＣＯＬ＜０：１５＞の全て
をノードＮ２へ伝搬することを防止する。更に、ＮＯＲ
ゲート６４によって発生された論理１は、ＮＭＯＳトラ
ンジスタ６６を活性化させ、それはノードＮ２を論理０
へ駆動する。該出力回路は、一方の入力端子において、
ノードＮ２における論理０を受取り且つ他方の入力端子
においてブロックＢ₀を選択するための活性論理１であ
る信号ＩＳＯを受取る。従って、出力回路５０は、ライ
ン５２上の冗長列選択信号ＲＣＯＬ０＿に対して非活性
論理１を発生する。

【００２５】読取又は書込サイクル期間中に、冗長列０
が欠陥マトリクス列を置換するためにマッピングされて
いる場合には、要素５４は非導通状態とされる。メモリ
１０のパワーアップ期間中に、パワーオンリセット（Ｐ
ＯＲ）信号は所定時間期間の間論理１であり、且つこの
期間中に、イネーブル回路４４のトランジスタ６２を活
性化させる。活性なトランジスタ６２はラッチ回路５６
の入力端を論理０と等価な接地へ結合させる。ラッチ回
路５６は、ＰＯＲが論理０へ復帰した後であっても、そ
の出力端において論理１を維持する。ＮＯＲゲート６４
は一方の入力端においてラッチ５６から論理１を受取り
且つ他方の入力端において非活性論理０である信号ＣＲ
Ｓを受取り、従ってその出力端において論理０を発生す
る。ラッチ５６からの論理１及びＮＯＲゲート６４から
の論理０はパスゲート６５を活性化させる。全ての選択
的導通要素６９は、欠陥列に対応する要素６９を除い
て、非導通状態とされる。従って、欠陥マトリクス列に
対応する信号ＣＯＬ＜０：１５＞のうちの一つが活性論
理１へ移行すると、その論理１は対応するパスゲート６
５及び導通要素６９を介してノードＮ２へ伝搬する。Ｎ
ＯＲゲート６４からの論理０がトランジスタ６６を非活
性化させるので、該出力回路はノードＮ２における論理
１及び論理１ＩＳＯ信号をＲＣＯＬ０＿に対する活性論
理０へ変換させる。ＲＣＯＬ０＿に対する活性論理０は
冗長列０を選択する。

【００２６】全てのマトリクスメモリ列が同時的にテス
トされ且つ全ての冗長メモリ列がそれらが欠陥メモリ列
を置換するためにマッピングされているか否かについて
同時的にテストされる第一テストモード期間中に、信号
ＣＲＳは活性論理１である。冗長列０が欠陥マトリクス
列を置換するためにマッピングされていない場合には、
該要素５４は導通状態であり、ラッチ５６の出力は論理
０であり、且つＮＯＲゲート６４の出力は論理０であ
る。従って、パスゲート６５のＰＭＯＳトランジスタは
アクティブ即ち活性であり、要素６９は導通状態であ
り、全てのマトリクス列を同時的に選択するために全て
が活性論理１である信号ＣＯＬ＜０：１５＞はノードＮ
２へ結合されている。更に、ＩＳＯは活性論理１であ
り、且つ出力回路５０は論理０に等しいＲＣＯＬ０＿を
発生し、それは、従って冗長列０を選択する。冗長列０
が欠陥マトリクス列を置換すべくマッピングされている
場合には、該要素５４は非導通状態であり、ラッチ５６
の出力は論理１であり、且つＮＯＲゲート６４の出力は
論理０である。従って、パスゲート６５のＰＭＯＳトラ
ンジスタはアクティブ即ち活性であり、欠陥列に対応す
る要素６９のみが導通状態であり、且つ全てのマトリク
ス列を同時的に選択するために全てが活性論理１である
信号ＣＯＬ＜０：１５＞のうちの対応する一つはノード
Ｎ２へ結合される。更に、トランジスタ６６は非活性状
態であり、ＩＳＯは活性論理１であり、且つ出力回路５
０は論理０に等しいＲＣＯＬ０＿を発生し、それは、従
って、冗長列０を選択する。

【００２７】全ての非欠陥マトリクス列が同時的にテス
トされるが、欠陥マトリクス列を置換するためにマッピ
ングされている冗長列のみが非欠陥マトリクス列と共に
テストされる第二テストモード期間中において、ＣＲＳ
は非活性論理０である。従って、回路ＲＳＣ₀の動作は
メモリ１０の通常動作期間中における上述したものと同
一である。即ち、冗長列０が欠陥マトリクス列を置換す
るためにマッピングされている場合には、回路ＲＳＣ₀
は、第二テストモード期間中にそれを選択し、且つ冗長
列０がその様にマッピングされていない場合には、ＲＳ
Ｃ₀はそれを選択することはない。

【００２８】第一及び第二テストモードの両方におい
て、選択されたマトリクス及び冗長列内のメモリセル
は、しばしば、例えば７−９Ｖなどの増加されたＤＣ電
圧でストレスがかけられる。この増加された電圧は、典
型的に、一つの列のビット真ライン及びビット補元ライ
ンのうちの一つへ印加され、一方０Ｖが他方のラインへ
印加される。次いで、それらの電圧が逆にされる。この
増加された電圧がかけられた場合にそのメモリセルが障
害を発生しない場合には、例えば５Ｖの通常の動作電圧
がかけられた場合に障害が発生しないことにかなりの確
信を持つことが可能である。

【００２９】この第二テストモードによって与えられる
利点は、それが欠陥マトリクス列を冗長列で置き換えた
後に実施することが可能であり且つマッピングされた冗
長列のみがテストされるということである。従って、そ
れはメモリ１０の動作に影響を与えることがないので、
欠陥性のマッピングされていない冗長列がこの第二テス
トモードをしてメモリ１０が欠陥性であるとして識別す
ることはない。従って、この第二テストモードはマッピ
ングされていない冗長列が欠陥性であるという理由によ
って機能性を有するメモリ１０を廃棄する可能性を防止
している。

【００３０】図５は図２のマトリクス列選択回路２２の
セクション２３の第一実施例を示した概略図である。図
３のマトリクス列グループ４０ａ−４０ｈ内の各列に対
して一つの配置のセクション２３が存在している。グル
ープ４０ａ内のマトリクス列０に対して一つの配置のみ
が示されているに過ぎないが、各配置は同様の態様で構
成されており且つ動作するものであることを理解すべき
である。セクション２３は、マトリクスパスゲート又は
スイッチ８２及び８４を包含しており、それらは、それ
ぞれ、マトリクス列０のビット真ライン及びビット補元
ラインと読取ラインＲＢＴ₀及びＲＢＣ₀との間に結合
されており、且つそれらの各々は活性低列選択信号ＣＯ
Ｌ０＿へ結合されている制御端子を有している。本発明
の図示例においては、スイッチ８２及び８４はＰＭＯＳ
トランジスタである。セクション２３は、又、マトリク
スパスゲート又はスイッチ８６及び８８を有しており、
それらは、それぞれ、マトリクス列０のビット真ライン
及びビット補元ラインと書込ラインＷＢＴ₀及びＷＢＣ
₀との間に結合されており、且つそれらの各々はインバ
ータ９０を介してＣＯＬ０＿へ結合されている制御端子
を有している。図示例においては、スイッチ８６及び８
８はＮＭＯＳトランジスタである。選択的導通分離要素
９２及び９４は、非導通状態にある場合に、それぞれ、
スイッチ８２及び８６からビット真ラインを分離させ且
つビット補元ラインをスイッチ８４及び８８から分離さ
せる。

【００３１】動作について説明すると、読取又は書込サ
イクル期間中に、マトリクス列０が選択されておらず機
能的なもの、即ち非欠陥性のものであって、冗長列と置
換されていない場合には、ＣＯＬ０＿は非活性論理１で
あり、それはスイッチ８２，８４，８６，８８を非活性
化させる。非活性スイッチ８２，８４，８６，８８は、
マトリクス列０のビット真ライン及びビット補元ライン
をラインＲＢＴ₀及びＷＢＴ₀及びＲＢＣ₀及びＷＢＣ
₀からそれぞれ離脱即ち分離させ、従って、マトリクス
列０におけるメモリセルからのデータの読取又はそれへ
のデータへの書込を防止する。列０が選択されると、Ｃ
ＯＬ０＿が活性論理０であり、それはスイッチ８２，８
４，８６，８８を活性化させる。活性スイッチ８２，８
４，８６，８８はマトリクス列０のビット真ライン及び
ビット補元ラインをラインＲＢＴ₀及びＷＢＴ₀、及び
ＲＢＣ₀及びＷＢＣ₀へそれぞれ結合させ、従ってマト
リクス列０内のメモリセルからのデータの読取又はそれ
へのデータの書込を可能とさせる。

【００３２】マトリクス列０がメモリ１０のテスト期間
中に欠陥性であることが判明した場合には、冗長メモリ
列が欠陥マトリクス列０のアドレスに対してマッピング
され、且つ分離要素９２及び９４が非導通状態とされて
欠陥性マトリクス列０のビット真ライン及びビット補元
ラインを、それぞれ、ラインＲＢＴ₀及びＷＢＴ₀、及
びＲＢＣ₀及びＷＢＣ₀から分離させる。従って、ＣＯ
Ｌ０＿が活性論理０であり且つスイッチ８２，８４，８
６，８８が活性であったとしても、欠陥マトリクス列０
は読取ライン及び書込ラインから分離され且つメモリ１
０の動作に悪影響を与えることはない。

【００３３】図６は本発明の第一実施例に基づく図３の
ＲＩ／Ｏ₀回路の二つの冗長列選択回路９６ａ及び９６
ｂの概略図であり、ＲＩ／Ｏ₁−ＲＩ／Ｏ₇の冗長列選
択回路は同様の態様で構成されており且つ動作するもの
であることを理解すべきである。選択された場合に、回
路９６ａは冗長列グループ４２（図３）からの冗長列０
を読取及び書込ラインＲＢＴ₀，ＷＢＴ₀，ＲＢＣ₀，
ＷＢＣ₀へ結合させ、且つ回路９６ｂは冗長列グループ
４２からの冗長列１を同一の読取及び書込ラインへ結合
させる。説明の便宜上、回路９６ａのみについて詳細に
説明するが、回路９６ｂも同様の態様で構成されており
且つ動作するものであることを理解すべきである。

【００３４】冗長列選択回路９６ａは、第一対の冗長パ
スゲート即ちスイッチ９８及び１００を有しており、そ
れらは、それぞれ、冗長列０のビット真ライン及びビッ
ト補元ラインとＲＢＴ₀及びＲＢＣ₀との間に結合され
ており、且つその各々はＲＣＯＬ０＿へ結合している制
御端子を有している。第二対の冗長スイッチ１０２及び
１０４は、それぞれ、冗長列０のビット真ライン及びビ
ット補元ラインとＷＢＴ₀及びＷＢＣ₀との間に結合さ
れており、且つ各々はインバータ１０６を介してＲＣＯ
Ｌ０＿へ結合している制御端子を有している。本発明の
図示例においては、スイッチ９８及び１００はＰＭＯＳ
トランジスタであり、且つスイッチ１０２及び１０４は
ＮＭＯＳトランジスタである。選択的導通要素１１６及
び１１８が、それぞれ、ＲＢＴ₀及びＲＢＣ₀とスイッ
チ９８及び１００との間に結合されており、且つ選択的
導通要素１２０及び１２２が、それぞれ、冗長列０のビ
ット真ラインとスイッチ１００及び１０４及びビット補
元ラインとスイッチ９８及び１０２の間に結合されてい
る。

【００３５】平衡及びプレチャージ回路１０８はＰＭＯ
Ｓトランジスタ１１０，１１２，１１４を有しており、
それらは従来の態様で冗長列０のビット真ライン及びビ
ット補元ラインをプレチャージし且つ平衡化させる。各
読取及び書込サイクルの間の動作期間中に、平衡及びプ
レチャージ回路１０８はアクティブ低即ち活性低平衡／
プレチャージ信号を受取り、且つそれに応答して、冗長
列０のビット真ライン及びビット補元ラインをＶｃｃへ
及び互いに結合させ、従ってこれらの相補的ビット線は
各読取及び書込サイクルの開始時において同一の電圧レ
ベルを担持する。

【００３６】動作において、冗長列０が図４ｂに関連し
て上述したように、欠陥性マトリクス列のアドレスに対
してマッピングされていない場合には、ＲＣＯＬ０＿は
非活性論理１であり、それはスイッチ９８，１００，１
０２，１０４を非活性状態とさせる。これらの非活性状
態にあるスイッチは冗長列０を読取及び書込ラインＲＢ
Ｔ₀，ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀から離脱させる。
冗長列０がＲＢＴ₀，ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀以
外の読取及び書込ラインへ結合されているマトリクス列
を置換させるためにマッピングされている場合には、要
素１１６，１１８，１２０，１２２は非導通状態とさ
れ、従って冗長列０は、ＲＣＯＬ０＿の論理レベルに拘
らずに、ＲＢＴ₀，ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀から
分離される。

【００３７】冗長列０がマトリクス列グループ４０ａ
（図３）のマトリクス列０を置換させるためにマッピン
グされている場合には、要素１１６，１１８，１２０，
１２２は導通状態とされ、且つＲＩ／Ｏ₁−ＲＩ／Ｏ₇
のその他の冗長列選択回路における対応する要素は非導
通状態とされ、従って冗長列０はＲＢＴ₁−ＲＢＴ₇，
ＲＢＣ₁−ＲＢＣ₇，ＷＢＴ₁−ＷＢＴ₇，ＷＢＣ₁−
ＷＢＣ₇から分離される。図４ｂに関連して上述したよ
うに、動作において、欠陥マトリクス列０がアドレスさ
れると、ＲＣＯＬ０＿が活性論理０であり、それはスイ
ッチ９８，１００，１０２，１０４を活性化させる。こ
れらの活性なスイッチは、冗長列０のビット真ラインを
ＲＢＴ₀及びＷＢＴ₀へ結合させ、且つ欠陥マトリクス
列０の代わりに冗長列０からデータが読取られ且つそれ
へデータが書込まれるようにビット補元ラインをＲＢＣ
₀及びＷＢＣ₀へ結合させる。

【００３８】図７は、図２のマトリクス列選択回路２２
の一つのセクションの第二実施例の概略図である。マト
リクス列グループ４０ａ−４０ｈ（図３）内の各列に対
して一つの配置のセクション１２８が存在している。グ
ループ４０ａ内のマトリクス列０に対するセクション１
２８の配置のみが示されているが、セクション１２８の
各配置が同様の態様で構成されており且つ動作するもの
であることを理解すべきである。

【００３９】セクション１２８は、従来のプレチャージ
及び平衡回路１３４を有しており、それは読取サイクル
と書込サイクルとの間においてマトリクス列０のビット
真ライン及びビット補元ラインをプレチャージし且つ平
衡化させる。セクション１２８は、更に、マトリクスス
イッチ回路１３０を有しており、それはマトリクススイ
ッチ１３６及び１３８を有している。スイッチ１３６及
び１３８は、それぞれ、マトリクス列０のビット真ライ
ン及びビット補元ラインと読取ラインＲＢＴ₀及びＲＢ
Ｃ₀との間に結合されている。スイッチ１３６及び１３
８の各々はマトリクススイッチ制御回路１３２の第一出
力端１４１へ結合されている制御端子を有している。マ
トリクススイッチ回路１３０は、更に、マトリクススイ
ッチ１４０及び１４２を有しており、それらは、それぞ
れ、マトリクス列０のビット真ライン及びビット補元ラ
インと書込ラインＷＢＴ₀及びＷＢＣ₀との間に結合さ
れている。スイッチ１４０及び１４２の各々は、マトリ
クススイッチ制御回路１３２の第二出力端１４３へ結合
している制御端子を有している。本発明の図示例におい
ては、スイッチ１３６及び１３８はＰＭＯＳトランジス
タであり、且つスイッチ１４０及び１４２はＮＭＯＳト
ランジスタである。

【００４０】マトリクススイッチ制御回路１３２は、Ｐ
ＭＯＳトランジスタ１４４とＮＭＯＳトランジスタ１４
６とから形成されている第一インバータを有している。
該第一インバータは、その入力端において活性高ＣＯＬ
０を受取り、且つ回路１３２の第一出力１４１を供給す
る。第二インバータ１４８は第一出力端１４１における
信号を反転させ且つ回路１３２の第二出力１４３を供給
する。インバータ１４８及びＰＭＯＳトランジスタ１５
０はラッチ回路１５１を形成すべく結合されている。制
御回路１３２は、ブロックイネーブル信号ＩＳＯを受取
り、それは、図４ｂに関連して先に説明したように、ブ
ロックＢ₀（図１）が選択されると活性論理１である。
ＩＳＯはオプションのイネーブルＮＭＯＳトランジスタ
１５２及びオプションのリセットＰＭＯＳトランジスタ
１５４のゲートへ供給される。選択的導通ディスエーブ
ル要素１５６はトランジスタ１４６と供給（電源）電圧
Ｖｓｓとの間に結合されている。

【００４１】動作について説明すると、読取サイクルと
書込サイクルとの間において、プレチャージ及び平衡化
回路１３４は図６のプレチャージ及び平衡化回路１０８
と同様の態様で動作してマトリクス列０のビット真ライ
ン及びビット補元ラインをプレチャージし且つ平衡化さ
せる。マトリクス列０が欠陥性でない場合にマトリクス
列０が関与する読取又は書込サイクル期間中に、ＩＳＯ
は活性論理１であり、それはトランジスタ１５２を活性
化させ且つトランジスタ１５４を非活性化させる。ＣＯ
Ｌ０は活性論理１であり、それはトランジスタ１４６を
活性化させ且つトランジスタ１４４を非活性化させる。
活性トランジスタ１４６はトランジスタ１３６及び１３
８のゲートを論理０へ駆動し、そのことはこれらのトラ
ンジスタを活性化させる。活性トランジスタ１３６及び
１３８は、それぞれ、ＲＢＴ₀及びＲＢＣ₀をマトリク
ス列０のビット真ライン及びビット補元ラインへ結合さ
せる。同様に、インバータ１４８はトランジスタ１３６
及び１３８のゲートにおける論理０を論理１へ反転さ
せ、そのことはトランジスタ１４０及び１４２を活性化
させる。活性トランジスタ１４０及び１４２は、それぞ
れ、ＷＢＴ₀及びＷＢＣ₀をマトリクス列０のビット真
ライン及びビット補元ラインへ結合させる。

【００４２】ブロックＢ₀のマトリクス列０以外のマト
リクス列が関与する読取又は書込サイクル期間中に、Ｉ
ＳＯ又はＣＯＬ０の何れか又は両方は非活性論理０であ
る。ＩＳＯが論理０であってブロックＢ₀が非選択状態
であることを表わす場合には、トランジスタ１５２は非
活性状態であり且つトランジスタ１５４は活性状態であ
る。活性トランジスタ１５４は、論理１と等価なＶｃｃ
をトランジスタ１３６及び１３８のゲートへ結合させ、
従ってそれらを非活性化させる。インバータ１４８は、
トランジスタ１４０及び１４２のゲートへ論理０を供給
し、従ってそれらを非活性化させる。同様に、ＣＯＬ０
が論理０であって何れかのブロックＢ₀−Ｂ₃₁のマトリ
クス列０が非選択状態であることを表わす場合には、ト
ランジスタ１４６は非活性状態であり且つトランジスタ
１４４は活性状態である。活性トランジスタ１４４は、
Ｖｃｃをトランジスタ１３６及び１３８のゲートへ結合
させ、従ってそれらを非活性化させる。インバータ１４
８は論理０をトランジスタ１４０及び１４２のゲートへ
供給し、従ってそれらを非活性化させる。従って、ブロ
ックＢ₀か又はマトリクス列０の何れかが非選択状態で
ある場合には、セクション１２８はブロックＢ₀のマト
リクス列０をＲＢＴ₀，ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀
から分離させる。

【００４３】マトリクス列０が欠陥性である場合にマト
リクス列０が関与する読取又は書込サイクル期間中に、
要素１５６は非導通状態とされ、従ってそれはトランジ
スタ１４６のソースをＶｓｓへ結合させることはない。
初期化ルーチン期間中に、メモリ１０がパワーアップさ
れると、ＩＳＯは所定時間の間非活性論理０へ移行し且
つトランジスタ１５４を活性化させ、そのことは論理１
をインバータ１４８の入力へ供給する。インバータ１４
８の出力における論理０は、トランジスタ１５０を活性
化させ、そのことはインバータ１４８の入力端における
論理１を補強する。従って、ラッチ回路１５１はトラン
ジスタ１３６及び１３８のゲートにおいて論理１をラッ
チし且つトランジスタ１４０及び１４２のゲートにおい
て論理０をラッチし、従ってこれらのトランジスタをデ
ィスエーブルさせる。従って、要素１５６を非導通状態
とさせることにより、マトリクス列０が欠陥性である場
合には、制御回路１３２は回路１３０をディスエーブル
させ、従って、それは欠陥マトリクス列０を読取ライン
及び書込ラインから分離させる。

【００４４】回路１３２及び１３０の利点は、例えばヒ
ューズなどの選択的導通要素が、マトリクス列０のビッ
ト真ライン及びビット補元ラインと回路１３０との間に
必要とされることはないということである。従って、こ
の様な要素の総数は約半分に減少される。更に、ビット
線に隣接しているこの様なレーザヒューズのような要素
を切断することが必要とされることはない。このこと
は、該要素のレーザ切断期間中にエラーが発生する可能
性を減少させており、特に、メモリ装置の寸法が一般的
に減少する場合には、従って各列のビット真ラインとビ
ット補元ラインとの間のピッチが減少する場合に、有益
的なものである。更に、この様なヒューズが省略される
場合には、ビット線の直列抵抗が減少される。このこと
はメモリセルがアクセスされる速度を著しく増加させる
ことが可能である。更に、この様なビット線ヒューズを
使用することは、製造プロセスに制限を課す場合があ
る。なぜならば、ヒューズが製造される層のシート抵抗
が比較的低いものでなければならないからである。逆
に、回路１３０及び１３２はこの様な制限を課すもので
はない。

【００４５】図８は図２の冗長列デコード及び選択回路
３０の冗長選択回路の第二実施例の概略図である。簡単
化のために、冗長列グループ４２の冗長列０に対応する
ＲＩ／Ｏ₀（図３）の冗長列回路１５８の配置のみにつ
いて説明するが、ＲＩ／Ｏ₀−ＲＩ／Ｏ₇の残りの冗長
選択回路１５８も同様の構成を有しており且つ同様な態
様で動作することを理解すべきである。更に、マトリク
ス列選択回路２２（図２）のセクション１２８（図７）
及び冗長選択回路１５８の組合わせはメモリアクセス回
路として言及することが可能である。冗長選択回路１５
８はプレチャージ及び平衡化回路１６０を有しており、
それは図７のプレチャージ及び平衡化回路１３４と構成
及び動作が同様である。冗長スイッチ回路１６２は、選
択的に、ＲＢＴ₀，ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀をブ
ロックＢ₀（図３）の冗長列０のビット真ライン及びビ
ット補元ラインへ結合させる。冗長スイッチ制御回路１
６４はスイッチ回路１６２を制御する。

【００４６】より詳細に説明すると、冗長スイッチ回路
１６２は、冗長列０のビット真ライン及びビット補元ラ
インとＲＢＴ₀及びＲＢＣ₀との間にそれぞれ結合され
ているスイッチ１６６及び１６８を有すると共に、該ビ
ット真ライン及びビット補元ラインとＷＢＴ₀及びＷＢ
Ｃ₀との間にそれぞれ結合されているスイッチ１７０及
び１７２を有している。図示例においては、スイッチ１
６６及び１６８はＰＭＯＳトランジスタであり、且つス
イッチ１７０及び１７２はＮＭＯＳトランジスタであ
る。冗長スイッチ制御回路１６４は、ＲＣＯＬ０＿（図
４ｂのデコーダＲＳＣ₀から）とスイッチ１６６及び１
６８の制御端子との間に結合されている第一選択的導通
要素１７４を有すると共に、活性低信号ＣＲＳ＿とスイ
ッチ１６６及び１６８の制御端子との間に結合されてい
る第二選択的導通要素１７６を有している。インバータ
１７８が要素１７４及び１７６とスイッチ１７０及び１
７２の制御端子との間に結合されている。

【００４７】動作について説明すると、読取又は書込サ
イクル期間中に、冗長列０が欠陥マトリクス列を置き換
えるためにマッピングされていない場合には、要素１７
４及び１７６の両方が導通状態とされる。更に、ＲＣＯ
Ｌ０＿とＣＲＳ＿の両方が非活性論理１であり、スイッ
チ回路１６２をディスエーブルさせ、そのことは冗長列
０をＲＢＴ₀，ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀から分離
させる。ＲＩ／Ｏ₁−ＲＩ／Ｏ₇の回路１５８内の要素
１７４及び１７６も導通状態とされ、従ってマッピング
されていない冗長列０もＲＢＴ₁−ＲＢＴ₇，ＲＢＣ₁
−ＲＢＣ₇，ＷＢＴ₁−ＷＢＴ₇，ＷＢＣ₁−ＷＢＣ₇
から分離される。

【００４８】読取又は書込サイクル期間中に、冗長列０
がブロックＢ₀のマトリクス列グループ４０ｂ−４０ｈ
のうちの一つにおける欠陥マトリクス列を置き換えるた
めにマッピングされている場合には、冗長列０がＲＢＴ
₁−ＲＢＴ₇，ＲＢＣ₁−ＲＢＣ₇，ＷＢＴ₁−ＷＢＴ
₇，ＷＢＣ₁−ＷＢＣ₇の対応するものと結合されるべ
きであって、要素１７４は非導通状態とされ且つ要素１
７６は導通状態とされる。従って、ＲＣＯＬ０＿が活性
論理０へ移行する場合には、ＣＲＳ＿は非活性論理１に
止まって回路１６２をディスエーブルさせ、従って冗長
列０はＲＢＴ₀，ＲＢＣ₀，ＷＢＴ₀，ＷＢＣ₀から分
離される。

【００４９】読取又は書込サイクル期間中に、冗長列０
がマトリクス列グループ４０ａのマトリクス列０を置き
換えるためにマッピングされている場合には、要素１７
４が導通状態とされ且つ要素１７６が非導通状態とされ
る。従って、欠陥マトリクス列０がアドレスされると、
図４ｂのデコーダ回路ＲＳＣ₀はＲＣＯＬ０＿を活性論
理０へ駆動し、そのことはスイッチ１６６，１６８，１
７０，１７２を活性化させる。これらの活性スイッチ
は、冗長列０のビット真ラインをＲＢＴ₀及びＷＢＴ₀
へ結合させ且つ冗長列０のビット補元ラインをＲＢＣ₀
及びＷＢＣ₀へ結合させる。ＲＩ／Ｏ₁−ＲＩ／Ｏ₇の
回路１５８において、要素１７４は非導通状態とされ且
つ要素１７６は導通状態とされ、従って冗長列０はＲＢ
Ｔ₁−ＲＢＴ₇，ＲＢＣ₁−ＲＢＣ₇，ＷＢＴ₁−ＷＢ
Ｔ₇，ＷＢＣ₁−ＷＢＣ₇から分離される。

【００５０】図４ｂに関連して上述した如く、何れかの
冗長列が欠陥マトリクス列を置き換えるためにマッピン
グされる前に全てのマトリクス列及び全ての冗長列を同
時的にテストする第一テストモード期間中に、要素１７
４及び１７６はＲＩ／Ｏ₀−ＲＩ／Ｏ₇の冗長選択回路
１５８の全てにおいて導通状態である。更に、ＲＣＯＬ
０＿は活性論理０であり、従って冗長列０はラインＲＢ
Ｔ₀ −ＲＢＴ₇，ＲＢＣ₀−ＲＢＣ₇，ＷＢＴ₀−Ｗ
ＢＴ₇，ＷＢＣ₀−ＷＢＣ₇の全てへ結合される。イン
バータ１７８の入力端において信号の競合が存在しない
ようにするために、ＣＲＳ＿も活性論理０である。従っ
て、制御回路１６４の利点は、要素１７４及び１７６の
両方が導通状態にある場合にＲＣＯＬ０＿とＣＲＳ＿と
の間で競合が存在しないことを確保することにより、従
来の制御回路のスイッチングトランジスタを省略するこ
とが可能であるということである。更に、回路１６４
は、又、図６の選択的導通要素１１６，１１８，１２
０，１２２を省略することを可能とし、従ってこの様な
要素の数を約半分だけ減少することを可能とする。この
様なスイッチングトランジスタ及び要素を取除くこと
は、メモリ１０のレイアウト面積を減少させる。更に、
これらの要素がレーザヒューズである場合には、ヒュー
ズの数の減少は、ヒューズ間の間隔を増加させることを
可能とし、従ってヒューズが切断される場合のエラーの
可能性を減少させる。更に、この様な導通要素の除去
は、ビット線経路の抵抗を減少させ、従ってメモリセル
のアクセス時間を減少させる。

【００５１】選択した冗長メモリ列が欠陥マトリクス列
のアドレスに対してマッピングされた後に発生する第二
テストモード期間中、ＣＲＳ＿は非活性論理１であり、
従ってマッピングされた冗長列のみがマトリクス列と共
に同時的にアクセスされる。従って、冗長列０が欠陥マ
トリクス列を置換するためにマッピングされている場合
には、ＲＣＯＬ０＿は活性論理０へ移行して冗長列選択
回路１５８の動作の説明において先に記載したように冗
長列０を選択する。同様に、冗長列０がマッピングされ
ていない場合には、ＲＣＯＬ０＿は非活性論理１に止ま
り、従って冗長列０は選択されることはない。

【００５２】図９は図２のウエハテストモード回路３８
のウエハテストモードパワー回路１８０の概略図であ
る。回路１８０は、メモリ１０が形成されているダイが
ウエハ（不図示）からスクライブされる前にメモリ１０
をテストすることを可能とする。信号ＷＴＭ０又はＷＴ
Ｍ１の何れかが論理０である場合には、回路１８０は信
号ＷＦＲＢ＿に対して活性論理０を発生する。回路１８
０は、更に、米国特許出願第０８／７１０，３５７号、
「ウエハレベルテストをサポートする集積回路及びその
方法（ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＴＨＡ
ＴＳＵＰＰＯＲＴＳＡＮＤＭＥＴＨＯＤＦＯＲ
ＷＡＦＥＲ−ＬＥＶＥＬＴＥＳＴＩＮＧ）」、１９
９６年９月１７日出願及び米国特許出願第０８／７１
０，３５６号「ウエハレベルテスト用に適した集積回路
ダイ及びその製造方法（ＩＮＴＥＧＲＡＴＥＤ−ＣＩＲ
ＣＵＩＴＤＩＥＳＵＩＴＡＢＬＥＦＯＲＷＡＦ
ＥＲ−ＬＥＶＥＬＴＥＳＴＩＮＧＡＮＤＭＥＴＨ
ＯＤＦＯＲＦＯＲＭＩＮＧＴＨＥＳＡＭＥ）」、
１９９６年９月１７日出願に記載されており、尚これら
の出願は引用により本明細書に取込む。

【００５３】図１０は図２の制御回路３６の論理回路２
５０の概略図である。回路２５０は、図４ｂ及び８の信
号ＣＲＳ及びＣＲＳ＿を発生する。動作について説明す
ると、第一テストモード期間中に、ＷＦＲＢ＿（図９）
が活性論理０であり且つ信号ＦＯＮ（図１１）が活性論
理１である場合には、ＮＡＮＤゲート２５２がその出力
端において論理０を発生する。第一インバータ２５４
は、ＣＲＳに対する活性論理１を発生し且つ第二インバ
ータ２５６はＣＲＳ＿に対する活性論理０を発生する。
第二テストモード期間中に、ＷＦＲＢ＿が非活性論理１
であり且つＦＯＮが非活性論理０である場合には、回路
２５０がＣＲＳに対して非活性論理０を発生し且つＣＲ
Ｓ＿に対して非活性論理１を発生する。

【００５４】図１１は図２の制御回路３６のテストモー
ド論理回路２５８の概略図である。回路２５８は、テス
トモード信号ＴＭ０−ＴＭ２、ウエハテストモード信号
ＷＴＭ０−ＷＴＭ１、ＷＦＲＢ＿から、ＦＯＮ（図１
０）及びその他の信号を発生する。回路２５８は、更
に、米国特許出願第０８／５８７，７０８号「信号で導
通経路を駆動する装置及び方法（ＤＥＶＩＣＥＡＮＤ
ＭＥＴＨＯＤＦＯＲＤＲＩＶＩＮＧＡＣＯＮＤ
ＵＣＴＩＶＥＰＡＴＨＷＩＴＨＡＳＩＧＮＡ
Ｌ）」、１９９６年１月１９日出願、米国特許出願第０
８／５８８，７６２号「ビットライン及びビット補元ラ
イン上にテスト信号を発生するデータ入力装置（ＤＡＴ
Ａ−ＩＮＰＵＴＤＥＶＩＣＥＦＯＲＧＥＮＥＲＡ
ＴＩＮＧＴＥＳＴＳＩＧＮＡＬＳＯＮＢＩＴ
ＡＮＤＢＩＴ−ＣＯＭＰＬＥＭＥＮＴＬＩＮＥ
Ｓ）」、１９９６年１月１９日出願、米国特許出願第０
８／５８９，１４１号、「テスト機能を有する書込ドラ
イバ（ＷＲＩＴＥＤＲＩＶＥＲＨＡＶＩＮＧＡＴ
ＥＳＴＦＵＮＣＴＩＯＮ）」、１９９６年１月１９日
出願、米国特許出願第０８／５８９，１４０号「テスト
機能を有するメモリ行セレクタ（ＭＥＭＯＲＹ−ＲＯＷ
ＳＥＬＥＣＴＯＲＨＡＶＩＮＧＡＴＥＳＴＦＵ
ＮＣＴＩＯＮ）」、１９９６年１月１９日出願、米国特
許出願第０８／５８８，７４０号、「ビットラインをデ
ータラインから分離させる装置及び方法（ＤＥＶＩＣＥ
ＡＮＤＭＥＴＨＯＤＦＯＲＩＳＯＬＡＴＩＮＧ
ＢＩＴＬＩＮＥＳＦＲＯＭＡＤＡＴＡＬＩＮ
Ｅ）」、１９９６年１月１９日出願、及び米国特許出願
第０８／５８９，０２４号「低パワー読取回路及びセン
スアンプを制御する方法（ＬＯＷ−ＰＯＷＥＲＲＥＡ
ＤＣＩＲＣＵＩＴＡＮＤＭＥＴＨＯＤＦＯＲ
ＣＯＮＴＲＯＬＬＩＮＧＡＳＥＮＳＥＡＭＰＬＩ
ＦＩＥＲ）」、１９９６年１月１９日出願に記載されて
おり、これらの特許出願は引用により本明細書に取込
む。

【００５５】図１２は図２の冗長行デコード及びセクレ
ト回路２８の冗長行デコーダ２６０の一実施例の概略図
である。一実施例においては、メモリ１０は四つの冗長
行を有しており且つ回路２８は、該四つの冗長行の各対
に対して一つずつ二つの回路２６０を有している。冗長
行デコーダ２６０は、冗長行０と関連しているデコーダ
２６２ａを有すると共に、冗長行１と関連しているデコ
ーダ２６２ｂを有している。残りの冗長行デコーダ２６
０は冗長行３及び４と関連している。簡単化のために、
デコーダ２６２ａについて詳細に説明するが、デコーダ
２６２ｂは同様の態様で構成されており且つ動作するこ
とを理解すべきである。

【００５６】デコーダ２６２ａはイネーブル回路２６４
ａとセレクト回路２６６ａとを有している。冗長行０が
欠陥マトリクス行のアドレスに対してマッピングされて
いる場合には、イネーブル回路２６４ａはセレクト回路
２６６ａをイネーブルさせて、欠陥マトリクス行がアド
レスされる場合に、冗長行０を活性化させる。イネーブ
ル回路２６４ａは選択的導通要素２６８ａを有してお
り、それは、冗長行０が欠陥マトリクス行を置き換える
ためにマッピングされていない場合には導通状態とさ
れ、且つ冗長行０がその様にマッピングされている場合
には、非導通状態とされる。回路２６４ａは、更に、Ｎ
ＭＯＳトランジスタ２７０ａ、ＮＭＯＳトランジスタ２
７４ａとインバータ２７６ａとを包含するラッチ２７２
ａ、インバータ２７８ａを有している。

【００５７】セレクト回路２６６ａは、行アドレス真信
号Ｒａｔ₁−Ｒａｔ₈を受取る８個のパスゲート即ちス
イッチ２８０ａ（簡単化のために一つのみ示してある）
を有すると共に、行アドレス補元信号Ｒａｃ₁−Ｒａｃ
₈を受取る８個のスイッチ２８２ａ（簡単化のために一
つのみ示してある）を有している。８個の選択的導通要
素２８４ａ（簡単化のために一つのみ示してある）は、
各々、スイッチ２８０ａのうちの対応する一つとノード
ＮＦＡ₁−ＮＦＡ₈のうちの対応する一つとの間に直列
結合されている。８個の選択的導通要素２８６ａ（簡単
化のために一つのみ示してある）がスイッチ２８２ａの
うちの対応する一つとノードＮＦＡ₁−ＮＦＡ₈のうち
の対応する一つとの間に直列結合されている。８個のス
イッチ２８７ａ（簡単化のために一つのみ示してある）
の各々はインバータ２７８ａの出力端に結合している制
御端子を有しており、且つノードＮＦＡ₁−ＮＦＡ₈の
うちの対応する一つとＶｓｓとの間に結合されている。
ノードＮＦＡ₁−ＮＦＡ_３はＮＡＮＤゲート２８８ａの
それぞれの入力端へ結合されており、ノードＮＦＡ_４
−ＮＦＡ₆はＮＡＮＤゲート２９０ａのそれぞれの入力
端へ結合しており、且つノードＮＦＡ₇−ＮＦＡ₈はＮ
ＡＮＤゲート２９２ａのそれぞれの入力端へ結合してい
る。ＮＡＮＤゲート２８８ａ，２９０ａ，２９２ａの出
力端はＮＯＲゲート２９４ａのそれぞれの入力端へ結合
しており、該ゲートの出力端はＮＯＲゲート２９６ａの
入力端へ結合している。ＮＯＲゲート２９６ａは活性低
冗長行０選択信号ＲＲＷＤＣ−０＿を発生する。ＮＯＲ
ゲート２９６ａの第二入力端はＣＲＳを受取るべく結合
されている（図１０）。

【００５８】動作について説明すると、読取又は書込サ
イクル期間中に、冗長行０が欠陥マトリクス行を置き換
えるためにマッピングされていない場合には、要素２６
８ａが導通状態であり且つＣＲＳは非活性論理０であ
る。インバータ２７６ａ及び２７８ａはそれぞれ論理０
及び論理１を発生してスイッチ２８０ａを非活性化させ
且つスイッチ２８７ａを活性化させる。これらの活性ス
イッチはＮＡＮＤゲート２８８ａ，２９０ａ，２９２ａ
の入力端を論理０へ駆動する。ＮＡＮＤゲート２８８
ａ，２９０ａ，２９２ａはそれらの出力端において論理
０を発生し、従ってＮＯＲゲート２９４ａをして論理０
を出力させる。ＣＲＳ及びＮＯＲゲート２９４ａの出力
の両方が論理０であるので、ＲＲＷＤＣ−０＿は非活性
論理１である。従って、回路２６２ａは冗長行０を選択
することはない。

【００５９】動作について説明すると、読取又は書込サ
イクル期間中に、冗長行０が欠陥マトリクス行を置き換
えるためにマッピングされていない場合には、要素２６
８ａは非導通状態であり且つＣＲＳは非活性論理０であ
る。インバータ２７６ａ及び２７８ａが、それぞれ、論
理１及び論理０を発生してスイッチ２８０ａを活性化さ
せ且つスイッチ２８７ａを非活性化させる。要素２８４
ａ及び２８６ａの適宜のものは非導通状態とされ、従っ
てＲａｔ₁−Ｒａｔ₈及びＲａｃ₁−Ｒａｃ₈の値が欠
陥マトリクス行に対応する場合には、ＮＡＮＤゲート２
８８ａ，２９０ａ，２９２ａがそれらの入力端の各々に
おいて論理１を受取る。例えば、欠陥マトリクス行がＲ
ａｔ₁−Ｒａｔ₈全てが論理１に等しく且つＲａｃ₁−
Ｒａｃ_８全てが論理０に等しいことに対応する場合に
は、全ての８個の要素２８４ａは導通状態とされ、且つ
全ての８個の要素２８６ａは非導通状態とされる。従っ
て、欠陥行がアドレスされると、ＮＡＮＤゲート２８８
ａ，２９０ａ，２９２ａがそれらの入力の全てにおいて
論理１を受取り且つそれらの出力端において論理０を発
生し、且つＲＲＷＤＣ−０＿が活性論理０であって冗長
行０を選択する。

【００６０】図４ｂ，７，８に関連して上述したように
第一テストモード期間中に、マッピングされているか否
かに拘らずに全てのマトリクス行及び冗長行が同時的に
アクセスされ、ＣＲＳは活性論理１であり、そのことは
ＮＯＲゲート２９６ａの出力端を論理０へ強制させる。
従って、ＲＲＷＤＣ−０＿は、冗長行０がマッピングさ
れているか否かに拘らずに、活性論理０である。

【００６１】マッピングされていない冗長行を除いて全
てのマトリクス行及びマッピングされている冗長行が同
時的に選択される場合である第二テストモード期間中
に、ＣＲＳは非活性論理０であり、且つ信号Ｒａｔ_１
−Ｒａｔ₈及びＲａｃ₁−Ｒａｃ₈は全て論理１であ
る。Ｒａｔ₁−Ｒａｔ₈及びＲａｃ₁−Ｒａｃ₈が全て
論理１であるので、冗長行０が何れかの欠陥マトリクス
行に対してマッピングされている場合には、回路２６２
ａは上述した如くに動作して冗長行０を選択する。

【００６２】図１３はマルチプレクサ回路３００の概略
図であって、それは冗長スイッチ制御回路１６４（図
８）と同様であり、且つそれはメモリ１０内におけるそ
の他の適用に対して又はマルチプレクサが必要とされる
その他の回路において使用することが可能である。マル
チプレクサ３００は、入力信号ＩＮ₀−ＩＮ_k-1を受取
るｋ個の入力端子と、各々が対応する入力端子とノード
３０２との間に結合されているｋ個の選択的導通要素Ｆ
₀−Ｆ_k-1と、ノード３０２と例えばＶｓｓのような基
準電圧との間に結合されている選択的導通プルダウン要
素Ｆ_pと、ノード３０２と出力端子３０５との間に結合
されているインバータ３０４とを有している。

【００６３】動作期間中に、複数個の並列接続されたマ
ルチプレクサ３００の何れもが使用されていない場合に
は、全てのマルチプレクサ３００の要素Ｆ₀−Ｆ_k-1及
びＦ_pは非導通状態であり、且つＩＮ₀−ＩＮ_k-1は各々
同一の論理レベル、この場合には論理０にあり、従って
ノード３０２において信号の衝突が発生することはな
い。即ち、各入力信号ＩＮ₀−ＩＮ_k-1及びＶｓｓはノ
ード３０２を異なる論理レベルにではなく同一の論理レ
ベルへ駆動する。本発明の別の実施例においては、要素
Ｆ_pがＶｃｃへ結合されており、且つ各信号ＩＮ₀−Ｉ
Ｎ_k-1は論理１である。一方、要素Ｆ₀−Ｆ_k-1の全てを
非導通状態とさせ且つ要素Ｆ_pを導通状態とさせること
が可能であり、又は要素Ｆ₀−Ｆ_k-1を導通状態とさ
せ、要素Ｆ_pを非導通状態とさせ、且つＩＮ₀−ＩＮ_k-1
を同一の論理レベルとさせることが可能である。

【００６４】動作期間中に、並列接続されているマルチ
プレクサ３００のうちの少なくとも一つが入力信号ＩＮ
₀−ＩＮ_k-1のうちの選択した一つを出力端３０５へ結
合させるために使用される場合には、使用されたマルチ
プレクサ３００の全ての要素Ｆ₀−Ｆ_k-1は、選択され
た入力信号へ結合された要素を除いて、非導通状態とさ
れる。使用されたマルチプレクサ３００のＦ_pも非導通
状態とされる。例えば、使用したマルチプレクサ３００
がＩＮ₀を出力端３０５へ結合させることを所望する場
合には、全ての要素Ｆ₁−Ｆ_k-1及びＦ_pが非導通状態
とされ、且つＦ₀が導通状態とされる。従って、選択さ
れた信号ＩＮ₀のみが出力端３０５へ伝搬する。並列接
続されているマルチプレクサ３００のうちで使用されて
いないものの各々に関しては、全ての要素Ｆ₀−Ｆ_k-1
は非導通状態とされ、且つ要素Ｆ_pは導通状態とされ
る。

【００６５】マルチプレクサ３００の利点は、それが同
様の従来のマルチプレクサよりもより少ない数の部品を
有しているということである。例えば、マルチプレクサ
３００はノード３０２から入力信号を分離させるための
トランジスタのような部品を必要とするものではない。
この様な部品における減少は、しばしば、メモリ装置１
０の全体的なレイアウト面積を減少させ、且つトランジ
スタ又はゲート遅延が存在しないので、マルチプレクサ
３００の動作を増加させる。

【００６６】図１４は、図１及び２のメモリ１０を組込
んだコンピュータシステム３０６のブロック図である。
コンピュータシステム３０６は、例えば所望の計算及び
タスクを実行するための実行ソフトウエアなどのコンピ
ュータ機能を実施するためのコンピュータ回路３０８を
包含している。回路３０８は、典型的に、プロセサ３１
０及びプロセサ３１０へ結合されているメモリ１０を包
含している。例えばキーパッド又はマウスなどの一つ又
はそれ以上の入力装置３１２がコンピュータ回路３０８
へ結合されており、オペレータ（不図示）が手作業によ
ってデータを入力することを可能としている。一つ又は
それ以上の出力装置３１４はオペレータに対してコンピ
ュータ回路３０８が発生したデータを供給する。この様
な出力装置３１４の例としては、プリンタ及び陰極線管
（ＣＲＴ）ディスプレイなどのビデオ表示装置がある。
一つ又はそれ以上のデータ格納装置３１６がコンピュー
タ回路３０８へ結合されており、外部記憶媒体（不図
示）上にデータを記録し且つそれからデータを検索す
る。データ格納装置３１６及び対応する格納媒体の例と
しては、ハードディスク及びフロッピーディスクを受付
けるドライブ、テープカセット、コンパクトディスクリ
ードオンリーメモリ（ＣＤ−ＲＯＭ）などがある。典型
的に、コンピュータ回路３０８は、それぞれ、メモリ１
０のアドレス、データ及び制御バスへ結合されているア
ドレス、データ及び制御バスを包含している。

【００６７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１ａ】本発明に基づく集積化メモリ回路の一部を
示した概略図。

【図１ｂ】本発明に基づく集積化メモリ回路の一部を
示した概略図。

【図２】図１のメモリ回路の一実施例を示した概略
図。

【図３】図１のメモリ回路のメモリブロックを示した
概略図。

【図４ａ】図２の冗長列選択回路の冗長列デコーダの
一実施例を示した概略図。

【図４ｂ】図４ａの冗長アドレス信号発生器を示した
概略図。

【図５】図２のマトリクス列選択回路のメモリ列選択
回路の第一実施例を示した概略図。

【図６】図２の冗長列デコード及び選択回路の冗長列
選択回路の第一実施例を示した概略図。

【図７】図２のマトリクス列選択回路のメモリ列選択
回路の第二実施例を示した概略図。

【図８】図２の冗長列デコード及び選択回路の冗長列
選択回路の第二実施例を示した概略図。

【図９】図２のウエハテストモード回路の一部の一実
施例を示した概略図。

【図１０】図２の制御回路の第一部分の一実施例を示
した概略図。

【図１１】図２の制御回路の第二部分を形成するテス
トモード論理回路の一実施例を示した概略図。

【図１２】図２の冗長列デコード及び選択回路の一実
施例を示した概略図。

【図１３】本発明に基づくマルチプレクサ回路を示し
た概略図。

【図１４】図１及び２のメモリ回路を組込んだコンピ
ュータシステムを示した概略ブロック図。

【符号の説明】

１０メモリ装置（回路）１２マスタワード線デコーダ１４アドレスデコーダ１６行及び列選択回路１８マトリクス行選択回路２０マトリクスメモリアレイ２１メモリアレイ２２マトリクス列選択回路２４読取／書込回路２６冗長メモリ行２８冗長行デコード及び選択回路３０冗長列デコード及び選択回路３２冗長メモリ列３４入力／出力（Ｉ／Ｏ）バッファ３６制御回路３８ウエハテストモード回路

Claims

【特許請求の範囲】

【請求項１】アドレスを有するマトリクスメモリセル
が欠陥性である場合にマトリクスメモリセルをデータ線
から分離し且つ冗長メモリセルをデータ線へ結合させる
メモリアクセス回路において、前記マトリクスメモリセルと前記データ線との間に結合
されているマトリクススイッチ、前記マトリクススイッチへ結合されており且つ前記マト
リクスメモリセルが欠陥性である場合に前記マトリクス
スイッチを開放すべく動作可能なマトリクススイッチ制
御回路、前記冗長メモリセルと前記データ線との間に結合されて
いる冗長スイッチ、冗長アドレス信号を受取るべく結合されており、前記冗
長スイッチへ結合されており、且つ前記冗長アドレス信
号の第一値に応答して前記冗長スイッチを閉成すべく動
作可能な冗長スイッチ制御回路、を有することを特徴と
するメモリアクセス回路。
【請求項２】請求項１において、更に、前記マトリク
ススイッチ制御回路はマトリクスアドレス信号を受取る
べく結合されており、前記マトリクススイッチ制御回路
は、前記マトリクスメモリセルが機能的であり且つ前記
マトリクスアドレス信号が前記マトリクスメモリセルの
前記アドレスに等しい値を有している場合に前記マトリ
クススイッチを閉成すべく動作可能であることを特徴と
するメモリアクセス回路。
【請求項３】請求項１において、更に、マトリクスア
ドレス信号を受取るべく結合されている冗長信号発生器
が設けられており、前記冗長信号発生器は前記マトリク
スメモリセルが欠陥性である場合で且つ前記マトリクス
アドレス信号が前記マトリクスメモリセルの前記アドレ
スに等しい値を有している場合に前記第一値を持った前
記冗長アドレス信号を発生すべく動作可能であり、前記
冗長信号発生器は前記マトリクスメモリセルが機能的で
ある場合に第二値を持った前記冗長アドレス信号を発生
すべく動作可能であり、前記冗長スイッチ制御回路は前
記冗長アドレス信号の前記第二値に応答して前記冗長ス
イッチを開放すべく動作可能であることを特徴とするメ
モリアクセス回路。
【請求項４】請求項１において、更に、前記冗長スイ
ッチは制御端子を具備しており且つ前記冗長アドレス信
号が第二値を有する場合に開放すべく動作可能であり、
前記冗長スイッチ制御回路は前記第二値を有する冗長デ
ィスエーブル信号を受取るべく結合されており、前記冗
長スイッチ制御回路は前記冗長ディスエーブル信号と前
記冗長スイッチの前記制御端子との間に結合されている
第一プログラム可能要素を有すると共に、前記冗長アド
レス信号と前記冗長スイッチの前記制御端子との間に結
合されている第二プログラム可能要素を有しており、前
記冗長スイッチ制御回路は前記冗長ディスエーブル信号
が前記第二値を有しており且つ前記第一要素が導通状態
にある場合であって且つ前記冗長アドレス信号が前記第
二値を有しており且つ前記第二要素が導通状態にある場
合に前記冗長スイッチを開放すべく動作可能であり、冗
長信号発生器がマトリクスアドレス信号を受取るべく結
合されており、前記冗長信号発生器は前記マトリクスメ
モリセルが欠陥性である場合であって且つ前記マトリク
スアドレス信号が前記マトリクスメモリセルの前記アド
レスに等しい値を有する場合に前記第一値を持った前記
冗長アドレス信号を発生すべく動作可能であり、前記冗
長信号発生器は前記第一及び第二の選択的に導通状態要
素の両方が導通状態にあり且つ前記マトリクスメモリセ
ルが機能的である場合に前記第二値を持った前記冗長ア
ドレス信号を発生すべく動作可能であることを特徴とす
るメモリアクセス回路。
【請求項５】請求項１において、前記マトリクススイ
ッチ制御回路が初期化信号を受取るべく結合されている
入力端を具備すると共に前記マトリクススイッチへ結合
されている出力端を具備するラッチを有しており、前記
マトリクススイッチ制御回路は前記マトリクスメモリセ
ルが欠陥性である場合に前記初期化信号に応答して前記
ラッチを第一値へ設定すべく動作可能であり、前記第一
値が前記マトリクススイッチを開放させることを特徴と
するメモリアクセス回路。
【請求項６】マトリクスメモリセルが動作可能である
場合に前記マトリクスメモリセルへアクセスし且つ前記
マトリクスメモリセルが動作不能である場合に前記マト
リクスメモリセルの代わりに冗長メモリセルへアクセス
するメモリ選択回路において、第一及び第二供給ノード、データ経路、制御端子を具備しており且つ前記マトリクスメモリセル
と前記データ経路との間に結合されているマトリクスパ
スゲート、制御端子を具備しており且つ前記冗長メモリセルと前記
データ経路との間に結合されている冗長パスゲート、マトリクスアドレス入力端子と、前記マトリクスパスゲ
ートの前記制御端子へ結合されている出力端子と、前記
第一供給ノードへ結合されている第一供給端子と、第二
供給端子とを具備するマトリクスゲート制御器、前記マトリクスゲート制御器の前記第二供給端子へ結合
している第一端子を具備すると共に前記第二供給ノード
へ結合している第二端子を具備している第一選択的導通
要素、冗長アドレス入力端子を具備すると共に前記冗長パスゲ
ートの前記制御ゲートへ結合している出力端子を具備す
る第二選択的導通要素、を有することを特徴とするメモ
リ選択回路。
【請求項７】請求項６において、前記データ経路が読
取線であることを特徴とするメモリ選択回路。
【請求項８】請求項６において、前記データ経路が書
込線であることを特徴とするメモリ選択回路。
【請求項９】請求項６において、前記マトリクス及び
冗長パスゲートの各々がＭＯＳトラジスタを有している
ことを特徴とするメモリ選択回路。
【請求項１０】請求項６において、更に、前記第一電
源ノードと前記マトリクスパスゲートの前記制御端子と
の間に結合されている初期化スイッチを有しており、前
記初期化スイッチは初期化信号を受取るべく結合されて
いる制御端子を具備していることを特徴とするメモリ選
択回路。
【請求項１１】請求項６において、更に、ディスエー
ブル信号を受取るべく結合されている入力端子を具備す
ると共に前記冗長パスゲートの前記制御端子へ結合され
ている制御端子を具備している第三選択的導通要素を有
することを特徴とするメモリ選択回路。
【請求項１２】請求項６において、前記第一及び第二
選択的導通要素の各々がヒューズ要素を有していること
を特徴とするメモリ選択回路。
【請求項１３】請求項６において、更に、前記マトリ
クスパスゲートの前記制御端子へ結合しているラッチ端
子を具備するラッチを有していることを特徴とするメモ
リ選択回路。
【請求項１４】メモリ装置において、第一及び第二電源端子、複数個のマトリクス列選択信号を発生すべく動作可能な
アドレスデコーダ、データ読取線、データ書込線、マトリクス列の形態に配列されており、マトリクス列内
の各マトリクスメモリセルが対応するマトリクスビット
線へ結合されている複数個のマトリクスメモリセルから
なるアレイ、冗長列の形態で配列されており、冗長列内の各冗長メモ
リセルが対応する冗長ビット線へ結合されている複数個
の冗長メモリセルからなるアレイ、前記アドレスデコータ及び前記マトリクスメモリセルか
らなるアレイへ結合されているマトリクス列選択回路で
あって、複数個のメモリセルからなる各マトリクス列に
対して、制御端子を具備しており且つ前記マトリクスビット線と
前記データ読取線との間に結合されている第一スイッチ
と、制御端子を具備しており且つ前記マトリクスビット線と
前記データ書込線との間に結合されている第二スイッチ
と、前記マトリクス列選択信号のうちの１つを受取るべく結
合されている入力端子、前記第一及び第二スイッチの前
記制御端子へ結合されている出力端子、前記第一電源端
子へ結合されている第一電源ノード、第二電源ノードを
具備するマトリクス制御器と、前記マトリクス制御器の前記第二電源ノードへ結合され
ている第一端子を具備すると共に前記第二電源端子へ結
合している第二端子を具備しており選択可能な導電度を
有する第一要素と、を有するマトリクス列選択回路、冗長列回路であって、前記複数個のメモリセルからなる
冗長列の各々に対して、前記マトリクス列選択信号のうちの１つを受取るべく結
合されている入力端子を具備すると共に出力端子を具備
する冗長デコーダと、制御端子を具備しており且つ前記冗長ビット線と前記デ
ータ読取線との間に結合されている第三スイッチと、制御端子を具備しており且つ前記冗長ビット線と前記デ
ータ書込線との間に結合されている第四スイッチと、前記冗長デコーダの前記出力端子へ結合している入力端
子を具備すると共に前記第三及び第四スイッチの前記制
御端子へ結合している出力端子を具備する選択的導電度
を有する第二要素と、を有する冗長列回路、を有するこ
とを特徴とするメモリ装置。
【請求項１５】請求項１４において、前記マトリクス
制御器が、前記マトリクス制御器の前記入力端子へ結合しているゲ
ートと、前記第一電源ノードへ結合しているソースと、
前記マトリクス制御器の前記出力端子へ結合しているド
レインとを具備する第一型のＭＯＳトランジスタ、前記マトリクス制御器の前記入力端子へ結合しているゲ
ートと、前記第二電源ノードへ結合しているソースと、
前記マトリクス制御器の前記出力端子へ結合しているド
レインとを具備する第二タイプのＭＯＳトランジスタ、
を有することを特徴とするメモリ装置。
【請求項１６】請求項１４において、前記マトリクス
列選択回路が、更に、前記第一及び第二スイッチの前記制御端子へ結合してい
るドレインと、前記第一及び第二電源端子のうちの１つ
へ結合しているソースと、ゲートとを具備するＭＯＳト
ランジスタ、前記トランジスタの前記ドレインへ結合している入力端
子を具備すると共に前記トランジスタの前記ゲートへ結
合している出力端子を具備するインバータ、を有するこ
とを特徴とするメモリ装置。
【請求項１７】請求項１４において、前記マトリクス
列選択回路が、更に、前記第一及び第二スイッチの前記制御端子へ結合してい
るドレインと、前記第一及び第二電源端子のうちの１つ
へ結合しているソースと、ゲートとを具備する第一ＭＯ
Ｓトランジスタ、前記トランジスタの前記ドレインへ結合している入力端
子を具備すると共に前記トランジスタの前記ゲートへ結
合している出力端子を具備するインバータ、前記第一及び第二スイッチの前記制御端子へ結合してい
るドレインと、前記第一及び第二電源端子のうちの１つ
へ結合しているソースと、初期化信号を受取るべく結合
されているゲートとを具備する第二ＭＯＳトランジス
タ、を有することを特徴とするメモリ装置。
【請求項１８】請求項１４において、更に、出力端子
上に冗長ディスエーブル信号を発生すべく動作可能な制
御回路が設けられており、前記冗長列回路が、選択可能
な導電度を有しており且つ前記制御回路の前記出力端子
へ結合されている第一端子を具備すると共に前記第三及
び第四スイッチの前記制御端子へ結合している第二端子
を具備する第三要素を有していることを特徴とするメモ
リ装置。
【請求項１９】コンピュータシステムにおいて、データ入力装置、データ出力装置、前記データ入力装置と前記データ出力装置との間に結合
されており且つメモリ装置を有する演算回路であって、
前記メモリ装置が、第一及び第二電源端子と、複数個のマトリクス列選択信号を発生すべく動作可能な
アドレスデコーダと、データ読取線と、データ書込線と、複数個のマトリクス列の形態で配列されておりマトリク
ス列内の各マトリクスメモリセルが対応するマトリクス
ビット線へ結合されている複数個のマトリクスメモリセ
ルからなるアレイと、冗長列の形態で配列されており冗長列内の各冗長メモリ
セルが対応する冗長ビット線へ結合されている複数個の
冗長メモリセルからなるアレイと、を有する演算回路、前記アドレスデコーダへ結合されると共に前記複数個の
マトリクスメモリセルからなるアレイへ結合されている
マトリクス列選択回路であって、複数個のメモリセルか
らなる各マトリクス列に対して、制御端子を具備すると共に前記マトリクスビット線と前
記データ読取線との間に結合されている第一スイッチ
と、制御端子を具備しており且つ前記マトリクスビット線と
前記データ書込線との間に結合されている第二スイッチ
と、前記マトリクス列選択信号のうちの１つを受取るべく結
合されている入力端子、前記第一及び第二スイッチの前
記制御端子へ結合している出力端子、前記第一電源端子
へ結合している第一電源ノード、第二電源ノードを具備
するマトリクススイッチ制御器と、前記マトリクススイッチ制御器の前記第二電源ノードへ
結合している第一端子を具備すると共に前記第二電源端
子へ結合している第二端子を具備しており選択可能な導
電度を有する第一要素と、を有しているマトリクス列選
択回路、冗長列回路であって、前記複数個のメモリセルからなる
冗長列の各々に対して、前記マトリクス列選択信号のうちの１つを受取るべく結
合されている入力端子を具備すると共に出力端子を具備
する冗長デコーダと、制御端子を具備すると共に前記冗長ビット線と前記デー
タ読取線との間に結合されている第三スイッチと、制御端子を具備すると共に前記冗長ビット線と前記デー
タ書込線との間に結合されている第四スイッチと、前記冗長デコーダの前記出力端子へ結合している入力端
子を具備すると共に前記第三及び第四スイッチの前記制
御端子へ結合している出力端子を具備しており選択可能
な導電度を有する第二要素と、を有している冗長列回
路、を有することを特徴とするコンピュータシステム。
【請求項２０】請求項１９において、更に、前記演算
回路へ結合しているデータ格納装置を有しており、前記
演算回路が前記メモリ装置へ結合しているプロセサを有
していることを特徴とするコンピュータシステム。
【請求項２１】欠陥メモリセルのアドレスに対して冗
長メモリセルをマッピングさせる方法において、前記欠陥メモリセルと第一データ経路との間に結合して
いる第一スイッチを開放し、前記欠陥メモリセルがアドレスされた場合に、前記冗長
メモリセルと前記データ経路との間に結合されている第
二スイッチを閉成させる、ことを特徴とする方法。
【請求項２２】請求項２１において、前記開放ステッ
プが、前記第一スイッチの制御端子において信号レベル
を発生させるためにメモリセル選択回路をプログラミン
グすることを特徴とする方法。
【請求項２３】請求項２１において、前記開放ステッ
プが、前記第一スイッチの制御端子において信号レベル
を発生させるためにメモリセル選択回路をプログラムす
るためにヒューズを焼切することを特徴とする方法。
【請求項２４】請求項２１において、更に、前記欠陥メモリセルがアドレスされた場合に前記第二ス
イッチを閉成させるための冗長セル選択信号を発生し、前記冗長メモリセルと第二データ経路との間に結合され
ている第三スイッチから前記選択信号を離脱させるため
にヒューズを焼切する、ことを特徴とする方法。