JPH10191051A - 画像処理装置及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 一度に複数ラインの処理を行なうに当たり、
その回路規模を少なくして乱数による２値化処理を行な
うことを可能にする。 【解決手段】 乱数加算部８０１には、ｎライン分のビ
デオデータが入力され、内部で発生した異なる乱数を重
畳させ、その結果をｎライン分のＶＲ信号として出力す
る。ここで、乱数は、１つの乱数生成部で生成された乱
数を用いるものの、それぞれのラインで同じ乱数になら
ないようにするため、生成した乱数を示す各ビット位置
とその積算計数の組み合わせを異なるようにする。乱数
が重畳したＶＲ信号は、ｎ個のエラー出力部に供給さ
れ、ここで２値化処理が施される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置及びそ
の制御方法、詳しくは入力画像データから出力画像デー
タを形成する画像処理装置及びその制御方法に関するも
のである。

【０００２】

【従来の技術】一般に、複写機等では、スキャナなどで
読み取った多値の画像データを、一個のレーザなどの現
像露光手段に適した階調変換（例えば誤差拡散処理等）
して中間調を表現している。

【０００３】１ライン毎の画像処理の概略を、誤差拡散
処理に適用した場合を説明する。図２はこの処理のため
の、本願発明者等が検討した画像形成装置のブロック構
成を示している。

【０００４】画像読み取り部はＣＣＤセンサ２０２、ア
ナログ信号処理部２０３等より構成され、レンズ２０１
を介しＣＣＤセンサ２０２に結像された原稿画像が、Ｃ
ＣＤセンサ２０２によりＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅ
ｎ）、Ｂ（Ｂｌｕｅ）のアナログ電気信号に変換され
る。変換された画像情報は、アナログ信号処理部２０３
に入力され、Ｒ，Ｇ，Ｂの各色毎にサンプル＆ホール
ド、ダークレベルの補正等が実施された後にＡ／Ｄ変換
される。その後、デジタル化されたフルカラー信号（各
ＲＧＢ毎に８ビットのデータ）は、画像処理部２０４に
入力される。

【０００５】画像処理部２０４では、シェーディング補
正、色補正、γ補正等の読み取り系で必要な補正処理
や、スムージング処理、エッジ強調、その他の処理、加
工等が行われ、プリンタ部２０５に出力される。

【０００６】プリンタ部２０５は、図示してはいない
が、レーザ等からなる露光制御部、画像形成部、転写紙
の搬送制御部等により構成され、入力された画像信号に
より転写紙上に画像を記録する。

【０００７】また、ＣＰＵ回路部２１０は、ＣＰＵ２０
６、ＲＯＭ２０７、ＲＡＭ２０８等により構成され、画
像読み取り部２０９、画像処理部２０４、プリンタ部２
０５等を制御し、本装置のシーケンスを統括的に制御す
る。

【０００８】図３は画像処理部２０４の構成ブロック図
を示している。

【０００９】アナログ信号処理部２０３より出力される
デジタル画像信号は、シェーディング補正部３０１に供
給される。シェーディング補正部３０１では、原稿を読
み取るセンサのバラツキおよび、原稿照明用ランプの配
光特性の補正を行う。補正演算された画像信号は、輝度
信号ＲＧＢから濃度データＹＭＣに変換するため、階調
変換処理部３０２に供給される。

【００１０】濃度データに変換された画像信号はカラー
／モノクロ変換部３０３に入力され、モノクロデータと
して出力される。そして、カラー／モノクロ変換部３０
３から出力されたデータは階調変換処理部３０４に供給
されて擬似中間調表現として誤差拡散処理が行われる。

【００１１】図４は階調変換処理部３０４の構成ブロッ
ク図、図５は誤差集配部における誤差の集配マトリック
スの一例である。

【００１２】乱数・誤差加算部４０１は、カラー／モノ
クロ変換部３０３から出力される画像濃度データ（ＷＢ
−ＯＲＧ）、乱数発生部４０３から出力されるＲＡＮＤ
３２（６ビット）、乱数発生部４０３から出力されるＲ
Ｎ（２ビット）、誤差集配部４０７から出力されるＶ−
ｅｒｒｏｒ（８ビット）の各信号を入力し、各信号の和
演算を行い、その結果を出力する。ここで出力される上
位６ビットの信号をｂｕｆｈ、下位５ビットの信号をｂ
ｕｆｌとする。

【００１３】乱数・誤差加算部４０１は、入力された注
目画素の値（８ビット＝０〜２５５）に対して、その注
目画素の位置に累積した、それまでの誤差値（誤差集配
部４０７からの信号）を足し込む。そして、更に、乱数
発生部４０３から供給されてきた６ビットで示される乱
数（−３１〜＋３１、実際には−３２まで発生できる
か、ここでは−３１を下限にしている）を加算する。そ
して、ＲＮ信号２ビットに応じて、演算結果に対して更
に演算を施す。ここで、乱数発生部４０３から出力信号
ＲＮ（２ビット）の意味は、次の通りである。

【００１４】ＲＮ＝００Ｂ（Ｂは２進数を示す）の場合
には−６を加算（６を減算）、ＲＮ＝０１Ｂもしくは１
０Ｂの場合には−１０を加算、ＲＮ＝１１Ｂの場合には
０を加算（変化無）する。

【００１５】乱数発生部４０１は、上記の処理をこうし
て、乱数・加算部４０１での演算結果の１１ビット中、
下位５ビットは比較部４０２にｂｕｆｌとして供給さ
れ、上位６ビットは加算部４０４にｂｕｆｈとして供給
されることになる。ここで、上位６ビットは、注目画素
のおおざっぱな濃度を示しており、下位５ビットは細か
な濃度を示していることになる。

【００１６】比較部４０２は入力されたｂｕｆｌの値
（符号付きで−１５〜＋１５の値とした）と乱数発生部
４０３から供給されてきたデータＲＡＮＤ１６（４ビッ
ト＝０〜１５の値）との比較を行ない、ｂｕｆｌ＞ＲＡ
ＮＤ１６のときに、上位５ビットに対して“１”を加算
させるべく、ＢＬ信号を“１”になる。一方、ｂｕｆｌ
≦ＲＡＮＤ１６の場合には、ＢＬ＝“０”である。

【００１７】加算部４０４は、乱数・誤差加算部４０１
から供給されてきた上位６ビット（ここでは−１６〜＋
１６の範囲に設定した）に、ＢＬ信号（１か０のいずれ
か）を加算し、その結果を２値化＆エラーリミット部４
０５に出力する。

【００１８】２値化＆エラーリミット部４０５は、加算
部４０４、注目画素位置の生のデータ（８ビット）、及
び、図示しないカウンタからの値に応じて２値信号ｅｄ
−ｏｕｔ信号を生成し、出力する。

【００１９】ここで、２値化＆エラーリミット部４０５
は、処理対象が１ライン目及び最初の２列に限っては、
加算部４０４及びカラー／モノクロ変換部３０３からの
信号が如何なる値であっても、その出力ｅｄ−ｏｕｔを
“０”にする。１ライン目かどうか、及び最初の２列か
どうかは最初の水平同期信号があったかどうか、更には
画素クロックを計数するカウンタがあれば容易に判定で
きる。また、それ以外の状況にカラー／モノクロ変換部
３０３からの信号が“２５５”である場合には、加算部
４０４からの信号に拘わらずｅｄ−ｏｕｔを“１”にす
る。そして、それ以外の場合には、加算部４０４からの
信号ｐｌｕｓに応じてｅｄ−ｏｕｔを決定する。

【００２０】具体的には、ｐｌｕｓが１〜１７の場合に
は、ｅｄｏｕｔ信号を“１”にし、−１６〜０の場合に
はｅｄ−ｏｕｔを“０”にする。いずれの場合にも、発
生する誤差（エラー）は上記処理の場合はマイナスの符
号を持つことになるので、２値化するときに発生した誤
差（−１６の場合には−１５に丸め込んで、−１５〜０
の誤差を生成する。発生した誤差は、ＦＩＦＯメモリ４
０６に格納すると共に、誤差集配部４０７に供給する。

【００２１】画素集配部４０７には、２つ分の画素をラ
ッチするラッチが設けられており、図５に示す如く、こ
のラッチからの信号と直前のラインの複数の画素位置を
参照して、注目画素の次画素に集配する画素を演算して
いる。

【００２２】なお、乱数発生部４０３は、直前の画素位
置におけるｂｕｆｈからの値と注目画素位置における濃
度値に従って乱数ＲＡＮＤ３２、ＲＡＮＤ１６及びＲＮ
を生成する。例えば、濃度値が高い部分と低い部分とで
は、発生する乱数のレンジを広くしたり、狭くしたりす
る。

【００２３】このようにして注目画素に対して周辺画素
の誤差分を補正し、２値化することができる。そして、
上記ｅｄ−ｏｕｔ信号が画像処理部２０４から出力さ
れ、プリンタ部２０５に入力され画像形成を行う。

【００２４】

【発明が解決しようとする課題】さて、上記のようにし
て画像処理を行なうと、適度な乱数による影響を受け、
良好な画像を再現することができることが確かめられて
いる。

【００２５】しかしながら、上記処理は、１個の現像露
光手段を用いていたため、露光手段の露光速度速度に依
存した速度以上の速度は望めない。

【００２６】昨今では、より高速な画像形成に適用する
ことが望まれており、上記構成にした場合には自ずとそ
の限界があることがわかる。そこで、複数の露光手段を
使うことが考えられるが、複数の信号を並列処理で、上
記階調変換処理しなければならない。つまり、マルチビ
ームレーザ素子を使う時には、信号処理のリアルタイム
性が制御上重要であり、上記処理回路をそのまま複数並
べるのでは高価になる問題点が残る。特に、誤差拡散処
理を乱数を用いて実行するとき、用いる乱数生成回路と
しては、多数のシフトレジスタを用いる必要があり、そ
れを複数用いることは、回路サイズの増大を招き、ま
た、互いに異なる乱数生成回路を用いると、相互の相関
関係が分からなくなる問題がある。

【００２７】

【課題を解決するための手段】本発明はかかる問題点に
鑑み成されたものであり、一度に複数ラインの処理を行
なうに当たり、その回路規模を少なくして乱数による２
値化処理を行なうことが可能な画像処理装置及びその制
御方法を提供しようとするものである。

【００２８】この課題を解決するため、本発明の画像処
理装置は以下に示す構成を備える。すなわち、入力画像
データに対して乱数を重畳させて２値化する画像処理装
置であって、複数ビットの乱数を発生する共有の乱数発
生手段と、複数ラインの画像データをパラレルに入力す
る入力手段と、入力した各ライン毎の画像データに対し
てそれぞれ２値化する複数の２値化手段と、該２値化手
段で２値化する際に使用する乱数として、前記乱数発生
手段で発生する乱数のビット位置と当該ビットに対する
積算計数の組み合わせを変えてそれぞれの２値化手段に
供給する手段とを備える。

【００２９】

【発明の実施の形態】以下、添付図面に従って本発明に
係る実施形態を詳細に説明する。

【００３０】なお、実施形態における装置では、基本的
な構成は図１及び図２に示す通りであるものとする。但
し、カラー／モノクロ変換部３０３から複数のデータが
出力され、それらの複数のデータを処理できるように階
調変換処理部３０４の構成を替えた。そのため、他の部
分での信号処理の概略は、説明が重複するので、その説
明を省略する。

【００３１】図１に実施形態における階調変換処理部の
詳細なブロック図を示す。

【００３２】同図に示した階調変換処理部における乱数
加算部８０１は、ｎ本のラインの画像データ（Ｖｉｄｅ
ｏ信号−０〜Ｖｉｄｅｏ信号−n-1：ｍビット、（Ｍ−
１）レベル）を入力し、各々に乱数が加算して、ＶＲ−
０〜ＶＲ−n-1を出力する。

【００３３】この乱数加算部８０１の構成を示すのが図
６である。同図において、５０１，５０２，５０４はフ
リップフロップ、５０３，５０６−０〜５０６−n-1は
排他的論理和回路（ＸＯＲ回路）、５０９−０〜５０９
−n-1は乗算器、５１０−０〜５０１−n-1はＡＮＤ回
路、５０５は符号データ生成部、５０８は乱数生成部、
５０７−０〜５０７−n-1は符号決定部、５１１−０〜
５１１−n-1は加算器、５１２はインバータである。

【００３４】まず、主走査方向（Ｘ方向）毎に信号を発
生するＨｓｙｎｃとＶｉｄｅｏクロック（Ｖｉｄｅｏ
ＣＫ）がフリップフロップ５０１，５０２へそれぞれ入
力され、図８に示す様に、排他的論理和５０３の出力ｓ
ｉｇ１とその反転出力ｓｉｇ１’のタイミングで信号を
発生する。ｓｉｇ１は偶数ラインで発生する信号、ｓｉ
ｇ１’は奇数ラインで発生する信号を現している。図８
のｓｉｇ１とｓｉｇ１’は、図７に示した“＋，−，
−，＋，−，…”の部分で発生する信号に対応してい
る。本実施形態ではこの出力タイミングにより、２次元
的に千鳥状に信号を生成する構成となっている。ｓｉｇ
１は、フリップフロップ５０４を介して２分周され、符
号データ生成部５０５と乱数生成部５０８へタイミング
信号として、図８のｓｉｇ２のタイミングで入力され
る。これは、図７の○で囲んだ左側の部分で信号を発生
することを意味している。つまり、偶数ラインでは、３
画素を飛ばして乱数信号を発生する。そして、奇数ライ
ンは、偶数ラインより１画素ずれた位置から３画素飛ば
しで乱数信号を発生することを意味している。従って、
乱数発生部５０８では、フリップフロップ５０４の信号
に同期して、３画素飛ばしに各ラインに対して独立の０
から３１の乱数を生成する。また、乱数発生部５０８か
ら出力された乱数値は、乗算器５０９−０〜５０９−n-
1で符号決定部５０７−０〜５０７-n-1からの信号と演
算が行われる。

【００３５】符号データ生成部５０５の信号値は、排他
的論理和回路５０６−０〜５０６−n-1に供給され、フ
リップフロップ５０４からの信号と論理演算された後、
符号決定部５０７−０〜５０７−n-1へ入力される。こ
の符号決定部５０７−０〜５０７−n-1では、排他的論
理和回路５０６−０〜５０６−n-1からの信号が“１”
のときは、“−１”を出力し、“０”のときには“１”
を出力する構成となっている。

【００３６】以上述べた構成により、乱数加算部８０１
では、符号決定部５０７−０〜５０７−n-1と乱数生成
部５０８からの出力信号を５０９−０〜５０９−n-1で
演算して、偶数ラインはｓｉｇ１との論理和、奇数ライ
ンはｓｉｇ１’との論理和をとることにより、図７に示
したような、偶数ラインと奇数ラインとで１画素ずらし
た１画素飛ばしの千鳥状に乱数値を正負もしくは負正の
組で発生させることができる。

【００３７】アンド回路５１０−０〜５１０−n-1で
は、文字信号が入力されない時のみ（その論理レベルが
ｌｏｗのときのみ）、換言すれば文字以外の階調性の画
像データの場合に、乗算器５０９−０〜５０９−n-1か
ら得られる乱数値を５０３からの信号を出力する。乗算
器５１１−０〜５１１−n-1は、入力されたＶｉｄｅｏ
信号−０〜Ｖｉｄｅｏ信号−n-1に対してアンド回路５
１０−０〜５１０-n-1からの値を加算し、それをＶＲ＿
０〜ＶＲ＿ｎ−１として出力する。

【００３８】なお、注目している画像データが文字や線
画である場合には、加算器５１１−０〜５１１−n-1は
加算する値が“０”になるので、結果的に何も処理しな
いで、出力することになる。また、文字線画か、階調画
像かの判定であるが、例えば適当な画素ブロック内の画
素値を参照し、その内部に極端に濃度の低い画素と濃い
画素のみ、或いはいずれか一方しか存在しない場合には
文字線画として判定すれば良い。この技術そのものは、
公知であるので、ここでのこれ以上の説明は省略する。

【００３９】乱数発生部５０８は、図９に示すようなｍ
系列のシフトレジスタ符号系列発生器を用いている。こ
れは、構成するシフトレジスタの段数をＮとすると２Ｎ
−１を周期とする擬似乱数を簡単なハードウェアで容易
に発生できる。本構成では、Ａ３原稿を４００ｄｐｉで
処理をしても周期性が現れないようにするために２５段
の１ｂｉｔシフトレジスタにより構成した。

【００４０】本乱数発生器は、初期化でｐ[ii]：（０≦
ii≦２５）のレジスタに“０”を書込み、ｐ[１２]のレ
ジスタのみに“１”を設定する。そして、乱数値を出力
する前に、毎回 ｐ[０]＝((ｐ[２５]^ｐ[２４]^ｐ[２３]^ｐ[２２])＆
１） の演算を行い、例えば 乱数−０＝ｐ[１７]*１６+ｐ[１８]*８+ｐ[１９]*４+ｐ
[２０]*２+ｐ[２１]* 乱数−１＝ｐ[４]*１６+ｐ[５]*８+ｐ[６]*４+ｐ[７]*
２+ｐ[８] ： のように、２６個のレジスタの出力から所望とする５つ
の出力を選択して（但し、同じ順序にはしない）、乱数
−０から乱数−n-1までのｎ個の各ラインに対して独立
の０〜３１の乱数値を出力する構成としている。

【００４１】図１に戻り説明を続ける。乱数加算部８０
１から出力された信号ＶＲ−０〜ＶＲ−n-1は、各々デ
ィレイ回路８０８−０〜８０８−n-1を経由して、エラ
ー出力部−０〜エラー出力部−n-1に供給される（エラ
ー出力部−１〜エラー出力部−n-1は、エラー出力部−
０と同様の構成である）。ディレイ回路は、注目画素に
対する周辺画素の誤差拡散部の加算処理を遂行するため
に、上位ラインのエラー出力部からのエラー（誤差）出
力に同期するためにために遅延する（例えば、上位ライ
ン：０ラインならば、その下位ラインは１ラインとな
り、上位ラインで発生したエラー（誤差）が下位のライ
ンのエラ−出力部に供給する）。尚、ＦＩＦＯ８０７に
記憶されているエラーデータは０ラインに対する上位ラ
インのデータとなる。

【００４２】本実施形態においては、ディレイ回路８０
８−０は、ＦＩＦＯ８０７から出力されるエラー出力−
n-1’がエラー出力部−０へ入力されるタイミングより
もＶｉｄｅｏ ｃｌｋの４クロック分遅れて、０ライン
の乱数加算部の出力がエラー出力部−０に入力されるよ
うに構成されており、ディレイ回路８０８−１〜８０８
−n-1は、各々のラインの乱数加算部からの出力がＶｉ
ｄｅｏ ｃｌｋの５クロック分遅れて、各々のラインの
エラー出力部に入力されるように、構成されている。

【００４３】そして、エラー出力部−０〜エラー出力部
−n-1に入力されたＶＲ信号に対して、その周辺の画素
の誤差値と直前の２画素分の誤差値が所定の演算によっ
て注目画素ＶＲデータに足しこまれる。

【００４４】図１０は注目画素位置に足し込むための誤
差配分マトリックスを示し、図１１は誤差加算部８０２
−０の構成を示している。他のエラー出力部も同様の構
成をしている。

【００４５】２値化８０６−０とＦＩＦＯ８０７とカラ
ーの補正信号を用いて濃度補正され、誤差加算部８０２
−１〜８０２−n-1（各々、エラー出力部−０〜エラー
出力部−n-1に存在。図示せず）では、各々、２値化８
０６−１〜８０６−n-1（各々、エラー出力部−０〜エ
ラー出力部−n-1に存在。図示せず）と、上位ラインか
らのエラー出力を用いて、濃度補正される。

【００４６】図１１において、７０６，７１２，７１
３，７１４，７１５，７１６，７２１，７２６はラッチ
回路、７０７，７０８，７０９，７１０，７１１，７２
２，７２３は乗算器、７１７，７１８，７１９，７２
０，７２４，７２５，７０２，７０５は加算器および減
算器、７０１は定数の“２５５”を加算する定数加算
器、７０３，７０４は演算器である。

【００４７】まず、ＦＩＦＯ８０７と２値化回路８０６
からの信号をラッチ７０６および７２１へ入力して集積
誤差を求めた後、加算器７０１からの信号値を減算器７
０２で減算処理を行う。この加算器７０１からの信号
は、負の値をなくすために、入力Ｖｉｄｅｏ信号に“＋
２５５”の演算を行っている。つまり、これにより、Ｖ
ｉｄｅｏ信号の振幅は、０から５１０の間になる。とこ
ろで、集積誤差を求める乗算器７０７，７０８，７０
９，７１０，７１１での演算は、図１０に示した０，
３，４，３，１」の係数を用いている。つまり、図示の
マトリックス全体の合計値は“１７”になるので、例え
ば注目画素の直前ラインの同位相の画素位置の集積度合
は“４”であるので、その位置で発生した誤差値に４／
１７を乗算することになる。同様に、乗算器７２２，７
２３では、図示の如く「４，２」の係数を用いているの
で、それぞれの画素位置で発生した誤差に対して４／１
７、２／１７を乗算することになる。以上の結果、結果
的に加算器７２５では、注目画素位置に累積した誤差の
合計を算出した結果が演算されることになる。この値
は、減算器７０２に供給されることになる。

【００４８】減算器７０２から出力された信号は、演算
器７０３で定数１７で割る演算が行われ、その結果
（商：０〜３０）を上位５ビットｂｕｆＨとして出力す
る。また、定数１７で割った余り０〜１６を出力するた
め、演算する以前の値（減算器７０２からの出力）か
ら、先に求めた上位５ビットに“１７”を乗算した結果
を減じる。この減算する値を算出しているのが乗算器７
０４と減算器７０５である。

【００４９】本構成の特徴は、演算部７０３に於て入力
データを予め１７で割ると、商ｂｕｆＨが０〜３０にな
る為、加算部８０５で“ｂｕｆＨ−１５”の演算をした
結果が、絶対値で１５（Ｌ（１６）レベル）になり、２
５５（（Ｍ−１）レベル割る１５（（Ｌ−１）レベル）
＝１７の演算で求められる１７の値に誤差拡散係数の総
和をあわせてある。このような構成にすることにより、
集積誤差を求める演算部での割り算が省略できるだけで
なく、演算部７０３で入力信号のビット数を減らすこと
により、図１に示したＦＩＦＯ８０７のメモリ量を減ら
すことが可能となる。もちろん、Ｖｉｄｅｏ信号の濃度
が保存されるのはいうまでもない。

【００５０】尚、図示はしていないが、誤差加算部８０
２−０へ文字信号が入力された場合、図１０に示したよ
うな誤差拡散係数を切り換えるような構成となってい
る。つまり、本実施形態では、文字信号が入力された場
合は、誤差拡散係数がほぼどれも同じ値になっており、
係数の総和が１７になっていることを特徴とする。

【００５１】図１に戻り説明を続ける。エラー出力部−
０において（エラー出力部−１〜エラー出力部−n-1に
ついても同様）、誤差加算部８０２−０から出力された
下位５ビットの信号ｂｕｆＬ−０は、比較器８０３−０
に入力され、比較部データ発生部８０４からの信号（０
〜１６）と比較される。もし、ｂｕｆＬ−０の信号値の
方が、比較データ発生部８０４からの信号より大きい場
合は、比較器８０３−０から“１”のＢＬ信号を発生さ
せ、逆に、小さい場合は、“０”のＢＬ信号を発生する
構成となっている。尚、比較データ発生部８０４のハー
ド構成は、図９に示したものと同様である為、ここでは
説明を省略する。

【００５２】加算部８０５−０では、誤差加算部８０２
−０の上位５ビットのｂｕｆＨ信号と比較器８０３−０
のＢＬ信号が加算され、さらに定数１５で減算した結果
を、２値化部８０６−０へ出力する。ここで、定数１５
を減じたのは、誤差加算部８０２で定数２５５を加算し
た為であり、２５５／１７＝１５演算によって得られた
定数１５を引いている。また、２５５／１７の１７とい
う値は、誤差加算部８０２−０の内部の図１１の演算部
７０３で用いている“÷１７”から得られたものであ
る。２値化部８０６−０では、しきい値０より、大きい
か小さいかのみの判断を行っている。例えば、もし、し
きい値０より、入力データが大きい場合は“１”を出力
して、発生する量子化誤差４ビットをメモリによりその
まま保持する。この時の量子化誤差は“入力データ−１
５”で演算される。また、しきい値０より、入力データ
が小さい場合は、０を出力し、同様に発生する量子化誤
差４ビットをメモリにそのまま保持する構成となってい
る。この時の量子化誤差は、“入力データ−０”で演算
される。この構成での注目する点は、ビットを減らして
演算した誤差値をそのままメモリに保持し、階調変換部
の多値信号を扱う冒頭部分の誤差加算部８０２−０に集
積誤差演算をした補正信号値をフィードバックさせるこ
とである。

【００５３】以上説明してきたような処理を行った信号
値は、Ｖｉｄｅｏ信号として画像処理部から出力され、
プリンタ部から出力される構成となっている。プリンタ
部には、入力した２値データの個数分のレーザ発光素子
及びその駆動回路を備えれば良いので、ここでの説明は
省略する。

【００５４】＜第２の実施形態＞次に、図９の乱数発生
部の回路で生成する異なった乱数の組み合わせの例につ
いて説明する。

【００５５】生成する乱数をＳＨ１，ＳＨ２，…ＳＨＮ
とする。

【００５６】いま、 ＳＨ１＝ｐ[１７]*１６+ｐ[１８]*８+ｐ[１９]*４+ｐ
[２０]*２+ｐ[２１] とすると、ＳＨ１以外の乱数も、上記ｐ[１７]〜ｐ[２
１]より生成する 具体的には、ｐ[１７]〜ｐ[２１]に集積される係数の組
み合わせが、お互いに異なるよう構成する。例えば、２
個の乱数が必要な２ライン処理の場合には、 ＳＨ２＝ｐ[１７]+ｐ[１８]*２+ｐ[１９]*８+ｐ[２０]*
４+ｐ[２１]*１６ のようにすればよい。その場合、Ｎは係数の個数の順列
組み合わせで決まる最大値となる。

【００５７】＜第３の実施形態＞次に、乱数部のシフト
レジスタの出力の異なったビット位置のデータで生成す
る乱数の組み合わせの例について説明する。

【００５８】生成する乱数を、ＳＨ１，ＳＨ２，…ＳＨ
Ｎとする。

【００５９】いま、 ＳＨ１＝ｐ[１７]*１６+ｐ[１８]*８+ｐ[１９]*４+ｐ
[２０]*２+ｐ[２１] とすると、ＳＨ１以外の乱数は、上記ｐ[１７]〜ｐ[２
１]以外の組み合わせで生成する。具体的には、 ＳＨ２＝ｐ[１２]+ｐ[１３]*２+ｐ[１４]*８+ｐ[１５]*
４+ｐ[１６]*１６ ＳＨ３＝ｐ[１１]+ｐ[９]*２+ｐ[７]*８+ｐ[６]*４+ｐ
[５]*１６ のようにすればよい。

【００６０】以上説明したように本実施形態によれば、
複数の画像信号をリアルタイムで同時に１個の乱数生成
回路を用い、２ライン同時に前記乱数生成回路で生成し
た乱数を用いた誤差拡散処理を実施できるようにしたも
ので、コストを下げ、また、回路構成を簡単にする効果
が生じる。また乱数同士の相関も、必要に応じて選ぶこ
とのできる効果がある。

【００６１】なお、実施形態では上記の如く複写機に適
用した場合を説明したが、ホストコンピュータとイメー
ジスキャナとプリンタで構成されるシステムに適用して
も良い。

【００６２】

【発明の効果】以上説明したように本発明によれば、一
度に複数ラインの処理を行なうに当たり、その回路規模
を少なくして乱数による２値化処理を行なうことが可能
になる。

【００６３】

【図面の簡単な説明】

【図１】実施形態における階調変換処理部のブロック構
成図である。

【図２】画像処理装置の全体ブロック構成図である。

【図３】図２における画像処理部のブロック構成図であ
る。

【図４】１ライン単位の階調画像処理部のブロック構成
図である。

【図５】図４における誤差集配部４０７における誤差集
配用の係数分布を示す図である。

【図６】図１における乱数加算部８０１のブロック構成
図である。

【図７】図６における乱数生成部５０８の乱数発生タイ
ミングを示す図である。

【図８】図６における主要信号のタイミングチャートを
示す図である。

【図９】図６における乱数生成部のブロック構成図であ
る。

【図１０】図１における誤差集配部４０７における誤差
集配用の係数分布を示す図である。

【図１１】図１における誤差加算部８０２のブロック構
成図である。

【符号の説明】

８０１ 乱数加算部 ８０２ 誤差加算部 ８０３ 比較器 ８０４ 比較データ発生部 ８０５ 加算部 ８０６ ２値化器 ８０７ ＦＩＦＯ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力画像データに対して乱数を重畳させ
   て２値化する画像処理装置であって、 複数ビットの乱数を発生する共有の乱数発生手段と、 複数ラインの画像データをパラレルに入力する入力手段
   と、 入力した各ライン毎の画像データに対してそれぞれ２値
   化する複数の２値化手段と、 該２値化手段で２値化する際に使用する乱数として、前
   記乱数発生手段で発生する乱数のビット位置と当該ビッ
   トに対する積算計数の組み合わせを変えてそれぞれの２
   値化手段に供給する手段とを備えることを特徴とする画
   像処理装置。
2. 【請求項２】 前記２値化手段は誤差拡散に基づいて２
   値化することを特徴とする請求項第１項に記載の画像処
   理装置。
3. 【請求項３】 前記乱数発生手段は、シフトレジスタ符
   号系列発生器で構成され、発生した乱数の異なるビット
   位置の複数組のデータを用いて各ライン毎の乱数を発生
   することを特徴とする請求項第１項に記載の画像処理装
   置。
4. 【請求項４】 入力画像データに対して乱数を重畳させ
   て２値化する画像処理装置の制御方法であって、 複数ビットの乱数を発生する共有の乱数発生工程と、 複数ラインの画像データをパラレルに入力する入力工程
   と、 入力した各ライン毎の画像データに対してそれぞれ２値
   化する複数の２値化工程と、 該２値化手段で２値化する際に使用する乱数として、前
   記乱数発生手段で発生する乱数のビット位置と当該ビッ
   トに対する積算計数の組み合わせを変えてそれぞれの２
   値化手段に供給する工程とを備えることを特徴とする画
   像処理装置の制御方法。