JPH10197584A - 伝送遅延設定装置 - Google Patents

Abstract

(57)【要約】 【課題】 任意の伝送遅延量を設定でき、かつ遅延時間
を常時確認できる伝送遅延設定装置を提供すること。 【解決手段】 Ｓ／Ｐ変換後のデータをデータ構成ビッ
ト数＋１ビット（遅延測定用）のビット幅のメモリ１０
にＳ／Ｐ変換のタイミングに同期して書き込む。書き込
みと読み出しのアドレスの差分（リングバッファ長さ）
に相当する遅延時間で読み出しＰ／Ｓ変換する。書き込
み、読み出し回路には、クロックに基づく書き込みアド
レスの生成、書き込みアドレスと遅延設定値による読み
出しアドレスの生成などの機能を持たせる。また、メモ
リ１０の遅延測定出力を反転して入力に戻し、リングバ
ッファ長さ（時間）毎に反転する矩形波信号を作成する
とともに、遅延測定出力をカウンタ２０３のイネーブル
信号とし、メモリ１０のリングバッファ長さ（時間）、
つまり伝送遅延時間を計測する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電力系統保
護用ディジタルリレーの模擬試験時に伝送路の遅延量を
所望値に設定するための伝送遅延設定装置、特にその遅
延時間測定回路に関する。

【０００２】

【従来の技術】ディジタルリレーにおいては、自端と相
手端との間で情報の授受を行っている。その場合、伝送
系（主に伝送路）で遅延を生じる。このため、ディジタ
ルリレーの模擬試験時には、伝送路の遅延を設定する必
要がある。

【０００３】伝送路には、光ファイバ方式の伝送路やメ
タリック伝送路などがある。光伝送路の場合、図６に示
すように光ＰＣＭリレー１０１、１０２の間に実長の光
ファイバボックス１１１、１１２を設置することによ
り、伝送路の遅延を設定することがある。光ファイバの
遅延は５μＳ／ｋｍであり、遅延量としては非常に小さ
い。

【０００４】また、メタリック伝送路の場合も、遅延よ
りも波形の方が重要視されるにしても、実長の伝送路を
用意することになる。

【０００５】

【発明が解決しようとする課題】しかし、このような実
長の伝送路では、容易に長さを変えられないため、任意
の伝送遅延量を設定することができず、所望の遅延量に
よる伝送タイミングでの模擬試験を実施することは容易
でない。

【０００６】このため、２ポートメモリ、汎用メモリあ
るいはＦＩＦＯメモリを使い、入力信号をＳ／Ｐ変換し
て一度メモリに蓄積し、これを読み出し、Ｐ／Ｓ変換し
て出力信号とする際の、書き込みアドレスと読み出しア
ドレスの差分、あるいはメモリへの書き込みタイミング
と読み出しタイミングの時間差（遅れ）を利用して遅延
を発生させるようにした伝送遅延設定装置が提案され、
本出願人によって先に出願されている（特願平８−３４
６９９３号「伝送遅延設定装置」）。

【０００７】これにより、実長の光ファイバなどを必要
とせずに、任意の遅延量を設定できるようになり、所望
の遅延量による伝送タイミングでの模擬試験を実施する
ことが可能となる。図７に光ＰＣＭリレーの模擬試験に
適用した場合の接続関係を示す。図中、１０１及び１０
２は光ＰＣＭリレー、１０３は２回路分の遅延回路を備
えた伝送遅延設定装置、１０４及び１０５は両光ＰＣＭ
リレー１０１、１０２と伝送遅延設定装置１０３との間
に設けた光−電気変換器、１０６及び１０７は両光ＰＣ
Ｍリレー１０１、１０２と伝送遅延設定装置１０３との
間に設けた電気−光変換器である。

【０００８】このように、伝送遅延をディジタル的に任
意に設定できる伝送遅延設定装置１０３を伝送路に設置
すると、図８に示すようにディジタルリレーの模擬試験
時に自端と相手端（親局と折り返し局）との間に任意の
伝送遅延時間ｔを設定可能となり、任意の遅延量による
情報の伝達遅れのタイミング模擬試験を行える。

【０００９】但し、出力信号が設定値通り遅延している
かどうかは、入出力の波形観測・比較を行わなければ確
認できない。実際、入出力伝送波形を比較しようとして
も、波形の変化が激しく比較し難い。

【００１０】本発明は上記事情に鑑みてなされたもの
で、伝送遅延用のメモリＩＣに遅延測定用として１ビッ
ト追加し、そのメモリのリングバッファ長さ（時間）な
どを計測する遅延時間測定回路を付設することにより、
任意の遅延量を設定でき、かつ遅延時間を常時確認でき
る伝送遅延設定装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、入力信号をシ
リアル／パラレル変換するシリアル／パラレル変換部
と、シリアル／パラレル変換されたデータを格納する、
データ構成ビット数に１ビットを追加した複数ビット幅
の２ポートメモリと、この２ポートメモリの伝送データ
部分から読み出されたデータをパラレル／シリアル変換
するパラレル／シリアル変換部と、伝送クロックに基づ
いて書き込みアドレスや書き込み信号、読み出し信号を
生成するとともに、書き込みアドレスと遅延量設定値と
の加算または減算によって読み出しアドレスを生成する
書き込み及び読み出し回路と、２ポートメモリの１ビッ
ト追加部分の出力を反転して入力に戻すことにより、２
ポートメモリのリングバッファ長さに相当する時間毎に
反転する矩形波信号を作成するとともに、この出力を遅
延時間計測用カウンタのイネーブル信号とし、２ポート
メモリのリングバッファの長さに相当する時間、計数入
力をカウントし、このカウント結果をラッチし表示器に
表示する遅延時間測定回路とを備え、書き込みアドレス
と読み出しアドレスの差分に応じた遅延を発生させ、か
つその遅延時間を測定表示するようにしたことを特徴と
する。

【００１２】本発明は、入力信号をシリアル／パラレル
変換するシリアル／パラレル変換部と、シリアル／パラ
レル変換されたデータを格納する、データ構成ビット数
に１ビット追加した複数ビット幅の汎用メモリと、この
汎用メモリの伝送データ部分から読み出されたデータを
パラレル／シリアル変換するパラレル／シリアル変換部
と、前記シリアル／パラレル変換部の出力側に設けたラ
ッチ回路及び伝送データ用入力側ゲート回路と、伝送ク
ロックに基づいて書き込みアドレスや書き込み信号、読
み出し信号、ゲート切り替え信号を生成するとともに、
書き込みアドレスと遅延量設定値との加算または減算に
よって読み出しアドレスを生成し、書き込みアドレスと
読み出しアドレスのバス切り替えをゲート切り替え信号
に基づいて時分割で行うようにした書き込み及び読み出
し回路と、汎用メモリの１ビット追加部分の出力を反転
して入力に戻すことにより、汎用メモリのリングバッフ
ァ長さに相当する時間毎に反転する矩形波信号を作成す
るとともに、この出力を遅延時間計測用カウンタのイネ
ーブル信号とし、汎用メモリのリングバッファの長さに
相当する時間、計数入力をカウントし、このカウント結
果をラッチし表示器に表示する遅延時間測定回路とを備
え、書き込みアドレスと読み出しアドレスの差分に応じ
た遅延を発生させ、かつその遅延時間を測定表示するよ
うにしたことを特徴とする。

【００１３】また本発明は、入力信号をシリアル／パラ
レル変換するシリアル／パラレル変換部と、シリアル／
パラレル変換されたデータを格納する、データ構成ビッ
ト数に１ビット追加した複数ビット幅のＦＩＦＯメモリ
と、このＦＩＦＯメモリの伝送データ部分から読み出さ
れたデータをパラレル／シリアル変換するパラレル／シ
リアル変換部と、伝送クロックをカウントしその内容か
ら書き込み信号と伝送データ部分のメモリ幅毎の出力パ
ルスを発生させ、かつ遅延量設定値から伝送データ部分
のメモリ幅毎の出力パルス数を減算しそのカウントアッ
プ時に読み出し兼Ｐ／Ｓロード信号を発生させるように
した書き込み及び読み出し回路と、ＦＩＦＯメモリの１
ビット追加部分の出力を反転して入力に戻すことによ
り、ＦＩＦＯメモリの深さに相当する時間毎に反転する
矩形波信号を作成するとともに、この出力を遅延時間計
測用カウンタのイネーブル信号とし、ＦＩＦＯメモリの
深さに相当する時間、計数入力をカウントし、このカウ
ント結果をラッチし表示器に表示する遅延時間測定回路
とを備え、書き込みタイミングと読み出しタイミングの
時間差により遅延を発生させ、かつその遅延時間を測定
表示するようにしたことを特徴とする。

【００１４】

【発明の実施の形態】図１に本発明の実施形態１を示
す。図中、１は入力信号（シリアルデータ）のシリアル
／パラレル（Ｓ／Ｐ）変換を行うＳ／Ｐ変換部、２はパ
ラレル／シリアル（Ｐ／Ｓ）変換を行ってシリアルデー
タの出力信号を得るＰ／Ｓ変換部、１０はＳ／Ｐ変換さ
れたデータを格納する２ポートメモリである。２ポート
メモリ１０は、Ｓ／Ｐ変換データが８ビットのデータ構
成であれば、１ビット追加して９ビット幅とし、８ビッ
ト幅の部分（伝送データ部分）に並列の８ビットデータ
をＳ／Ｐ変換するタイミングに同期して書き込む。つま
り、８クロックに１回ずつの書き込み処理とする。１ビ
ット追加部分は、遅延時間測定用とする。また、メモリ
容量は、遅延量の最大値を基にして決定する。

【００１５】１１はクロックパルスをカウントして書き
込みアドレスを生成するカウンタ、１３は遅延量設定回
路、１４は書き込みアドレスと設定遅延量との加算（ま
たは減算）を行って読み出しアドレスを生成する加算
（または減算）回路である。これらと、カウンタ１１の
内容から書き込み信号と読み出し信号を作成するデコー
ダ（図示省略）などによって、２ポートメモリ１０の書
き込み、読み出し回路を構成している。回路１４の算術
機能を加算とするか、減算とするかは、メモリに対して
アドレスをインクリメントしながら書き込むか、ディク
リメントしながら書き込むかによって決まる。インクリ
メントの場合は減算、ディクリメントの場合は加算とす
る。この場合、メモリ容量に対して、この演算が桁下が
り、桁上がりをしてメモリ空間を越えても、有効なアド
レスビットだけ使用すれば、自動的にメモリ空間の中を
リングバッファして使用可能である。また、カウンタ１
１は、自動的に巡回し、メモリ１０への書き込みアドレ
スを発生するリングカウンタとする。

【００１６】２０１は２ポートメモリ１０の１ビット追
加部分の出力を反転するＮＯＴ回路（インバータ）、２
０２はこのＮＯＴ回路２０１の出力を入力とするＤフリ
ップフロップで、その出力を２ポートメモリ１０の１ビ
ット追加部分の入力としている。つまり、２ポートメモ
リ１０の１ビット追加部分の出力を反転して入力に戻す
ことにより、２ポートメモリ１０のリングバッファ長さ
に相当する時間毎に反転する矩形波信号を作成するよう
にしている。２０３は遅延時間計測用カウンタ、２０４
はラッチ回路、２０５は伝送遅延時間を表示する７セグ
メント表示器である。遅延時間計測用カウンタ２０３
は、２ポートメモリ１０の１ビット追加部分の出力をイ
ネーブル信号とし、２ポートメモリのリングバッファの
長さに相当する時間、計数入力（例えば、１０ｋＨｚク
ロック）をカウントする。カウント結果はラッチ回路２
０４でラッチし表示器２０５に表示する。１２ビットカ
ウンタを使用し、１０ｋＨｚクロックを計数入力とした
場合、測定精度（分解能）は０．１ｍｓ、測定範囲は３
桁表示０．１〜２０．０ｍｓとなる。

【００１７】次に、動作について述べる。設定回路１４
で書き込みアドレスと読み出しアドレスの差分の遅延量
を設定し、データを入力すると、入力信号は８クロック
毎にＳ／Ｐ変換され、Ｓ／Ｐ変換のタイミングに同期し
て８ビットデータが２ポートメモリ１０に書き込まれ
る。そのアドレスは、カウンタ１１によるクロックのカ
ウントに伴って生成される。アドレスビットは有限であ
り、例えばメモリ容量に応じたビット長である。メモリ
１０に対してアドレスをインクリントしながら書き込む
場合、読み出しアドレスは書き込みアドレスから遅延設
定値を減算することによって決定される。

【００１８】データの書き込み後、遅延設定時間が経過
すると読み出しアドレスがそのデータの書き込み時の書
き込みアドレスと等しくなり、データの読み出しが行わ
れる。このデータがＰ／Ｓ変換部２でＰ／Ｓ変換され
て、出力信号（シリアルデータ）となる。この結果、デ
ータの伝送は、書き込みアドレスと読み出しアドレスの
差分に比例した時間だけ遅延することになる。この伝送
遅延動作は、発明が解決しようとする課題の欄で挙げた
先願の明細書に記述してあり、ここでの詳述は省略す
る。

【００１９】一方、伝送データの書き込みに伴い、２ポ
ートメモリ１０の１ビット追加部分にもＤフリップフロ
ップ２０２の出力（例えば、Ｈレベル）が逐次書き込ま
れる。この２ポートメモリ１０の１ビット追加部分への
Ｈレベル情報（Ｄフリップフロップ２０２の出力）の書
き込みは、伝送データ分だけ続く。そして、設定遅延量
が経過すると、該当するメモリアドレスから順次読み出
される。２ポートメモリ１０の１ビット追加部分の出力
は、遅延時間計測用カウンタ２０３のイネーブル信号と
なっており、そのＬレベルからＨレベルへの立ち上がり
でカウンタ２０３がクリアされ、続いて計数入力のカウ
ントが行われる。２ポートメモリ１０の１ビット追加部
分の出力のＨレベルは、２ポートメモリ１０のリングバ
ッファ長さに相当する時間継続されることになり、その
間カウンタ２０３において計数入力がカウントされる。
このカウント結果、つまり伝送データの伝送遅延時間の
計数出力がラッチ回路２０４にラッチされ、表示器２０
５に表示される。そのタイミングの表示は、後述の実施
形態２のタイミングチャート（図３）に兼用させてお
り、リングバッファ長さ（時間）が伝送遅延時間を示し
ている。

【００２０】なお、伝送遅延時間を示すことになるリン
グバッファ長さ（時間）は、２ポートメモリ１０の１ビ
ット追加部分の入出力レベル関係を反対にすれば、Ｌレ
ベルの時間がこれに相当する。

【００２１】図２に本発明の実施形態２を示す。図中、
１は入力信号（シリアルデータ）のシリアル／パラレル
（Ｓ／Ｐ）変換を行うＳ／Ｐ変換部、２はパラレル／シ
リアル（Ｐ／Ｓ）変換を行ってシリアルデータの出力信
号を得るＰ／Ｓ変換部、３は前記Ｓ／Ｐ変換部１の出力
側に設けたラッチ回路、４は伝送データ用入力側ゲート
回路、５は伝送データ用出力側ゲート回路、２０はＳ／
Ｐ変換されたデータを格納する汎用メモリである。汎用
メモリ２０は、Ｓ／Ｐ変換データが８ビットのデータ構
成であれば、そのビット幅８に１ビットを追加した９ビ
ット幅とし、８ビット幅部分（伝送データ部分）に並列
の８ビットデータをＳ／Ｐ変換するタイミングに同期し
て書き込む。つまり、８クロックに１回ずつの書き込み
処理とする。１ビット追加部分は、遅延時間測定用とす
る。また、メモリ容量は、遅延量の最大値を基にして決
定する。

【００２２】２１はクロックパルスをカウントして書き
込みアドレスを生成するカウンタ、２３は遅延量設定回
路、２４は書き込みアドレスと設定遅延量との加算（ま
たは減算）を行って読み出しアドレスを生成する加算
（または減算）回路、２５は書き込み側のタイミングに
より生成されるアドレスと読み出し側のタイミングによ
り生成されるアドレスを時分割に切り替えるマルチプレ
クサである。このマルチプレクサ２５を切り替える信号
としてゲート切替信号を利用する。これらと、カウンタ
２１の内容から書き込み信号、読み出し信号とゲート切
替信号を作成するデコーダ（図示省略）などによって、
汎用メモリ２０の書き込み、読み出し回路を構成してい
る。回路２４の算術機能を加算とするか、減算とするか
は、メモリに対してアドレスをインクリメントしながら
書き込むか、ディクリメントしながら書き込むかによっ
て決まる。インクリメントの場合は減算、ディクリメン
トの場合は加算とする。この場合、メモリ容量に対し
て、この演算が桁下がり、桁上がりをしてメモリ空間を
越えても、有効なアドレスビットだけ使用すれば、自動
的にメモリ空間の中をリングバッファして使用可能であ
る。また、書き込みアドレスを生成するカウンタ２１は
リングカウンタとし、自動的に巡回するようなアドレス
生成回路（タイムアップ後、リロードする回路）とす
る。

【００２３】２０１は汎用メモリ２０の１ビット追加部
分の出力を反転するＮＯＴ回路（インバータ）、２０２
はこのＮＯＴ回路２０１の出力を入力とするＤフリップ
フロップ、２０６はこのＤフリップフロップ２０２の出
力を汎用メモリ２０の１ビット追加部分に入力する遅延
測定用入力側ゲート回路、２０７は汎用メモリ２０の１
ビット追加部分の出力をＮＯＴ回路２０１に入力する遅
延測定用出力側ゲート回路である。つまり、汎用メモリ
２０の１ビット追加部分の出力を反転して入力に戻すこ
とにより、汎用メモリ２０のリングバッファ長さに相当
する時間毎に反転する矩形波信号を作成するようにして
いる。２０３は遅延時間計測用カウンタ、２０４はラッ
チ回路、２０５は伝送遅延時間を表示する７セグメント
表示器である。遅延時間計測用カウンタ２０３は、遅延
測定用出力側ゲート回路２０７の出力をイネーブル信号
とし、汎用メモリ２０のリングバッファの長さに相当す
る時間、計数入力（例えば、１０ｋＨｚクロック）をカ
ウントする。カウント結果はラッチ回路２０４でラッチ
し表示器２０５に表示する。１２ビットカウンタを使用
し、１０ｋＨｚクロックを計数入力とした場合、測定精
度（分解能）は０．１ｍｓ、測定範囲は３桁表示０．１
〜２０．０ｍｓとなる。

【００２４】次に、動作について述べる。タイミングの
一例を図３に示す。設定回路２４では、入力部のアドレ
ス生成回路のアドレスに遅延設定値に対応した分の遅れ
アドレスを設定する。入力信号は８クロック毎にＳ／Ｐ
変換され、Ｓ／Ｐ変換のタイミングに同期して８ビット
データが汎用メモリ２０に書き込まれる。メモリへの書
き込み処理はゲート切り替え信号がＬの時に実施され
る。つまり、ゲート切り替え信号のＬへの立ち下がり
で、その前に入力されたクロック８個分の入力信号がＳ
／Ｐ変換され、ラッチ回路３にラッチされる。このラッ
チされたデータは、書き込み信号のＨへの立ち上がりで
メモリ２０に書き込まれる。伝送データ用の入力側と出
力側のゲート回路４及び５は、入力側データとメモリ２
０から出力されるデータが衝突しないようにするための
もので、メモリ２０からデータが出力される時（読み出
し時）、入力側ゲート回路４を閉じて入力側と電気的に
遮断している。ゲート回路４及び５は、ゲート切り替え
信号がＬの間は開いている。

【００２５】書き込みアドレスは、カウンタ２１による
クロックのカウントに伴って生成され、マルチプレクサ
２５を通して汎用メモリ２０に付与される。アドレスビ
ットは有限であり、例えばメモリ容量に応じたビット長
である。メモリ２０に対してアドレスをインクリントし
ながら書き込む場合、読み出しアドレスは書き込みアド
レスから遅延設定値を減算することによって決定され
る。

【００２６】データの書き込み後、遅延設定時間が経過
すると読み出しアドレスがそのデータの書き込み時の書
き込みアドレスと等しくなる。これがマルチプレクサ２
５を介して汎用メモリ２０に付与されると、出力側のタ
イミングでデータが読み出される。つまり、ゲート切り
替え信号がＨになると読み出し処理となる。この時、入
力側ゲート回路４は閉じられる。読み出し信号のＬへの
立ち下がりに応じてメモリ２０からデータが読み出さ
れ、出力側ゲート回路５を経てＰ／Ｓ変換部２に入力さ
れる。このデータがＰ／Ｓ変換部２でＰ／Ｓ変換され
て、出力信号（シリアルデータ）となる。この読み出し
信号も８回に１回の割合で発生する。

【００２７】一方、伝送データの書き込みに伴い、汎用
メモリ２０の１ビット追加部分にもＤフリップフロップ
２０２の出力（例えば、Ｈレベル）が逐次書き込まれ
る。この汎用メモリ２０の１ビット追加部分へのＨレベ
ル情報（Ｄフリップフロップ２０２の出力）の書き込み
は、伝送データ分だけ続く。そして、設定遅延量が経過
すると、該当するメモリアドレスから順次読み出され
る。汎用メモリ２０の１ビット追加部分の出力は、遅延
測定用出力側ゲート回路２０７を介して遅延時間計測用
カウンタ２０３のイネーブル信号となっており、そのＬ
レベルからＨレベルへの立ち上がりでカウンタ２０３が
クリアされ、続いて計数入力のカウントが行われる。汎
用メモリ２０の１ビット追加部分の出力のＨレベルは、
汎用メモリ２０のリングバッファ長さに相当する時間継
続されることになり、その間カウンタ２０３において計
数入力がカウントされる。このカウント結果、つまり伝
送データの伝送遅延時間の計数出力がラッチ回路２０４
にラッチされ、表示器２０５に表示される。そのタイミ
ングは、図３に示すようにリングバッファ長さ（時
間）、つまり伝送遅延時間を示している。

【００２８】図４に本発明の実施形態３を示す。図中、
１は入力信号（シリアルデータ）のシリアル／パラレル
（Ｓ／Ｐ）変換を行うＳ／Ｐ変換部、２はパラレル／シ
リアル（Ｐ／Ｓ）変換を行ってシリアルデータの出力信
号を得るＰ／Ｓ変換部、３０はＳ／Ｐ変換されたデータ
を格納するＦＩＦＯメモリＩＣ（以後、単にＦＩＦＯと
呼ぶ）である。ＦＩＦＯ３０は、Ｓ／Ｐ変換データが８
ビットのデータ構成であれば、これに１ビット追加して
９ビット幅とし、並列の８ビットデータをＳ／Ｐ変換す
るタイミングに同期して８ビット幅の部分（伝送データ
部分）に書き込む。つまり、８クロックに１回ずつの書
き込み処理とする。また、メモリ深さは、遅延量の最大
値か、それ以上とする。

【００２９】３１はクロックパルスをカウントするカウ
ンタ（８ビットカウンタ）、３３は遅延量設定回路、３
４は減算回路（ダウンカウンタ）で、前記遅延量設定回
路３３の設定遅延量を設定入力、前記カウンタ３１の出
力（巡回回数）を減算入力とする。この減算回路（ダウ
ンカウンタ）３４の零出力（カウントアップ出力）を読
み出し兼Ｐ／Ｓロード信号とする。これらと、カウンタ
３１の内容から書き込み信号を作成するデコーダ（図示
省略）などによって、ＦＩＦＯ３０の書き込み、読み出
し回路を構成している。

【００３０】２０１はＦＩＦＯ３０の１ビット追加部分
の出力を反転するＮＯＴ回路（インバータ）、２０２は
このＮＯＴ回路２０１の出力を入力とするＤフリップフ
ロップで、その出力をＦＩＦＯ３０の１ビット追加部分
の入力としている。つまり、ＦＩＦＯ３０の１ビット追
加部分の出力を反転して入力に戻すことにより、ＦＩＦ
Ｏ３０の深さ（ストアされたデータ量）に相当する時間
毎に反転する矩形波信号を作成するようにしている。２
０３は遅延時間計測用カウンタ、２０４はラッチ回路、
２０５は伝送遅延時間を表示する７セグメント表示器で
ある。遅延時間計測用カウンタ２０３は、ＦＩＦＯ３０
の１ビット追加部分の出力をイネーブル信号とし、ＦＩ
ＦＯ３０の深さに相当する時間、計数入力（例えば、１
０ｋＨｚクロック）をカウントする。カウント結果はラ
ッチ回路２０４でラッチし表示器２０５に表示する。１
２ビットカウンタを使用し、１０ｋＨｚクロックを計数
入力とした場合、測定精度（分解能）は０．１ｍｓ、測
定範囲は３桁表示０．１〜２０．０ｍｓとなる。

【００３１】次に、動作について述べる。タイミングの
一例を図５に示す。この実施形態では、書き込み、読み
出しのアドレス生成を必要せず、ＦＩＦＯ３０への書き
込みタイミングと読み出しタイミングの時間差により遅
延が発生する。遅延量設定回路３３は、入力部の書き込
み信号に対応した遅延データ分の遅れをもって読み出し
信号を設定できるような方式とする。入力信号は８クロ
ック毎にＳ／Ｐ変換され、Ｓ／Ｐ変換のタイミングに同
期して８ビットデータがＦＩＦＯ３０の８ビット幅の部
分（伝送データ部分）に書き込まれる。このデータは、
直ちにＦＩＦＯ３０の出口に移送される。データの書き
込み後、遅延設定時間が経過すると減算回路３４に零出
力（読み出し兼Ｐ／Ｓロード信号）が生じる。これに伴
い、データの読み出しが行われＰ／Ｓ変換部２でＰ／Ｓ
変換されて、出力信号（シリアルデータ）となる。この
結果、データの伝送は、書き込みタイミングと読み出し
タイミングの時間差だけ遅延することになる。

【００３２】一方、伝送データの書き込みに伴い、ＦＩ
ＦＯ３０の１ビット追加部分にもＤフリップフロップ２
０２の出力（例えば、Ｈレベル）が逐次書き込まれる。
このＦＩＦＯ３０の１ビット追加部分へのＨレベル情報
（Ｄフリップフロップ２０２の出力）の書き込みは、伝
送データ分だけ続く。そして、設定遅延量が経過する
と、先に書き込まれた遅延測定用情報から順次読み出さ
れる。ＦＩＦＯ３０の１ビット追加部分の出力は、遅延
時間計測用カウンタ２０３のイネーブル信号となってお
り、そのＬレベルからＨレベルへの立ち上がりでカウン
タ２０３がクリアされ、続いて計数入力のカウントが行
われる。ＦＩＦＯ３０の１ビット追加部分の出力のＨレ
ベルは、ＦＩＦＯ３０の深さに相当する時間継続される
ことになり、その間カウンタ２０３において計数入力が
カウントされる。このカウント結果、つまり伝送データ
の伝送遅延時間の計数出力がラッチ回路２０４にラッチ
され、表示器２０５に表示される。そのタイミングは、
図５に示すようにＦＩＦＯ３０の深さ（時間）、つまり
伝送遅延時間を示している。

【００３３】なお、この場合も、伝送遅延時間を示すこ
とになるＦＩＦＯ３０の深さ（時間）は、ＦＩＦＯ３０
の１ビット追加部分の入出力レベル関係を反対にすれ
ば、Ｌレベルの時間がこれに相当する。

【００３４】上述したように、各実施形態は、Ｓ／Ｐ変
換後の並列データのビット数に遅延測定用の１ビットを
追加したビット幅のメモリを使用し、その１ビット追加
部分でリングバッファ長さ（時間）、あるいはＦＩＦＯ
の深さ（ＲＡＭの場合のリングバッファの長さに相当）
毎に反転する矩形波信号を作成するとともに、１ビット
追加部分の出力を遅延時間計測用カウンタのイネーブル
信号として計数制御を行うようにしたものであり、簡易
な構成でありながら伝送遅延を常時、正確に確認でき
る。

【００３５】

【発明の効果】以上のように本発明によれば、伝送遅延
に伝送データ構成のビット数に対応したビット幅のメモ
リＩＣを使用し、その書き込みアドレスと読み出しアド
レスの差分、あるいは書き込みタイミングと読み出しタ
イミングの時間差（遅れ）に応じて任意の遅延設定を可
能とした場合、遅延時間測定用として１ビット追加した
メモリビット幅とし、その出力を反転して入力に戻し
て、リングバッファの長さ、あるいはＦＩＦＯの深さに
相当する時間毎に反転する矩形波信号を作成するととも
に、１ビット追加部分の出力を遅延時間計測用カウンタ
のイネーブル信号として計数入力をカウントし、ラッ
チ、表示するようにしたので、設定通りに伝送データが
遅延しているか否かを表示によって常時確認することが
できる。しかも、その確認を、容易に、かつ確実に行え
る、といった利点がある。

【図面の簡単な説明】

【図１】本発明の実施形態１を示す回路構成図。

【図２】本発明の実施形態２を示す回路構成図。

【図３】実施形態２のタイミングチャート。

【図４】本発明の実施形態３を示す回路構成図。

【図５】実施形態３のタイミングチャート。

【図６】従来例を示す構成説明図。

【図７】メモリＩＣを応用した伝送遅延設定装置（先
願）を光ＰＣＭリレーの模擬試験に適用した場合の接続
図。

【図８】メモリＩＣ応用の伝送遅延設定装置（先願）を
光ＰＣＭリレーの模擬試験に適用した場合の遅延特性
図。

【符号の説明】

１…Ｓ／Ｐ変換部 ２…Ｐ／Ｓ変換部 ３…ラッチ回路 ４…伝送データ用入力側ゲート ５…伝送データ用出力側ゲート １０…２ポートメモリ １１…カウンタ １３…遅延量設定回路 １４…加算または減算回路 ２０…汎用メモリ ２１…カウンタ ２３…遅延量設定回路 ２４…加算または減算回路 ２５…マルチプレクサ ３０…ＦＩＦＯ ３１…カウンタ ３３…遅延量設定回路 ３４…減算回路（ダウンカウンタ） ２０１…ＮＯＴ回路 ２０２…Ｄフリップフロップ ２０３…遅延時間計測用カウンタ ２０４…ラッチ回路 ２０５…７セグメント表示器 ２０７…遅延測定用出力側ゲート回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号をシリアル／パラレル変換する
   シリアル／パラレル変換部と、シリアル／パラレル変換
   されたデータを格納する、データ構成ビット数に１ビッ
   トを追加した複数ビット幅の２ポートメモリと、この２
   ポートメモリの伝送データ部分から読み出されたデータ
   をパラレル／シリアル変換するパラレル／シリアル変換
   部と、伝送クロックに基づいて書き込みアドレスや書き
   込み信号、読み出し信号を生成するとともに、書き込み
   アドレスと遅延量設定値との加算または減算によって読
   み出しアドレスを生成する書き込み及び読み出し回路
   と、２ポートメモリの１ビット追加部分の出力を反転し
   て入力に戻すことにより、２ポートメモリのリングバッ
   ファ長さに相当する時間毎に反転する矩形波信号を作成
   するとともに、この出力を遅延時間計測用カウンタのイ
   ネーブル信号とし、２ポートメモリのリングバッファの
   長さに相当する時間、計数入力をカウントし、このカウ
   ント結果をラッチし表示器に表示する遅延時間測定回路
   とを備え、書き込みアドレスと読み出しアドレスの差分
   に応じた遅延を発生させ、かつその遅延時間を測定表示
   するようにしたことを特徴とする伝送遅延設定装置。
2. 【請求項２】 入力信号をシリアル／パラレル変換する
   シリアル／パラレル変換部と、シリアル／パラレル変換
   されたデータを格納する、データ構成ビット数に１ビッ
   ト追加した複数ビット幅の汎用メモリと、この汎用メモ
   リの伝送データ部分から読み出されたデータをパラレル
   ／シリアル変換するパラレル／シリアル変換部と、前記
   シリアル／パラレル変換部の出力側に設けたラッチ回路
   及び伝送データ用入力側ゲート回路と、伝送クロックに
   基づいて書き込みアドレスや書き込み信号、読み出し信
   号、ゲート切り替え信号を生成するとともに、書き込み
   アドレスと遅延量設定値との加算または減算によって読
   み出しアドレスを生成し、書き込みアドレスと読み出し
   アドレスのバス切り替えをゲート切り替え信号に基づい
   て時分割で行うようにした書き込み及び読み出し回路
   と、汎用メモリの１ビット追加部分の出力を反転して入
   力に戻すことにより、汎用メモリのリングバッファ長さ
   に相当する時間毎に反転する矩形波信号を作成するとと
   もに、この出力を遅延時間計測用カウンタのイネーブル
   信号とし、汎用メモリのリングバッファの長さに相当す
   る時間、計数入力をカウントし、このカウント結果をラ
   ッチし表示器に表示する遅延時間測定回路とを備え、書
   き込みアドレスと読み出しアドレスの差分に応じた遅延
   を発生させ、かつその遅延時間を測定表示するようにし
   たことを特徴とする伝送遅延設定装置。
3. 【請求項３】 入力信号をシリアル／パラレル変換する
   シリアル／パラレル変換部と、シリアル／パラレル変換
   されたデータを格納する、データ構成ビット数に１ビッ
   ト追加した複数ビット幅のＦＩＦＯメモリと、このＦＩ
   ＦＯメモリの伝送データ部分から読み出されたデータを
   パラレル／シリアル変換するパラレル／シリアル変換部
   と、伝送クロックをカウントしその内容から書き込み信
   号と伝送データ部分のメモリ幅毎の出力パルスを発生さ
   せ、かつ遅延量設定値から伝送データ部分のメモリ幅毎
   の出力パルス数を減算しそのカウントアップ時に読み出
   し兼Ｐ／Ｓロード信号を発生させるようにした書き込み
   及び読み出し回路と、ＦＩＦＯメモリの１ビット追加部
   分の出力を反転して入力に戻すことにより、ＦＩＦＯメ
   モリの深さにに相当する時間毎に反転する矩形波信号を
   作成するとともに、この出力を遅延時間計測用カウンタ
   のイネーブル信号とし、ＦＩＦＯメモリの深さに相当す
   る時間、計数入力をカウントし、このカウント結果をラ
   ッチし表示器に表示する遅延時間測定回路とを備え、書
   き込みタイミングと読み出しタイミングの時間差により
   遅延を発生させ、かつその遅延時間を測定表示するよう
   にしたことを特徴とする伝送遅延設定装置。