JPH10200075A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH10200075A JP9283419A JP28341997A JPH10200075A JP H10200075 A JPH10200075 A JP H10200075A JP 9283419 A JP9283419 A JP 9283419A JP 28341997 A JP28341997 A JP 28341997A JP H10200075 A JPH10200075 A JP H10200075A
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勇 浅野
Yanshi Tsuu Robert
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Abstract

(57)【要約】 【課題】 ＤＲＡＭを有する半導体集積回路装置におい
て、製造時間を増加させることなく、寄生容量の低いビ
ット線および周辺回路部Ｂ部の低抵抗の配線を同一過程
において形成することのできる技術を提供する。 【解決手段】 メモリセル部のビット線ＢＬと直接周辺
回路部Ｂ部の第１層目の配線Ｍ１は同時に堆積されるタ
ングステン膜によって構成され、メモリセル部と直接周
辺回路部Ｂ部のセンスアンプとを切り離すｎチャネル型
ＭＩＳＦＥＴＱｓ上を境にして、第１層目の配線Ｍ１を
構成するＷ膜１４ｂの厚さが、ビット線ＢＬを構成する
Ｗ膜１４ａよりも厚く設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）のメモリセル領域に配置され
るビット線と周辺回路領域に配置される第１層配線とが
同一層で形成される半導体集積回路装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ構造を採用している。
【０００３】スタックド・キャパシタ構造の情報蓄積用
容量素子は、蓄積電極（下部電極）、容量絶縁膜、プレ
ート電極（上部電極）を順次積層して形成される。情報
蓄積用容量素子の蓄積電極は、ｎチャネル型で構成され
たメモリセル選択用ＭＩＳＦＥＴの半導体領域（ソース
領域、ドレイン領域）の一方に接続される。プレート電
極は、複数のメモリセルに共通の電極として構成され、
所定の固定電位（プレート電位）が供給される。
【０００４】メモリセル選択用ＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor)の半
導体領域（ソース領域、ドレイン領域）の他方には、デ
ータの書込み、読出しを行うためのビット線が接続され
る。ビット線は、メモリセル選択用ＭＩＳＦＥＴと情報
蓄積用容量素子との間、または情報蓄積用容量素子の上
部に配置される。情報蓄積用容量素子をビット線の上部
に配置する構造は、キャパシタ・オーバー・ビットライ
ン(Capacitor Over Bitline;ＣＯＢ）構造と呼ばれる。
【０００５】ＣＯＢ構造を有するＤＲＡＭについては、
たとえば特開平７−１２２６５４号公報に記載されてい
る。
【０００６】前記公報に記載されたＤＲＡＭは、多結晶
シリコン膜または多結晶シリコン膜とタングステンシリ
サイド（ＷＳｉx ）膜との積層膜（ポリサイド膜）でゲ
ート電極（ワード線）を形成したメモリセル選択用ＭＩ
ＳＦＥＴの上部に多結晶シリコン膜（またはポリサイド
膜）で形成したビット線を配置し、このビット線の上部
に多結晶シリコン膜で形成した蓄積電極と、酸化シリコ
ン膜および窒化シリコン膜の積層膜で形成した容量絶縁
膜と、多結晶シリコン膜で形成したプレート電極とから
なる情報蓄積用容量素子を配置している。
【０００７】このようなＣＯＢ構造を有するＤＲＡＭに
おいても、更なる高集積化が要求されている。これに伴
って、配線の微細化が進む一方で、多層構造配線の採用
は不可欠となっており、例えば、６４ＭｂｉｔＤＲＡＭ
では0.３μｍの最小幅を有する３層構造の配線が採用さ
れている。
【０００８】しかし、配線を多層化する多層配線技術を
採用することは、配線形成過程での工程数が増大し、そ
の結果製造工程のスループットの低下を生じさせる。こ
のため、配線層数の増加は極力抑える必要がある。そこ
で、この問題を解決する一つの方法として、メモリセル
の情報を直接周辺回路部のセンスアンプへ転送するビッ
ト線を形成する際に、同一工程において周辺回路の配線
を形成する方法が提案されている。すなわち、周辺回路
の配線層のうち、一部の配線層（具体的には１層目の配
線層）を前記ビット線の形成と同一工程で同一層に形成
する技術が提案されている。
【０００９】なお、上記技術が記載された文献として
は、たとえば、１９９４年度アイ・イー・ディー・エム
予稿集（ＩＥＤＭ｀９４）、ｐ６３５がある。
【００１０】
【発明が解決しようとする課題】しかしながら、メモリ
セル部のビット線と周辺回路部の第１層配線とを同一工
程で形成する前記技術には、以下の問題点があることを
本発明者は見い出した。
【００１１】すなわち、ビット線には、情報蓄積用容量
素子に蓄積された蓄積電荷の検出精度を向上するため、
ビット線の寄生容量を低減することが要求され、また、
周辺回路部の配線には、周辺回路の動作速度を低下させ
ないために十分低い抵抗の確保が要求されている。
【００１２】両者の要求を満たすには、ビット線および
周辺回路部の配線を構成する導電膜の厚さをそれぞれ最
適化する必要があり、例えば、タングステンを用いた場
合、ビット線の厚さを0.１μｍ、周辺回路部の配線の厚
さを0.３μｍと設定しなくてはならない。このため、半
導体基板上に薄い導電膜を成膜、加工してメモリセル部
にビット線を形成した後に、半導体基板上に厚い導電膜
を成膜、加工して周辺回路部に配線を形成しなくてはな
らず、工程数が増加するとともにこの製造過程での製造
時間が著しく増加してしまう。
【００１３】本発明の目的は、ビット線と周辺回路の第
１層配線とが同一層に形成される半導体集積回路装置に
おいて、ビット線の寄生容量を低減するとともに、周辺
回路の配線の抵抗を低減できる技術を提供することにあ
る。
【００１４】また、本発明の目的は、工程数の増加を抑
制し、また、製造時間を増加させることなく、寄生容量
の低いビット線および周辺回路部の低抵抗の配線（inte
rconnect layer）を同一過程において形成することので
きる技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】（１）本発明の半導体集積回路装置は、メ
モリセル部および周辺回路部を有し、メモリセルの情報
を周辺回路部に伝送するビット線を備えたＤＲＡＭを含
むものであって、周辺回路部の配線が単一のまたは複数
の導電膜からなり、そのうち少なくとも一層の導電膜
が、ビット線を構成する導電膜と同一工程で形成され、
周辺回路部の配線の膜厚はビット線の膜厚よりも大きい
ものである。
【００１８】このような半導体集積回路装置によれば、
周辺回路部の配線（以下単に配線という）とビット線と
は同一の工程により形成されるため工程数が増加してス
ループットが低下することがなく、また、配線の膜厚の
方がビット線の膜厚よりも大きいため、配線の抵抗を低
減し、同時にビット線の膜厚を薄くしてビット線の寄生
容量を低減できる。この結果、周辺回路部については回
路の応答速度を向上し、他方、ビット線を介する蓄積電
荷の検出精度を向上することができる。
【００１９】なお、配線とビット線とは同一の工程によ
り形成されることから、ビット線と配線は、同一工程で
堆積された絶縁膜の上面に形成されることとなる。
【００２０】（２）また、本発明の半導体集積回路装置
は、前記（１）記載の半導体集積回路装置であって、メ
モリセル部と周辺回路部のセンスアンプとを切り離すＭ
ＩＳＦＥＴ上を境にして、周辺回路部の配線はビット線
よりも厚く、すなわち前記ＭＩＳＦＥＴ上を境にしてビ
ット線と配線の膜厚が相違しているものである。あるい
は、周辺回路部とメモリセル部との境界領域を境にし
て、ビット線と配線の膜厚が相違しているものである。
【００２１】メモリセル部と周辺回路部のセンスアンプ
とを切り離すＭＩＳＦＥＴ上を境にしてビット線と配線
の膜厚が相違している場合には、後に説明するように、
ビット線および配線のパターニングの際にこのような膜
厚の相違部分でのパターニング精度が低下する恐れがあ
るが、前記ＭＩＳＦＥＴ上ではビット線および配線を構
成する導電膜がエッチングにより除去されるため、前記
のパターニング精度の低下は顕在化しないというメリッ
トがある。また、周辺回路部とメモリセル部との境界領
域を境にして、ビット線と配線の膜厚が相違している場
合には、後に説明するように、ビット線および配線のパ
ターニングの際に用いるマスクの位置合わせ精度を高く
する必要がない。このため、加工マージンを大きくして
工程の負荷を低減することができる。
【００２２】（３）さらに、本発明の半導体集積回路装
置は、前記配線が第１導電膜と第１導電膜に対してエッ
チング選択比を有する第２導電膜との積層膜からなり、
ビット線が第１導電膜からなるものである。
【００２３】このような半導体集積回路装置によれば、
後に説明するように、導電膜の薄膜化の際に、第１導電
膜を第２導電膜のエッチングストッパとして機能させる
ことが可能である。この結果、導電膜の薄膜化を容易に
して工程の加工マージンを増加することができる。
【００２４】なお、第１導電膜として、窒化チタン膜を
含む単層膜または積層膜を、第２導電膜として、タング
ステン膜を例示できる。
【００２５】（４）また、本発明の半導体集積回路装置
は、前記ビット線をタングステン膜とし、前記配線をタ
ングステン膜およびタングステン膜の表面に形成された
タングステン選択ＣＶＤ成長膜とすることができる。
【００２６】このような半導体集積回路装置によれば、
タングステンの選択ＣＶＤ成長により容易に配線部分の
タングステンの膜厚および幅を大きくすることができ、
配線の抵抗値を低減できる。
【００２７】（５）なお、本発明の半導体集積回路装置
において、ビット線と半導体基板とを接続する接続孔に
は、多結晶シリコンまたは金属からなるプラグが形成さ
れていてもよい。また、メモリセルを構成するＭＩＳＦ
ＥＴおよび情報蓄積用容量素子を接続する接続孔には多
結晶シリコンからなるプラグが形成されていてもよく、
接続孔にはプラグが形成されておらず、情報蓄積用容量
素子の下部電極が直接半導体基板の主面に接続されても
良い。
【００２８】（６）本発明の半導体集積回路装置の製造
方法は、まず、メモリセル部にメモリセル選択用ＭＩＳ
ＦＥＴを、周辺回路部に半導体素子を形成した後、半導
体基板上に平坦化された絶縁膜を形成し、次いで、ビッ
ト線と半導体基板とを接続する第１接続孔および周辺回
路部の配線と半導体基板とを接続する第２接続孔を上記
絶縁膜に形成する。次に、半導体基板上に導電膜を堆積
した後、周辺回路部に形成されたフォトレジスト膜をマ
スクとしてメモリセル部に位置する導電膜をエッチバッ
クにより薄膜化し、次いで、上記導電膜を加工してビッ
ト線および周辺回路部の配線を形成するものである。
【００２９】このような半導体集積回路装置の製造方法
によれば、メモリセル部に位置する導電膜をエッチバッ
クにより薄膜化するため、メモリセル部に位置する導電
膜が加工されて形成されるビット線の膜厚を、周辺回路
部に位置する導電膜が加工されて形成される配線の膜厚
よりも小さくすることができる。すなわち同一層の導電
膜によって構成された薄いビット線と周辺回路部の厚い
配線とを同一工程において形成することができる。
【００３０】なお、前記導電膜を絶縁膜上に窒化チタン
膜、タングステン膜の順に堆積された積層膜とし、前記
導電膜を、窒化チタン膜がエッチングされにくい条件で
行うタングステン膜のエッチングにより、メモリセル部
に位置するタングステン膜の除去によって薄膜化するこ
とができる。このような場合には、タングステン膜のエ
ッチングの際にオーバーエッチングを行っても窒化チタ
ン膜が過度にエッチングされることがなく、安定に導電
膜の薄膜化を行うことができる。
【００３１】（７）また、本発明の半導体集積回路装置
の製造方法は、まず、メモリセル部にメモリセル選択用
ＭＩＳＦＥＴを、周辺回路部に半導体素子を形成した
後、半導体基板上に平坦化された絶縁膜を形成し、次い
で、メモリセル部に位置する絶縁膜と周辺回路部に位置
する絶縁膜との標高（半導体基板の表面からの高さ）差
がビット線の厚さと周辺回路部の配線の厚さの差とほぼ
等しくなるように、メモリセル部に形成されたフォトレ
ジスト膜をマスクとして周辺回路部に位置する絶縁膜を
エッチバックする。次に、ビット線と半導体基板とを接
続する第１接続孔および周辺回路部の配線と半導体基板
とを接続する第２接続孔を上記絶縁膜に形成した後、半
導体基板上に導電膜を堆積し、次いで、この導電膜の表
面を平坦化する。この後、上記導電膜を加工してビット
線および周辺回路部の配線を形成するものである。
【００３２】このような半導体集積回路装置の製造方法
によれば、周辺回路部の絶縁膜をエッチバックした後に
導電膜を堆積し、これを平坦化するため、メモリセル部
に位置する導電膜が加工されて形成されるビット線の膜
厚を、周辺回路部に位置する導電膜が加工されて形成さ
れる配線の膜厚よりも小さくすることができる。すなわ
ち同一層の導電膜によって構成された薄いビット線と周
辺回路部の厚い配線とを同一工程において形成すること
ができる。
【００３３】また、ビット線および配線をパターニング
する前の導電膜は平坦化されているため、ビット線およ
び配線をパターニングする際のフォトレジストマスクの
作成を高精度に行うこと、すなわち、フォトレジストマ
スクの下地段差の存在によるフォーカスずれ等の発生を
抑制することができる。
【００３４】なお、絶縁膜のエッチバックは、ドライエ
ッチング法またはウェットエッチング法により行うこと
ができる。ウェットエッチング法の場合には、導電膜の
膜厚が相違する領域の段差を緩和して、その後の導電膜
の平坦化工程、あるいはビット線および配線のパターニ
ング工程においてプロセスマージンを増加し、工程を安
定化することができる。
【００３５】（８）また、本発明の半導体集積回路装置
の製造方法は、まず、メモリセル部にメモリセル選択用
ＭＩＳＦＥＴを、周辺回路部に半導体素子を形成した
後、半導体基板上に第１絶縁膜を形成し、次いで、ビッ
ト線と半導体基板とを接続する第１接続孔および周辺回
路部の配線と半導体基板とを接続する第２接続孔を上記
第１絶縁膜に形成する。次に、半導体基板上に第２絶縁
膜を堆積し、次いで、メモリセル部に位置する第２絶縁
膜の厚さがビット線の厚さとほぼ等しくなるように、ま
た、周辺回路部に位置する第２絶縁膜の厚さが周辺回路
部の配線の厚さとほぼ等しくなるように上記第２絶縁膜
を加工する。次に、第２絶縁膜をエッチングして溝を形
成した後、半導体基板上に導電膜を堆積し、次いで、こ
の導電膜を加工して上記溝内にビット線および周辺回路
部の配線を形成するものである。
【００３６】このような半導体集積回路装置の製造方法
によれば、メモリセル部に位置する第２絶縁膜の厚さが
ビット線の厚さとほぼ等しくなるように、また、周辺回
路部に位置する第２絶縁膜の厚さが周辺回路部の配線の
厚さとほぼ等しくなるように上記第２絶縁膜を加工し、
第２絶縁膜をエッチングして溝を形成した後、半導体基
板上に導電膜を堆積し、この導電膜を加工して上記溝内
にビット線および周辺回路部の配線を形成するため、ビ
ット線と配線の膜厚を相違させること、すなわち、ビッ
ト線の膜厚を薄くし、配線の膜厚を厚くすることが可能
であり、同一層の導電膜によって構成された薄いビット
線と周辺回路部の厚い配線とを同一工程において形成す
ることができる。
【００３７】この場合、メモリセル部に形成されたフォ
トレジスト膜をマスクとして、メモリセル部に位置する
第１絶縁膜と周辺回路部に位置する第１絶縁膜との標高
差が、ビット線の厚さと周辺回路部の配線の厚さの差と
ほぼ等しくなるように、周辺回路部に位置する第１絶縁
膜がドライエッチング法またはウエットエッチング法に
よってエッチバックすることができる。
【００３８】（９）また、本発明の半導体集積回路装置
の製造方法は、まず、メモリセル部にメモリセル選択用
ＭＩＳＦＥＴを、周辺回路部に半導体素子を形成した
後、半導体基板上に平坦化された第１絶縁膜を形成し、
次いで、ビット線と半導体基板とを接続する第１接続孔
および周辺回路部の配線と半導体基板とを接続する第２
接続孔を上記第１絶縁膜に形成する。次に、半導体基板
上に第１導電膜および第２絶縁膜を順次堆積し、次い
で、メモリセル部に形成されたフォトレジスト膜をマス
クとして周辺回路部に位置する第２絶縁膜を除去する。
次に、半導体基板上に第２導電膜を堆積した後、メモリ
セル部に位置する第２絶縁膜および周辺回路部に位置す
る第２導電膜の厚さがビット線の厚さと周辺回路部の配
線の厚さの差とほぼ等しくなるように、第２絶縁膜およ
び第２導電膜の表面を平坦化し、次いで、第１導電膜に
よって構成されるビット線および第１導電膜と第２導電
膜との積層膜によって構成される周辺回路部の配線を形
成するものである。
【００３９】このような半導体集積回路装置の製造方法
によれば、同一層の導電膜によって構成された薄いビッ
ト線と周辺回路部の厚い配線とを同一工程において形成
することができる。
【００４０】なお、メモリセル部の周辺回路部に隣接す
る領域（境界領域）に配置されるビット線は、第１導電
膜と第２導電膜との積層膜によって構成されるものとし
ても良い。
【００４１】（１０）また、上記した（６）〜（９）記
載の半導体集積回路装置の製造方法において、メモリセ
ル部または周辺回路部に形成するフォトレジスト膜の境
界は、周辺回路部とメモリセル部とを切り離すＭＩＳＦ
ＥＴの上部、または、周辺回路部とメモリセル部との境
界領域に形成することができる。
【００４２】メモリセル部と周辺回路部のセンスアンプ
とを切り離すＭＩＳＦＥＴ上を境にしてビット線と配線
の膜厚が相違している場合には、ビット線および配線の
パターニングの際にこのような膜厚の相違部分でのパタ
ーニング精度が低下する恐れがあるが、前記ＭＩＳＦＥ
Ｔ上ではビット線および配線を構成する導電膜がエッチ
ングにより除去されるため、前記のパターニング精度の
低下は顕在化しないというメリットがある。また、周辺
回路部とメモリセル部との境界領域を境にして、ビット
線と配線の膜厚が相違している場合には、前記フォトレ
ジスト膜を形成するための露光マスクの位置合わせ精度
を高くする必要がない。このため、加工マージンを大き
くして工程の負荷を低減することができる。
【００４３】（１１）また、上記した（６）〜（１０）
記載の半導体集積回路装置の製造方法において、第１接
続孔または第２接続孔には、導電膜または第１導電膜の
堆積前に埋め込み導電膜が形成されていてもよい。
【００４４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００４５】（実施の形態１）本発明の一実施の形態で
あるＤＲＡＭおよびその製造方法を図１〜図４を用いて
説明する。
【００４６】図４は、本発明の一実施の形態であるＤＲ
ＡＭのビット線および直接周辺回路部の第１層目の配線
を示す半導体基板の要部断面図である。
【００４７】本実施の形態のＤＲＡＭは、半導体基板１
の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと
メモリセル部と直接周辺回路部のセンスアンプとを切り
離すｎチャネル型ＭＩＳＦＥＴＱｓとを有する。また、
本実施の形態では、ダミー用のＭＩＳＦＥＴＱｄが設け
られているが、これに限定されるものではなくＭＩＳＦ
ＥＴＱｄはなくても良い。
【００４８】半導体基板１の主面付近にはｐ型の導電性
を有するｐ型ウエル２が形成され、その主面には、たと
えばＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り形成されたフィールド絶縁膜３が形成されている。
【００４９】メモリセル選択用ＭＩＳＦＥＴの一方のソ
ースまたはドレイン領域は情報蓄積用容量素子（キャパ
シタ）に接続されるが、図４では図示していない。ま
た、メモリセル選択用ＭＩＳＦＥＴの他方のソースまた
はドレイン領域はビット線ＢＬに接続される。本実施の
形態ではメモリセル選択用ＭＩＳＦＥＴの他方のソース
またはドレイン領域となるｎ型半導体領域１３とビット
線ＢＬとが多結晶シリコン膜からなるプラグ１６を介し
て接続されている。
【００５０】ＤＲＡＭのワード線ＷＬは、ビット線ＢＬ
と直交する方向に延在して形成され、メモリセル選択用
ＭＩＳＦＥＴのゲート電極として機能する。図４におい
てはフィールド絶縁膜３上に形成されたワード線ＷＬと
して図示している。
【００５１】ｎチャネル型ＭＩＳＦＥＴＱｓおよびダミ
ー用のＭＩＳＦＥＴＱｄは、ｐ型ウエル２の主面上に形
成され、ゲート絶縁膜４を介したゲート電極と、そのゲ
ート電極の両側のｐ型ウエル２の主面に形成されたｎ型
半導体領域８とからなる。ゲート電極は、ゲート絶縁膜
４に接して形成された多結晶シリコン膜５とその上層に
形成されたタングステンシリサイド膜６とからなる。多
結晶シリコン膜５には高濃度に不純物がドーピングされ
ており、また、タングステンシリサイド膜６との積層膜
であることからゲート電極の直列抵抗を低減し、ＤＲＡ
Ｍの読み出しおよび書き込みの速度を向上することがで
きる。
【００５２】ゲート電極の両側にはサイドウォールスペ
ーサ９が形成され、ゲート電極の上部にはキャップ絶縁
膜である窒化シリコン膜７が形成されている。
【００５３】フィールド絶縁膜３、メモリセル選択用Ｍ
ＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥＴＱｓおよびダミ
ー用のＭＩＳＦＥＴＱｄを覆う酸化シリコン膜１０が形
成され、酸化シリコン膜１０上にはＢＰＳＧ膜１１が形
成されて表面が平坦化されている。
【００５４】また、ＢＰＳＧ膜１１上にはビット線ＢＬ
と第１層目の配線である第１層配線Ｍ１が形成されてい
る。ビット線ＢＬはＤＲＡＭのメモリセル部に形成さ
れ、第１層目の配線Ｍ１はＤＲＡＭの周辺回路部に形成
されている。
【００５５】図４に示すように、ビット線ＢＬと第１層
配線Ｍ１は同一層のタングステン（Ｗ）膜１４ａ，１４
ｂによって構成されている。また、ビット線ＢＬと第１
層配線Ｍ１は、メモリセル部と直接周辺回路部のセンス
アンプとを切り離すｎチャネル型ＭＩＳＦＥＴＱｓ上を
境にしてその膜厚が相違し、第１層配線Ｍ１を構成する
Ｗ膜１４ｂの厚さは、ビット線ＢＬを構成するＷ膜１４
ａよりも厚く設けられている。
【００５６】本実施の形態のＤＲＡＭは、上記構成の他
に情報蓄積用容量素子および第２層配線あるいは第３層
配線等を有するものであるが、すでに公知の情報蓄積用
容量素子および配線等を適用することができるためその
説明を省略する。
【００５７】このようにビット線ＢＬと第１層配線Ｍ１
とを同一レベルのタングステン膜により構成し、そして
後に説明するように、ビット線ＢＬの膜厚と第１層配線
Ｍ１の膜厚とを相違して形成することができる。また、
ビット線ＢＬの膜厚を第１層配線Ｍ１の膜厚によらず薄
く形成できるため、ビット線ＢＬの寄生容量を低減する
ことができる。これにより情報蓄積用容量素子に蓄積さ
れた蓄積電荷の検出精度を向上することができる。一
方、第１層配線Ｍ１の膜厚は、ビット線ＢＬの膜厚によ
らず厚く形成できるため第１層配線Ｍ１の抵抗を低減し
て周辺回路の動作速度を高くすることができる。
【００５８】次に、本発明の一実施の形態であるＤＲＡ
Ｍのビット線および直接周辺回路部の第１層目の配線の
製造方法を図１〜図４を用いて説明する。
【００５９】まず、図１に示すように、ｐ- 型シリコン
単結晶からなる半導体基板１の主面上に周知の方法、た
とえばイオン注入法によりｐ型ウエル２を、たとえばＬ
ＯＣＯＳ法によりフィールド絶縁膜３を、およびたとえ
ば熱酸化法によりゲート絶縁膜４を順次形成する。
【００６０】次に、半導体基板１上にリン（Ｐ）が導入
された多結晶シリコン膜５、タングステンシリサイド
（ＷＳｉx)膜６、酸化シリコン膜（図示せず）および窒
化シリコン膜７を順次堆積する。その後、フォトレジス
トをマスクにして上記窒化シリコン膜７、酸化シリコン
膜、ＷＳｉx 膜６および多結晶シリコン膜５からなる積
層膜を順次エッチングすることにより、ＷＳｉx 膜６お
よび多結晶シリコン膜５からなるメモリセル部のメモリ
セル選択用ＭＩＳＦＥＴのゲート電極ＦＧおよびｎチャ
ネル型ＭＩＳＦＥＴＱｓのゲート電極ＦＧをそれぞれ形
成する。
【００６１】なお、上記ゲート電極ＦＧの上部にＷＳｉ
x 膜６を用いたが、その他のメタルシリサイド膜、例え
ばモリブデンシリサイド（ＭｏＳｉx)膜、チタンシリサ
イド（ＴｉＳｉx)膜またはタンタルシリサイド（ＴａＳ
ｉx)膜などを用いてもよい。
【００６２】次に、半導体基板１に熱酸化処理を施すこ
とによって、ゲート電極ＦＧを構成するＷＳｉx 膜６お
よび多結晶シリコン膜５の側壁に薄い酸化シリコン膜
（図示せず）を形成する。
【００６３】次に、フォトレジストならびに上記窒化シ
リコン膜７、酸化シリコン膜、ＷＳｉx 膜６および多結
晶シリコン膜５からなる積層膜をマスクにして、ｐ型ウ
エル２にｎ型不純物、例えばＰをイオン注入することに
よって、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領
域（ソース領域、ドレイン領域）８を、ゲート電極ＦＧ
に対して自己整合で形成する。
【００６４】その後、半導体基板１上に堆積された窒化
シリコン膜をＲＩＥ（Reactive IonEtching）法などの
異方性エッチングで加工することによって、すべてのｎ
チャネル型ＭＩＳＦＥＴのゲート電極ＦＧの側壁にサイ
ドウォールスペーサ９を形成する。
【００６５】なお、上記サイドウォールスペーサ９を形
成した後、高濃度のｎ型不純物、例えば砒素（Ａｓ）を
ｐ型ウエル２にイオン注入することによって、ｎチャネ
ル型ＭＩＳＦＥＴＱｓのソース領域、ドレイン領域をＬ
ＤＤ（Lightly Doped Drain)構造としてもよい。
【００６６】次に、半導体基板１上に酸化シリコン膜１
０およびＢＰＳＧ（Boron PhosphoSilicate Glass）膜
１１をＣＶＤ（Chemical Vapor Deposition)法によって
堆積した後、９００〜９５０℃のリフロー処理により上
記ＢＰＳＧ膜１１の表面を平坦化する。なお、ＢＰＳＧ
膜１１の表面の平坦化には、ＣＭＰ（Chemical Mechani
cal Polishing ；化学的機械研磨）法を併用してもよ
い。
【００６７】次に、フォトレジストをマスクにしてＢＰ
ＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４
と同一層の絶縁膜を順次エッチングすることにより、後
にビット線ＢＬが接続されるメモリセル部のｐ型ウエル
２上に接続孔１２ａを形成する。この後、半導体基板１
上にＰが導入された多結晶シリコン膜１６をＣＶＤ法に
よって堆積し、次いで、この多結晶シリコン膜１６をエ
ッチバックすることにより、接続孔１２ａ内に多結晶シ
リコン膜１６を埋め込む。なお、多結晶シリコン膜１６
からのＰの拡散によって、メモリセル部のｐ型ウエル２
にメモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領
域１３が形成される。
【００６８】次に、フォトレジストをマスクにしてＢＰ
ＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４
と同一層の絶縁膜を順次エッチングすることにより、ｎ
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接
続孔１２ｂ，１２ｃを形成する。
【００６９】次に、図２に示すように、半導体基板１上
に導電膜、例えばＷ膜１４をＣＶＤ法によって堆積した
後、ビット線ＢＬを形成しない領域、つまり導電膜の膜
厚を厚くしたい領域の半導体基板１上にフォトレジスト
パターン１５を形成する。ここで、フォトレジストパタ
ーン１５は、図２２のIIに示す境界線の右側、つまり周
辺回路部を覆うように形成されている。この際、堆積さ
れるＷ膜１４は、直接周辺回路部に配置される第１層目
の配線Ｍ１の配線抵抗を満たす厚さを有している。
【００７０】次いで、図３に示すように、このフォトレ
ジストパターン１５をマスクにしてビット線ＢＬが形成
される領域のＷ膜１４をエッチバックにより薄くし、こ
の領域のＷ膜１４の厚さを、ビット線ＢＬが所定の寄生
容量を得ることのできる厚さまで加工する。
【００７１】次に、図４に示すように、フォトレジスト
パターン１５を除去した後、新たに形成したフォトレジ
ストをマスクにしてＷ膜１４をエッチングし、Ｗ膜１４
ａによって構成されるビット線ＢＬおよびＷ膜１４ｂに
よって構成される第１層目の配線Ｍ１を形成する。
【００７２】この後、メモリセル部に蓄積電極、容量絶
縁膜およびプレート電極を順次形成することによって情
報蓄積用容量素子を形成し、さらに、第２層目以降の配
線を形成し、最後に、半導体基板１の表面をパッシベー
ション膜で被覆することにより、本実施の形態１のＤＲ
ＡＭが完成する。
【００７３】なお、本実施の形態１では、接続孔１２ａ
を多結晶シリコン膜１６で埋め込み、接続孔１２ｂ，１
２ｃをビット線ＢＬまたは第１層目の配線Ｍ１と同一層
のＷ膜１４で埋め込んだが、予めブランケットＷ−ＣＶ
Ｄ法によって、接続孔１２ｂ，１２ｃ内にブランケット
Ｗを埋め込み、この後、半導体基板１上にＷ膜１４を堆
積してもよい。また、接続孔１２ａ〜１２ｃを同時に形
成した後にビット線ＢＬまたは第１層目の配線Ｍ１と同
一層のＷ膜１４で埋め込んでもよい。
【００７４】本実施の形態のＤＲＡＭの製造方法によれ
ば、工程を増加させることなく膜厚の小さなビット線Ｂ
Ｌと膜厚の大きな第１層配線Ｍ１を形成することが可能
である。
【００７５】（実施の形態２）本発明の他の実施の形態
であるＤＲＡＭのビット線および直接周辺回路部の第１
層目の配線の製造方法を図５〜図８を用いて説明する。
【００７６】本実施の形態２のＤＲＡＭは、実施の形態
１のＤＲＡＭとほぼ同様な構成を有するものであるた
め、その相違する部分についてのみ以下に説明する。
【００７７】まず、前記実施の形態１と同様な製造方法
で、前記図１に示したように、半導体基板１上にメモリ
セル部のメモリセル選択用ＭＩＳＦＥＴおよびｎチャネ
ル型ＭＩＳＦＥＴＱｓを形成した後、半導体基板１上に
酸化シリコン膜１０および平坦化されたＢＰＳＧ膜１１
を形成する。
【００７８】次に、図５に示すように、フォトレジスト
をマスクにして直接周辺回路部のＢＰＳＧ膜１１の表面
をドライエッチング法によってエッチバックする。フォ
トレジストは、メモリセル部を覆い、周辺回路領域を露
出するようなパターンを有し、その境界は、図２２のII
の境界線で示す。この際、メモリセル部と直接周辺回路
部との標高差がビット線ＢＬの厚さと第１層目の配線Ｍ
１の厚さの差となるように、上記ＢＰＳＧ膜１１のエッ
チバックの量は設定される。ビット線ＢＬと配線Ｍ１の
膜厚差分だけ、直接周辺回路部のＢＰＳＧ膜（絶縁膜）
１１をエッチングする。
【００７９】次に、フォトレジストをマスクにしてＢＰ
ＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４
と同一層の絶縁膜を順次エッチングすることにより、後
にビット線ＢＬが接続されるメモリセル部のｐ型ウエル
２上に接続孔１２ａを形成する。この後、半導体基板１
上にＰが導入された多結晶シリコン膜１６をＣＶＤ法に
よって堆積し、次いで、この多結晶シリコン膜１６をエ
ッチバックすることにより、接続孔１２ａ内に多結晶シ
リコン膜１６を埋め込む。なお、多結晶シリコン膜１６
からのＰの拡散によって、メモリセル部のｐ型ウエル２
にメモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領
域１３が形成される。
【００８０】次に、フォトレジストをマスクにしてＢＰ
ＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４
と同一層の絶縁膜を順次エッチングすることにより、ｎ
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接
続孔１２ｂ，１２ｃを形成する。
【００８１】次に、図６に示すように、半導体基板１上
に導電膜、例えばＷ膜１４をＣＶＤ法によって堆積す
る。この際、Ｗ膜１４は、直接周辺回路部に配置される
第１層目の配線Ｍ１に必要な厚さよりも厚く成膜され
る。次いで、図７に示すように、例えばＣＭＰ法でＷ膜
１４の表面を平坦化（planerize)することによって、Ｗ
膜１４の厚さを、ビット線ＢＬおよび第１層目の配線Ｍ
１に必要な所定の厚さまで薄くする。
【００８２】次に、図８に示すように、フォトレジスト
をマスクにしてＷ膜１４をエッチングし、Ｗ膜１４ａに
よって構成されるビット線ＢＬおよびＷ膜１４ｂによっ
て構成される第１層目の配線Ｍ１を形成する。
【００８３】本実施の形態２によれば、実施の形態１の
ＤＲＡＭと同様に、ビット線ＢＬの膜厚と第１層配線Ｍ
１の膜厚とを相違して形成し、ビット線ＢＬの膜厚を第
１層配線Ｍ１の膜厚よりも薄く形成できる。このため、
ビット線ＢＬの寄生容量を低減し、第１層配線Ｍ１の抵
抗を低減することができる。
【００８４】また、本実施の形態２では、Ｗ膜１４の表
面が平坦化されているため、Ｗ膜１４をエッチングして
ビット線ＢＬおよび第１層目の配線Ｍ１を形成する際の
パターニング工程を容易にすることができる。すなわ
ち、段差の存在する状態でＷ膜１４をパターニングする
のではなく平坦なＷ膜１４をパターニングするためフォ
トリソグラフィ工程におけるマージンを増加することが
できる。
【００８５】（実施の形態３）本発明の他の実施の形態
であるＤＲＡＭのビット線および直接周辺回路部の第１
層目の配線の製造方法を図９を用いて説明する。
【００８６】前記実施の形態２に記載した製造方法と同
様に、メモリセル部と直接周辺回路部との標高差をビッ
ト線ＢＬの厚さと第１層目の配線Ｍ１の厚さの差となる
ように、直接周辺回路部の半導体基板１上に堆積された
ＢＰＳＧ膜１１の表面をエッチバックする。
【００８７】しかし、図９に示すように、前記実施の形
態２では、ドライエッチング法によって直接周辺回路部
のＢＰＳＧ膜１１の表面をエッチバックしたが、本実施
の形態３では、ウエットエッチング法によって直接周辺
回路部のＢＰＳＧ膜１１の表面をエッチバックする。こ
れによって、メモリセル部と直接周辺回路部との境界の
段差形状を緩やかにすることができ、後に半導体基板１
上に堆積される膜のメモリセル部と直接周辺回路部との
境界における被覆性が向上する。
【００８８】次に、前記実施の形態２に記載した製造方
法と同様に、接続孔１２ａを形成し、多結晶シリコン膜
１６を形成して、さらに接続孔１２ｂ，１２ｃをそれぞ
れ形成した後、メモリセル選択用ＭＩＳＦＥＴの一方の
ｎ型半導体領域１３を形成し、次いで、半導体基板１上
にＷ膜１４をＣＶＤ法によって堆積する。この際、Ｗ膜
１４は、直接周辺回路部に配置される第１層目の配線Ｍ
１に必要な厚さよりも厚く成膜される。
【００８９】次に、例えばＣＭＰ法でＷ膜１４の表面を
平坦化することによって、Ｗ膜１４の厚さを、ビット線
ＢＬおよび第１層目の配線Ｍ１に必要な所定の厚さまで
薄くする。この後、フォトレジストをマスクにしてＷ膜
１４をエッチングし、Ｗ膜１４ａによって構成されるビ
ット線ＢＬおよびＷ膜１４ｂによって構成される第１層
目の配線Ｍ１を形成する。
【００９０】本実施の形態３によれば、ＢＰＳＧ膜１１
の表面がなだらかにエッチングされているためＷ膜１４
の堆積およびエッチングの工程のマージンを向上するこ
とができる。
【００９１】（実施の形態４）本発明の他の実施の形態
であるＤＲＡＭのビット線および直接周辺回路部の第１
層目の配線の製造方法を図１０〜図１３を用いて説明す
る。
【００９２】まず、前記実施の形態１と同様な製造方法
で、前記図１に示したように、半導体基板１上にメモリ
セル部のメモリセル選択用ＭＩＳＦＥＴおよびｎチャネ
ル型ＭＩＳＦＥＴＱｓを形成した後、半導体基板１上に
酸化シリコン膜１０および平坦化されたＢＰＳＧ膜１１
を形成する。
【００９３】次に、図１０に示すように、フォトレジス
トをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０
およびゲート絶縁膜４と同一層の絶縁膜を順次エッチン
グすることにより、後にビット線ＢＬが接続されるメモ
リセル部のｐ型ウエル２上に接続孔１２ａを形成する。
この後、半導体基板１上にＰが導入された多結晶シリコ
ン膜１６をＣＶＤ法によって堆積し、次いで、この多結
晶シリコン膜１６をエッチバックすることにより、接続
孔１２ａ内に多結晶シリコン膜１６を埋め込む。なお、
多結晶シリコン膜１６からのＰの拡散によって、メモリ
セル部のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴ
の一方のｎ型半導体領域１３が形成される。
【００９４】次に、フォトレジストをマスクにして直接
周辺回路部のＢＰＳＧ膜１１の表面をウエットエッチン
グ法によってエッチバックする。この際、メモリセル部
と直接周辺回路部との標高差がビット線ＢＬの厚さと第
１層目の配線Ｍ１の厚さの差となるように、上記ＢＰＳ
Ｇ膜１１のエッチバックの量は設定される。
【００９５】次に、フォトレジストをマスクにしてＢＰ
ＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４
と同一層の絶縁膜を順次エッチングすることにより、ｎ
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接
続孔１２ｂ，１２ｃを形成する。この後、半導体基板１
上にＷ膜１７をＣＶＤ法によって堆積し、次いで、この
Ｗ膜１７をエッチバックすることにより、接続孔１２
ｂ，１２ｃ内にＷ膜１７を埋め込む。なお、この際、Ｗ
膜１７とｎ型半導体領域８との間に、例えば窒化チタン
膜およびチタン膜からなる積層膜によって構成される接
続層またはＷＦ6とＳｉの反応防止またはＴｉＳｉとＷ
の反応防止のため、バリアメタル層を設けてもよい。
【００９６】次いで、半導体基板１上に窒化シリコン膜
１８および酸化シリコン膜１９を順次堆積する。
【００９７】次に、図１１に示すように、上記酸化シリ
コン膜１９の表面を、例えばＣＭＰ法によって平坦化す
ると同時に、メモリセル部および直接周辺回路部に位置
する酸化シリコン膜１９の厚さが、後に形成されるビッ
ト線ＢＬおよび第１層目の配線Ｍ１のそれぞれ厚さとほ
ぼ等しくなるように酸化シリコン膜１９の厚さを制御す
る。
【００９８】なお、本実施の形態４では、ＢＰＳＧ膜１
１の表面をウエットエッチング法によってエッチバック
することによりメモリセル部と直接周辺回路部との間に
標高差を設けたが、ドライエッチング法を用いてもよ
い。また、ＢＰＳＧ膜１１に上記標高差を設けず、メモ
リセル部の酸化シリコン膜１９の厚さがビット線ＢＬの
厚さとほぼ等しくなるように、また、直接周辺回路部の
酸化シリコン膜１９の厚さが第１層目の配線Ｍ１の厚さ
とほぼ等しくなるように酸化シリコン膜１９を加工して
もよい。
【００９９】次に、図１２に示すように、フォトレジス
トをマスクにして酸化シリコン膜１９をエッチングし、
後にビット線ＢＬおよび第１層目の配線Ｍ１が形成され
る領域に溝２０を形成する。次いで、露出している窒化
シリコン膜１８を除去した後、半導体基板１上にＷ膜１
４をＣＶＤ法によって堆積する。この際、堆積されるＷ
膜１４は、直接周辺回路部に配置される第１層目の配線
Ｍ１の配線抵抗を満たす厚さを有している。
【０１００】次に、図１３に示すように、Ｗ膜１４の表
面を、例えばＣＭＰ法で平坦化することにより、上記溝
２０内にＷ膜１４ａによって構成されるビット線ＢＬお
よびＷ膜１４ｂによって構成される第１層目の配線Ｍ１
を形成する。
【０１０１】なお、本実施の形態４では、半導体基板１
上に堆積されたの表面を平坦化した後に、酸化シリコン
膜１９および窒化シリコン膜１８に溝２０を形成し、次
いで、半導体基板１上に堆積されたＷ膜１４の表面を平
坦化したが、半導体基板１上に堆積された酸化シリコン
膜１９および窒化シリコン膜１８に溝２０を形成した後
に、Ｗ膜１４を堆積し、次いで、Ｗ膜１４および酸化シ
リコン膜１９の表面を同時に平坦化してもよい。
【０１０２】本実施の形態４によれば、実施の形態１の
ＤＲＡＭと同様に、ビット線ＢＬの膜厚と第１層配線Ｍ
１の膜厚とを相違して形成し、ビット線ＢＬの膜厚を第
１層配線Ｍ１の膜厚よりも薄く形成できる。このため、
ビット線ＢＬの寄生容量を低減し、第１層配線Ｍ１の抵
抗を低減することができる。
【０１０３】また、本実施の形態４では、酸化シリコン
膜１９の表面が平坦化されているため、酸化シリコン膜
１９のパターニング工程におけるフォーカスマージンを
大きくして加工を容易にすることができる。
【０１０４】さらに、本実施の形態４では、いわゆるダ
マシン法（Damascene method) を用いてビット線ＢＬお
よび第１層配線Ｍ１を形成することが可能となり、微細
な配線形成が可能となる。
【０１０５】（実施の形態５）本発明の他の実施の形態
であるＤＲＡＭのビット線および直接周辺回路部の第１
層目の配線の製造方法を図１４〜図１７を用いて説明す
る。
【０１０６】まず、前記実施の形態１と同様な製造方法
で、前記図１に示したように、半導体基板１上にメモリ
セル部のメモリセル選択用ＭＩＳＦＥＴおよびｎチャネ
ル型ＭＩＳＦＥＴＱｓを形成した後、半導体基板１上に
酸化シリコン膜１０および平坦化されたＢＰＳＧ膜１１
を形成する。
【０１０７】次に、図１４に示すように、フォトレジス
トをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０
およびゲート絶縁膜４と同一層の絶縁膜を順次エッチン
グすることにより、後にビット線ＢＬが接続されるメモ
リセル部のｐ型ウエル２上に接続孔１２ａを形成する。
この後、半導体基板１上にＰが導入された多結晶シリコ
ン膜１６をＣＶＤ法によって堆積し、次いで、この多結
晶シリコン膜１６をエッチバックすることにより、接続
孔１２ａ内に多結晶シリコン膜１６を埋め込む。なお、
多結晶シリコン膜１６からのＰの拡散によって、メモリ
セル部のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴ
の一方のｎ型半導体領域１３が形成される。
【０１０８】次に、フォトレジストをマスクにしてＢＰ
ＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４
と同一層の絶縁膜を順次エッチングすることにより、ｎ
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接
続孔１２ｂ，１２ｃを形成する。この後、半導体基板１
上にＷ膜１７をＣＶＤ法によって堆積し、次いで、この
Ｗ膜１７をエッチバックすることにより、接続孔１２
ｂ，１２ｃ内にＷ膜１７を埋め込む。
【０１０９】次に、半導体基板１上に第１のＷ膜２１を
堆積する。ここで、第１のＷ膜２１はビット線ＢＬを構
成するのに必要な厚さを有している。次いで、半導体基
板１上に酸化シリコン膜２２を堆積した後、フォトレジ
ストをマスクにして直接周辺回路部に位置する酸化シリ
コン膜２２をエッチングする。フォトレジストはメモリ
セルを覆い、周辺回路領域を露出するようなパターンを
有し、その境界は図２２のIIの境界線で示す。なお、酸
化シリコン膜２２の厚さは、後に形成されるビット線Ｂ
Ｌの厚さと第１層目の配線Ｍ１の厚さの差よりも大きく
設けられている。
【０１１０】次に、図１５に示すように、半導体基板１
上に第２のＷ膜２３を堆積した後、図１６に示すよう
に、第２のＷ膜２３および酸化シリコン膜２２の表面
を、例えばＣＭＰ法で研磨することによって、直接周辺
回路部のみに第２のＷ膜２３を残す。
【０１１１】この後、図１７に示すように、フォトレジ
ストをマスクにしてメモリセル部と直接周辺回路部との
境となる領域の酸化シリコン膜２２、第２のＷ膜２３お
よび第１のＷ膜２１を順次エッチングし、第１のＷ膜２
１ａによって構成されるビット線ＢＬおよび第２のＷ膜
２３と第１のＷ膜２１ｂとの積層膜によって構成される
第１層目の配線Ｍ１を形成する。
【０１１２】本実施の形態５によれば、実施の形態１の
ＤＲＡＭと同様に、ビット線ＢＬの膜厚と第１層配線Ｍ
１の膜厚とを相違して形成し、ビット線ＢＬの膜厚を第
１層配線Ｍ１の膜厚よりも薄く形成できる。このため、
ビット線ＢＬの寄生容量を低減し、第１層配線Ｍ１の抵
抗を低減することができる。
【０１１３】また、本実施の形態５では、酸化シリコン
膜２２および第２のＷ膜２３の表面が平坦化されている
ため、酸化シリコン膜２２および第２のＷ膜２３のパタ
ーニング工程におけるフォーカスマージンを大きくして
加工を容易にすることができる。
【０１１４】さらに、本実施の形態５では、ビット線Ｂ
Ｌを第１のＷ膜２１ａの堆積のみによってその膜厚を規
定することができるため、プロセスのばらつきが少な
く、均一性の高いビット線ＢＬを形成することが可能で
ある。この結果、センスアンプを挟んだビット線ＢＬの
対称性を向上してセンスアンプの感度を向上することが
できる。
【０１１５】（実施の形態６）本発明の他の実施の形態
であるＤＲＡＭのビット線および直接周辺回路部の第１
層目の配線を図１８を用いて説明する。
【０１１６】前記実施の形態５では、メモリセル部と直
接周辺回路部のセンスアンプとを切り離すｎチャネル型
ＭＩＳＦＥＴＱｓ上を境にして、第１のＷ膜２１ａによ
ってビット線ＢＬは構成され、第２のＷ膜２３と第１の
Ｗ膜２１ｂとの積層膜によって第１層目の配線Ｍ１は構
成されたが、本実施の形態６では、図１８に示すよう
に、第２のＷ膜２３が直接周辺回路部に隣接するメモリ
セル部の領域にも延在し、この領域のビット線ＢＬを第
２のＷ膜２３ａと第１のＷ膜２１ａによって構成し、第
１層目の配線Ｍ１を第２のＷ膜２３ｂと第１のＷ膜２１
ｂとの積層膜によって構成している。
【０１１７】すなわち、第２のＷ膜２３が直接周辺回路
部に隣接するメモリセル部の領域にも延在することによ
って、メモリセル部と直接周辺回路部との境界となる領
域におけるプロセス余裕が向上し、合わせずれまたはオ
ーバーエッチングなどにより第１層目の配線Ｍ１が第１
のＷ膜２１ｂのみで構成されて薄くなることを防ぐこと
ができる。
【０１１８】（実施の形態７）図１９は、本実施の形態
のＤＲＡＭを形成した半導体チップの全体平面図、図２
０は、その一部を示す拡大平面図である。
【０１１９】単結晶シリコンからなる半導体チップ１Ａ
の主面には、例えば６４Ｍbit(メガビット）の容量を有
するＤＲＡＭが形成されている。図１９に示すように、
このＤＲＡＭは、８個に分割されたメモリマットＭＭと
それらの周囲に配置された周辺回路とで構成されてい
る。８Ｍbit の容量を有するメモリマットＭＭのそれぞ
れは、図２０に示すように、１６個のメモリアレイＭＡ
ＲＹに分割されている。メモリアレイＭＡＲＹのそれぞ
れは、行列状に配置された２Ｋbit(キロビット）×２５
６bit ＝５１２Ｋbit のメモリセルで構成されており、
それらの周囲には、センスアンプＳＡやワードドライバ
ＷＤなどの周辺回路が配置されている。
【０１２０】図２１は、このＤＲＡＭのメモリアレイと
それに隣接する周辺回路の各一部を示す半導体基板の要
部断面図、図２２は、このＤＲＡＭのメモリセルを構成
する導電層と周辺回路のＭＩＳＦＥＴを構成する導電層
の各パターンを示す平面図、図２３は、このＤＲＡＭの
メモリアレイとそれに隣接する周辺回路の各一部を示す
回路図である。図２１は、図２２におけるXXI-XXI 線断
面図である。
【０１２１】図２１には一対のメモリセル選択用ＭＩＳ
ＦＥＴＱｔと図２２、図２３においてＱｓｈｒ、Ｑｎ、
Ｑｐの符号を付した周辺回路のＭＩＳＦＥＴとが示され
ている。Ｑｓｈｒは、ＤＲＡＭのメモリセル部と周辺回
路部のセンスアンプＳＡとを分離するシェアードＭＩＳ
ＦＥＴＱｓｈｒであり、Ｑｎ、Ｑｐは、互いに２個のＱ
ｎ、Ｑｐで構成されるフリップフロップ回路からなるセ
ンスアンプＳＡを示す。Ｑｎはｎチャネル型ＭＩＳＦＥ
ＴＱｎであり、Ｑｐはｐチャネル型ＭＩＳＦＥＴＱｐで
ある。また、Ｑｓｈｒはｎチャネル型ＭＩＳＦＥＴであ
る。メモリセル選択用ＭＩＳＦＥＴＱｔはＤＲＡＭのメ
モリアレイＭＡＲＹであるメモリセル部Ａに形成され、
Ｑｓｈｒ、Ｑｎ、ＱｐはＤＲＡＭの周辺回路部Ｂに形成
される。また、メモリセル部Ａと周辺回路部Ｂとの境界
領域Ｄは段差緩衝領域あるいは半導体基板のウエルへの
給電を行う領域として機能する。
【０１２２】ｐ- 型の単結晶シリコンからなる半導体基
板１０１には、メモリセル部Ａのｐ型ウエル１０２ａお
よび周辺回路部Ｂのｐ型ウエル１０２ｂと周辺回路部Ｂ
のｎ型ウエル１０２ｃとが形成されている。また、メモ
リセル部Ａのｐ型ウエル１０２ａはｎ型ウエル１０３で
覆われている。このようにｎ型ウエル１０３でｐ型ウエ
ル１０２ａを覆うことにより、メモリセル選択用ＭＩＳ
ＦＥＴＱｔの電位を半導体基板１０１の電位から分離
し、適当なバイアス電圧を印加することが可能となる。
【０１２３】ｐ型ウエル１０２ａ、１０２ｂ、ｎ型ウエ
ル１０２ｃのそれぞれの表面には素子分離用のフィール
ド酸化膜１０４が形成されており、このフィールド酸化
膜１０４の下部を含むｐ型ウエル１０２ａ、１０２ｂの
内部にはｐ型チャネルストッパ層１０５が、またｎ型ウ
エル１０２ｃの内部にはｎ型チャネルストッパ層１０６
がそれぞれ形成されている。
【０１２４】メモリセル部Ａのｐ型ウエル１０２ａのア
クティブ領域にはメモリセルがマトリクス状に配置され
ている。メモリセルのそれぞれは、ｎチャネル型で構成
された一個のメモリセル選択用ＭＩＳＦＥＴＱｔとその
上部に形成され、メモリセル選択用ＭＩＳＦＥＴＱｔと
直列に接続された一個の情報蓄積用容量素子Ｃとで構成
されている。すなわち、このメモリセルは、メモリセル
選択用ＭＩＳＦＥＴＱｔの上部に情報蓄積用容量素子Ｃ
を配置するスタックド・キャパシタ構造で構成されてい
る。
【０１２５】メモリセル選択用ＭＩＳＦＥＴＱｔは、ゲ
ート酸化膜１０７、ワード線ＷＬと一体に形成されたゲ
ート電極１０８Ａ、ソース領域およびドレイン領域（ｎ
型半導体領域１０９、１０９）で構成されている。ゲー
ト電極１０８Ａ（ワード線ＷＬ）は、ｎ型の不純物（例
えばＰ（リン））をドープした低抵抗の多結晶シリコン
膜とタングステンシリサイド( ＷＳｉ2)膜とを積層した
２層の導電膜、または低抵抗の多結晶シリコン膜とＴｉ
Ｎ（チタンナイトライド）膜とＷ膜とを積層した３層の
導電膜で構成されている。ゲート電極１０８Ａ（ワード
線ＷＬ）の上部には窒化シリコン膜１１０が形成されて
おり、側壁には窒化シリコンのサイドウォールスペーサ
１１１が形成されている。これらの絶縁膜（窒化シリコ
ン膜１１０およびサイドウォールスペーサ１１１）は、
窒化シリコン膜に代えて酸化シリコン膜で構成すること
もできる。
【０１２６】周辺回路部Ｂのｐ型ウエル１０２ｂのアク
ティブ領域にはｎチャネル型ＭＩＳＦＥＴＱｎおよびｎ
チャネル型のシェアードＭＩＳＦＥＴＱｓｈｒが形成さ
れている。また、ｎ型ウエル１０２ｃのアクティブ領域
にはｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。
すなわち、この周辺回路部Ｂは、ｎチャネル型ＭＩＳＦ
ＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとを組み合わ
せたＣＭＯＳ(Complementary Metal Oxide Semiconduct
or) 回路で構成されている。
【０１２７】ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェ
アードＭＩＳＦＥＴＱｓｈｒは、ゲート酸化膜１０７、
ゲート電極１０８Ｂ、ソース領域およびドレイン領域で
構成されている。ゲート電極１０８Ｂは、前記メモリセ
ル選択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワー
ド線ＷＬ）と同じ導電膜で構成されている。ゲート電極
１０８Ｂの上部には窒化シリコン膜１１０が形成されて
おり、側壁には窒化シリコンのサイドウォールスペーサ
１１１が形成されている。ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのソース領
域、ドレイン領域のそれぞれは、低不純物濃度のｎ- 型
半導体領域１１２と高不純物濃度のｎ+ 型半導体領域１
１３とからなるＬＤＤ(Lightly Doped Drain) 構造で構
成されており、ｎ+ 型半導体領域１１３の表面にはＴｉ
シリサイド（ＴｉＳｉ2)層１１６が形成されている。
【０１２８】ｐチャネル型ＭＩＳＦＥＴＱｐは、ゲート
酸化膜１０７、ゲート電極１０８Ｃ、ソース領域および
ドレイン領域で構成されている。ゲート電極１０８Ｃ
は、前記メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電
極１０８Ａ（ワード線ＷＬ）と同じ導電膜で構成されて
いる。ゲート電極１０８Ｃの上部には窒化シリコン膜１
１０が形成されており、側壁には窒化シリコンのサイド
ウォールスペーサ１１１が形成されている。ｐチャネル
型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域のそれ
ぞれは、低不純物濃度のｐ- 型半導体領域１１４と高不
純物濃度のｐ+ 型半導体領域１１５とからなるＬＤＤ構
造で構成されており、ｐ+ 型半導体領域１１５の表面に
はチタンシリサイド層１１６が形成されている。
【０１２９】メモリセル選択用ＭＩＳＦＥＴＱｔ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎ、シェアードＭＩＳＦＥＴＱ
ｓｈｒおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に
は、下層から順に酸化シリコン膜１１７、ＢＰＳＧ(Bor
on-doped Phospho Silicate Glass)膜１１８および酸化
シリコン膜１１９が形成されている。
【０１３０】メモリセル部Ａの酸化シリコン膜１１９の
上部にはビット線ＢＬが形成され、境界領域Ｄにまたが
る酸化シリコン膜１１９の上部にもビット線ＢＬが形成
されている。ビット線ＢＬは、ＴｉＮ膜とＷ膜とを積層
した２層の導電膜で構成されている。ビット線ＢＬは、
リン（Ｐ) またはヒ素（Ａｓ）をドープした多結晶シリ
コンのプラグ１２０が埋め込まれた接続孔１２１を通じ
てメモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ド
レイン領域の一方（ｎ型半導体領域１０９）と電気的に
接続されている。また、ビット線ＢＬは、接続孔１２３
を通じて（多結晶シリコンのプラグを介することなく）
周辺回路部ＢのシェアードＭＩＳＦＥＴＱｓｈｒのソー
ス領域、ドレイン領域の一方（ｎ+ 型半導体領域１１
３）と電気的に接続されている。シェアードＭＩＳＦＥ
ＴＱｓｈｒのｎ+ 型半導体領域１１３の表面には低抵抗
のチタンシリサイド層１１６が形成され、ビット線ＢＬ
のコンタクト抵抗が低減されるようになっている。
【０１３１】また、ビット線ＢＬは、境界領域Ｄでその
膜厚が変化し、メモリセル部Ａでは膜厚が薄く、周辺回
路部Ｂではその膜厚は厚くなっている。このように境界
領域Ｄでビット線ＢＬの膜厚が変化しているのは、後に
説明するように境界領域Ｄを境にしてビット線ＢＬを構
成する導電膜をエッチングしてメモリセル部Ａの領域で
薄膜化するためである。このようにメモリセル部Ａでビ
ット線ＢＬが薄く形成されるため、ビット線ＢＬの寄生
容量を低減することができ、情報蓄積用容量素子Ｃに蓄
積される蓄積電荷の検出感度を向上することができる。
【０１３２】周辺回路部Ｂの酸化シリコン膜１１９の上
部には第１層目の配線１３０Ａ、１３０Ｂ、１３０Ｃ、
１３０Ｄ、１３０Ｅが形成されている。配線１３０Ａ、
１３０Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅは、前記ビッ
ト線ＢＬと同様、ＴｉＮ膜とＷ膜とを積層した２層の導
電膜で構成されている。配線１３０Ａの一端は、接続孔
１２４を通じてシェアードＭＩＳＦＥＴＱｓｈｒのソー
ス領域、ドレイン領域の他方（ｎ+ 型半導体領域１１
３）と電気的に接続されており、他端は接続孔１２５を
通じてｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ド
レイン領域の一方（ｐ+ 型半導体領域１１５）と電気的
に接続されている。配線１３０Ｂは接続孔１２６を通じ
て２つのｐチャネル型ＭＩＳＦＥＴＱｐに共用されるソ
ース領域、ドレイン領域（ｐ+ 型半導体領域１１５）と
電気的に接続されている。配線１３０Ｃの一端は、接続
孔１２７を通じてｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の他方（ｐ+ 型半導体領域１１
５）と電気的に接続され、他端は接続孔１２８を通じて
ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン
領域の一方（ｎ+ 型半導体領域１１３）と電気的に接続
されている。配線１３０Ｄは接続孔１２９を通じて２つ
のｎチャネル型ＭＩＳＦＥＴＱｎに共用されるソース領
域、ドレイン領域（ｎ+ 型半導体領域１１３）と電気的
に接続されている。そして配線１３０Ｅの一端は、接続
孔１３０を通じてｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス領域、ドレイン領域の他方（ｎ+ 型半導体領域１１
３）と電気的に接続されている。またｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒの
ｎ+ 型半導体領域１１３の表面およびｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ+ 型半導体領域１１５の表面には低抵
抗のチタンシリサイド層１１６が形成され、配線１３０
Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅのコンタ
クト抵抗が低減されるようになっている。
【０１３３】ビット線ＢＬおよび配線１３０Ａ、１３０
Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅの上部には、酸化シ
リコン膜１３１および窒化シリコン膜１３２が形成され
ている。メモリセル部Ａの窒化シリコン膜１３２の上部
には、蓄積電極（下部電極）１３３、容量絶縁膜１３４
およびプレート電極（上部電極）１３５で構成された情
報蓄積用容量素子Ｃが形成されている。
【０１３４】情報蓄積用容量素子Ｃの蓄積電極１３３
は、多結晶シリコン膜で構成され、接続孔１３７を介し
て多結晶シリコンのプラグ１２０に接続される多結晶シ
リコン膜１３３ａと、接続孔１３７を開口する際にいわ
ゆるハードマスクとして機能する多結晶シリコン膜１３
３ｂおよびサイドウォールスペーサ１３３ｃと、半導体
基板１０１に対して垂直に立設して形成され、クラウン
形状の側壁をなす多結晶シリコン膜１３３ｄとから構成
される。蓄積電極１３３は、プラグ１２０を埋め込んだ
接続孔１２２を通じてメモリセル選択用ＭＩＳＦＥＴＱ
ｔのソース領域、ドレイン領域の他方（ｎ型半導体領域
１０９）と電気的に接続される。容量絶縁膜１３４はた
とえばシリコン酸化膜およびシリコン窒化膜の積層膜で
構成されており、プレート電極１３５はたとえば多結晶
シリコン膜で構成されている。
【０１３５】情報蓄積用容量素子Ｃの上部には、下層か
ら順に酸化シリコン膜１３８、ＳＯＧ(Spin On Glass)
膜１３９および酸化シリコン膜１４０が形成されてい
る。酸化シリコン膜１４０の上部には第２層目の配線１
４１が形成されている。配線１４１は、情報蓄積用容量
素子Ｃのプレート電極１３５の上部の絶縁膜（酸化シリ
コン膜１４０、ＳＯＧ膜１３９および酸化シリコン膜１
３８）に開孔した接続孔１４２を通じてプレート電極１
３５と電気的に接続されており、プレート電極１３５に
プレート電圧（Ｖdd/2）を供給する。また、他の配線１
４１は、周辺回路部Ｂの第１層目の配線１３０Ｃの上部
の絶縁膜（酸化シリコン膜１４０、ＳＯＧ膜１３９、酸
化シリコン膜１３８、および酸化シリコン膜１３１）に
開孔した接続孔１４３を通じて配線１３０Ｃと電気的に
接続されている。配線１４１とプレート電極１３５とを
接続する接続孔１４２の内部、および配線１４１と配線
１３０Ｂとを接続する接続孔１４３の内部には、Ｗのプ
ラグ１４４が埋め込まれている。
【０１３６】配線１４１の上部には、例えば酸化シリコ
ン膜、ＳＯＧ膜および酸化シリコン膜を積層した３層の
絶縁膜などで構成された層間絶縁膜を介して第３層目の
配線が形成され、さらにその上部には、酸化シリコン膜
と窒化シリコン膜とを積層した２層の絶縁膜などで構成
されたパッシベーション膜が形成されているが、それら
の図示は省略する。
【０１３７】次に、本実施の形態のＤＲＡＭの製造方法
を図２４〜図４１を用いて詳細に説明する。
【０１３８】まず、図２４に示すように、１〜１０Ωcm
程度の比抵抗を有するｐ- 型の半導体基板１０１の表面
に選択酸化（ＬＯＣＯＳ）法でフィールド酸化膜１０４
を形成した後、メモリセルを形成する領域（メモリセル
部Ａ）と周辺回路部Ｂのｎチャネル型ＭＩＳＦＥＴＱｎ
およびシェアードＭＩＳＦＥＴＱｓｈｒを形成する領域
の半導体基板１０１にｐ型不純物（ホウ素（Ｂ))をイオ
ン注入してｐ型ウエル１０２ａ、１０２ｂを形成し、周
辺回路部Ｂのｐチャネル型ＭＩＳＦＥＴＱｐを形成する
領域の半導体基板１０１にｎ型不純物（リン（Ｐ))をイ
オン注入してｎ型ウエル１０２ｃを形成する。続いて、
メモリセル部Ａにｎ型不純物（リン（Ｐ))をイオン注入
してｎ型ウエル１０３を形成する。さらにｐ型ウエル１
０２ａ、１０２ｂにｐ型不純物（Ｂ）をイオン注入して
ｐ型チャネルストッパ層１０５を形成し、ｎ型ウエル１
０２ｃにｎ型不純物（Ｐ）をイオン注入してｎ型チャネ
ルストッパ層１０６を形成する。周辺回路部Ｂのｐ型ウ
エル１０２ｂとメモリセル部Ａのｐ型ウエル１０２ａ
は、別工程で形成してもよい。
【０１３９】その後、フィールド酸化膜１０４で囲まれ
たｐ型ウエル１０２ａ、１０２ｂ、ｎ型ウエル１０２ｃ
のそれぞれのアクティブ領域の表面に熱酸化法でゲート
酸化膜１０７を形成し、さらにこのゲート酸化膜１０７
を通じてｐ型ウエル１０２ａ、１０２ｂおよびｎ型ウエ
ル１０２ｃにＭＩＳＦＥＴのしきい値電圧（Ｖth）を調
整するための不純物をイオン注入する。ウエル（ｐ型ウ
エル１０２ａ、１０２ｂ、ｎ型ウエル１０２ｃ）を形成
するためのイオン注入、チャネルストッパ層（ｐ型チャ
ネルストッパ層１０５、ｎ型チャネルストッパ層１０
６）を形成するためのイオン注入およびＭＩＳＦＥＴの
しきい値電圧（Ｖth）を調整するためのイオン注入のう
ち、不純物の導電型が同一のものについては同一のフォ
トレジストマスクを使って同一工程で形成してもよい。
また、メモリセル選択用ＭＩＳＦＥＴＱｔのしきい値電
圧（Ｖth）を調整するためのイオン注入と周辺回路部Ｂ
のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、シェ
アードＭＩＳＦＥＴＱｓｈｒ、ｐチャネル型ＭＩＳＦＥ
ＴＱｐ）のしきい値電圧（Ｖth）を調整するためのイオ
ン注入を別工程で行い、しきい値電圧（Ｖth）をそれぞ
れのＭＩＳＦＥＴで独立に調整してもよい。
【０１４０】次に、図２５に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線
ＷＬ）、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアー
ドＭＩＳＦＥＴＱｓｈｒのゲート電極１０８Ｂおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極１０８Ｃを形
成する。ゲート電極１０８Ａ（ワード線ＷＬ）およびゲ
ート電極１０８Ｂ、１０８Ｃは、例えば半導体基板１０
１上にＣＶＤ法でｎ型の多結晶シリコン膜、ＷＳｉ2 膜
および窒化シリコン膜１１０を順次堆積した後、フォト
レジストをマスクにしたエッチングでこれらの膜をパタ
ーニングして同時に形成する。あるいはＣＶＤ法でｎ型
の多結晶シリコン膜を堆積し、次いでスパッタリング法
でＴｉＮ膜とＷ膜とを堆積し、さらにＣＶＤ法で窒化シ
リコン膜１１０を堆積した後、フォトレジストをマスク
にしたエッチングでこれらの膜をパターニングして同時
に形成する。ＴｉＮ膜は、多結晶シリコン膜とＷ膜との
反応を防止するバリアメタルとして使用される。ゲート
電極１０８Ａ（ワード線ＷＬ）およびゲート電極１０８
Ｂ、１０８Ｃは、例えばｎ型の多結晶シリコン膜上にＴ
ｉＮ膜（またはＷＮ（タングステンナイトライド）膜）
とＴｉシリサイド膜とを積層した３層の導電膜など、よ
り低抵抗の材料で構成することもできる。
【０１４１】次に、図２６に示すように、ｐ型ウエル１
０２ａ、１０２ｂにｎ型不純物（Ｐ）をイオン注入して
メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域１
０９とｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアード
ＭＩＳＦＥＴＱｓｈｒのｎ-型半導体領域１１２とをゲ
ート電極１０８Ａ、１０８Ｂに対して自己整合（セルフ
アライン）で形成し、ｎ型ウエル１０２ｃにｐ型不純物
（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦＥＴＱｐ
のｐ- 型半導体領域１１４をゲート電極１０８Ｃに対し
て自己整合（セルフアライン）で形成する。このとき、
メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域１
０９を形成するためのイオン注入と、ｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒの
ｎ- 型半導体領域１１２を形成するためのイオン注入と
を別工程で行い、ソース領域、ドレイン領域の不純物濃
度をそれぞれのＭＩＳＦＥＴで独立に調整してもよい。
【０１４２】次に、図２７に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線
ＷＬ）、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアー
ドＭＩＳＦＥＴＱｓｈｒのゲート電極１０８Ｂおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極１０８Ｃの各
側壁にサイドウォールスペーサ１１１を形成する。サイ
ドウォールスペーサ１１１は、ＣＶＤ法で堆積した窒化
シリコン膜を異方性エッチングで加工して形成する。次
いで、周辺回路部Ｂのｐ型ウエル１０２ｂにｎ型不純物
（Ｐ）をイオン注入してｎチャネル型ＭＩＳＦＥＴＱｎ
およびシェアードＭＩＳＦＥＴＱｓｈｒのｎ+ 型半導体
領域１１３をサイドウォールスペーサ１１１に対して自
己整合（セルフアライン）で形成し、ｎ型ウエル１０２
ｃにｐ型不純物（Ｂ）をイオン注入してｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ+ 型半導体領域１１５をサイドウォ
ールスペーサ１１１に対して自己整合（セルフアライ
ン）で形成する。周辺回路部Ｂを構成するｎチャネル型
ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈ
ｒのソース領域、ドレイン領域、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース領域、ドレイン領域は、必要に応じて
それらの一方または両方をシングルドレイン構造や二重
拡散ドレイン(Double Diffused Drain) 構造などで構成
することもできる。
【０１４３】次に、図２８に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線
ＷＬ）、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアー
ドＭＩＳＦＥＴＱｓｈｒのゲート電極１０８Ｂおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極１０８Ｃのそ
れぞれの上部にＣＶＤ法で酸化シリコン膜１１７とＢＰ
ＳＧ膜１１８とを堆積した後、化学的機械研磨(Chemica
l Mechanical Polishing; ＣＭＰ）法でＢＰＳＧ膜１１
８を研磨し、その表面を平坦化する。
【０１４４】次に、図２９に示すように、ＢＰＳＧ膜１
１８上にＣＶＤ法で多結晶シリコン膜（図示せず）を堆
積した後、フォトレジストをマスクにして多結晶シリコ
ン膜をエッチングし、次いで多結晶シリコン膜をマスク
にしてＢＰＳＧ膜１１８、酸化シリコン膜１１７および
ゲート酸化膜１０７をエッチングすることにより、メモ
リセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン
領域の一方（ｎ型半導体領域１０９）の上部に接続孔１
２１を形成し、他方（ｎ型半導体領域１０９）の上部に
接続孔１２２を形成する。
【０１４５】このとき、メモリセル選択用ＭＩＳＦＥＴ
Ｑｔのゲート電極１０８Ａ（ワード線ＷＬ）の上部に形
成された窒化シリコン膜１１０と側壁に形成された窒化
シリコンのサイドウォールスペーサ１１１は、酸化シリ
コン系の絶縁膜（ＢＰＳＧ膜１１８、酸化シリコン膜１
１７およびゲート酸化膜１０７）とはエッチング速度が
異なるので、ほとんどエッチングされずに残る。すなわ
ち、接続孔１２１、１２２を形成するためのドライエッ
チングに用いるガスは、酸化シリコン膜のエッチングレ
ートは高いが、窒化シリコン膜のエッチングは低い。こ
れにより、ｎ型半導体領域１０９に接する領域が上記フ
ォトレジストのマスクを形成するのに用いた露光光の解
像度よりも小さい径で構成される微細な接続孔１２１、
１２２をサイドウォールスペーサ１１１に対して自己整
合（セルフアライン）で形成することができるので、メ
モリセルサイズの縮小を図ることができる。
【０１４６】次に、接続孔１２１、１２２の内部に多結
晶シリコンのプラグ１２０を埋め込む。このプラグ１２
０は、前記した図示しない多結晶シリコン膜の上部にＣ
ＶＤ法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜１
１８の上部の多結晶シリコン膜をエッチバックで除去し
て形成する。このとき、エッチングのマスクに用いた多
結晶シリコン膜も同時に除去する。プラグ１２０を構成
する多結晶シリコン膜にはｎ型の不純物（Ｐ）がドープ
される。この不純物は、接続孔１２１、１２２を通じて
メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域１
０９、１０９（ソース領域、ドレイン領域）に拡散し、
ｎ型半導体領域１０９、１０９よりも高不純物濃度の半
導体領域（図示せず）が形成される。
【０１４７】次に、図３０に示すように、ＢＰＳＧ膜１
１８の上部にＣＶＤ法で酸化シリコン膜１１９を堆積
し、次いで周辺回路部Ｂ領域を覆い、ビット線ＢＬの上
部に開孔を有するフォトレジストをマスクにしたエッチ
ングで接続孔１２１の上部の酸化シリコン膜１１９を除
去し、ビット線ＢＬが形成される領域のプラグ１２０を
露出させた後、メモリセル形成領域を覆い、周辺回路部
Ｂ領域に開孔を有するフォトレジストをマスクにして周
辺回路部Ｂの酸化シリコン膜１１９、ＢＰＳＧ膜１１
８、酸化シリコン膜１１７およびゲート酸化膜１０７を
エッチングすることにより、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ、シェアードＭＩＳＦＥＴＱｓｈｒおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の上
部に接続孔１２３、１２４、１２５、１２６、１２７、
１２８、１２９、１３０を形成する。
【０１４８】次に、接続孔１２３〜１３０の底部に露出
したｎ+ 型半導体領域１１３、１１５の表面と、ビット
線ＢＬが接続されるプラグ１２０の表面とにチタンシリ
サイド層１１６を形成する。チタンシリサイド層１１６
は、スパッタリング法で堆積したＴｉ膜をアニールして
Ｓｉ基板（ｎ+ 型半導体領域１１３、ｐ+ 型半導体領域
１１５）および多結晶シリコン（プラグ１２０）と反応
させた後、酸化シリコン膜１１９上に残った未反応のＴ
ｉ膜をウェットエッチングで除去して形成する。このチ
タンシリサイド層１１６の形成により、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒ
のｎ+ 型半導体領域１１３、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのｐ+ 型半導体領域１１５およびプラグ１２０とそ
れらに接続される配線（ビット線ＢＬ、配線１３０Ａ〜
Ｅ）とのコンタクト抵抗が低減される。
【０１４９】次に、接続孔１２３〜１３０の内面および
ビット線ＢＬが接続されるプラグ１２０の表面ならびに
酸化シリコン膜１１９の表面に、ビット線ＢＬおよび配
線１３０Ａ〜Ｅを構成するＴｉＮ膜１４５とＷ膜１４６
とを堆積する。ＴｉＮ膜１４５およびＷ膜１４６の堆積
はスパッタリング法を用いることができる。なお、この
とき、ＴｉＮ膜１４５およびＷ膜１４６の膜厚は、配線
１３０Ａ〜Ｅの膜厚となるように調整する。
【０１５０】次に、図３１に示すように、フォトレジス
ト膜１４７をマスクとしてメモリセル部ＡのＷ膜１４６
をエッチングし、薄膜化する。このフォトレジスト膜１
４７は、メモリセル部を覆い、周辺回路部を露出するパ
ターンを有し、フォトレジスト膜の境界は、図２２のＩ
の境界線で示される。エッチングには公知のドライエッ
チング法を用いることができる。なお、この薄膜化によ
り、メモリセル部ＡのＷ膜１４６の膜厚が、ビット線Ｂ
Ｌの膜厚と等しくなるように調整する。膜厚の調整は、
たとえばドライエッチング法の処理時間により制御でき
る。
【０１５１】このように、ビット線ＢＬとなる領域のＷ
膜１４６を薄膜化するため、ビット線ＢＬの寄生容量を
低減することができる。また、このようなメモリセル部
ＡのＷ膜１４６の薄膜化は特に複雑な工程を増加するも
のではなく、工程時間を長くする弊害もない。したがっ
て、スループットを低下させることなくビット線ＢＬの
寄生容量を低減し、かつ、配線１３０Ａ〜Ｅのシート抵
抗を低下することが可能である。
【０１５２】なお、本実施の形態では、フォトレジスト
膜１４７をシェアードＭＩＳＦＥＴＱｓｈｒの上部を境
に形成せず、境界領域Ｄを境に形成している。図２２に
示した境界線Ｉは、メモリセルとシェアードＭＩＳＦＥ
ＴＱｓｈｒの間の領域に位置する。このようにフォトレ
ジスト膜１４７は境界領域Ｄの範囲内でその境界が形成
されればよく、特にアライメントの精度を上げる必要が
ない。したがってフォトレジスト膜１４７の形成工程に
マージンを持たせることが可能である。
【０１５３】次に、図３２に示すように、Ｗ膜１４６上
にフォトレジスト膜１４８を形成し、これをマスクにし
たエッチングでＷ膜１４６およびＴｉＮ膜１４５をパタ
ーニングして、図３３に示すようにビット線ＢＬおよび
配線１３０Ａ〜Ｅを同時に形成する。なお、メモリセル
部ＡではＷ膜１４６の膜厚が薄いため、このエッチング
工程によりメモリセル部Ａの酸化シリコン膜１１９ある
いはＢＰＳＧ膜１１８が周辺回路部Ｂでのそれよりも過
剰にエッチングされることとなるが、図示は省略してい
る。また、ビット線ＢＬおよび配線１３０Ａ〜Ｅは、例
えばＴｉＮ膜（またはＷＮ膜）とＴｉシリサイド膜とを
積層した２層の導電膜など、より低抵抗の材料で構成す
ることもできる。
【０１５４】次に、図３４に示すように、ビット線ＢＬ
および配線１３０Ａ〜Ｅを覆う酸化シリコン膜１３１を
堆積する。酸化シリコン膜１３１は段差被覆性に優れた
ＥＣＲＣＶＤ法で堆積する。なお、ＥＣＲＣＶＤ法で堆
積した酸化シリコン膜に代えて、ＢＰＳＧ膜またはＳＯ
Ｇ膜等埋め込み性、平坦性に優れた膜を用いることも可
能である。
【０１５５】次に、図３５に示すように、酸化シリコン
膜１３１をＣＭＰ法により平坦化し、その後、窒化シリ
コン膜１３２を堆積する。さらに酸化シリコン膜１４９
を堆積する。
【０１５６】次に、図３６に示すように、多結晶シリコ
ン膜１３３ｂを堆積した後、フォトレジストをマスクに
して多結晶シリコン膜１３３ｂをエッチングし、開口を
形成する。この開口は後に接続孔１３７が形成される位
置に形成する。さらに、多結晶シリコン膜（図示せず）
を堆積した後、これを異方性エッチングによりエッチン
グし、前記開口に多結晶シリコン膜からなるサイドウォ
ールスペーサ１３３ｃを形成する。その後、多結晶シリ
コン膜１３３ｂおよびサイドウォールスペーサ１３３ｃ
をマスクとして、酸化シリコン膜１４９、窒化シリコン
膜１３２および酸化シリコン膜１３１をエッチングする
ことにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソー
ス領域、ドレイン領域の他方（ｎ型半導体領域１０９）
の上部に形成された接続孔１２２の上部に接続孔１３７
を形成する。このように多結晶シリコン膜１３３ｂおよ
びサイドウォールスペーサ１３３ｃをマスクとして接続
孔１３７を形成するため、フォトリソグラフィの最小解
像度以下の寸法で接続孔１３７を加工することができ、
ビット線ＢＬが露出し、情報蓄積用容量素子Ｃと短絡す
る恐れが少ない。
【０１５７】次に、図３７に示すように、接続孔１３７
の内部を含む多結晶シリコン膜１３３ｂおよびサイドウ
ォールスペーサ１３３ｃ上に多結晶シリコン膜１３３ａ
および酸化シリコン膜１５０を堆積し、フォトレジスト
膜をマスクとして酸化シリコン膜１５０、多結晶シリコ
ン膜１３３ａ、１３３ｂをエッチングする。その後、フ
ォトレジスト膜を除去し、多結晶シリコン膜１５１を堆
積する。
【０１５８】次に、図３８に示すように、多結晶シリコ
ン膜１５１を異方性エッチングによりエッチングして、
酸化シリコン膜１４９上の多結晶シリコン膜１５１を除
去する。異方性エッチングによりエッチングされるた
め、酸化シリコン膜１５０および多結晶シリコン膜１３
３ａ、１３３ｂの側面の多結晶シリコン膜１５１は残
り、情報蓄積用容量素子Ｃの蓄積電極１３３の立設した
側壁をなす多結晶シリコン膜１３３ｄが形成される。さ
らに、ウェットエッチングにより酸化シリコン膜１４
９、１５０を除去する。このようにして多結晶シリコン
膜１３３ａ〜ｄからなる蓄積電極１３３が完成する。な
お、このウェットエッチングの際には窒化シリコン膜１
３２がエッチストッパとして機能する。
【０１５９】次に、図３９に示すように、蓄積電極１３
３の上部に窒化シリコン膜および酸化シリコン膜の積層
膜を形成し、さらにその上部に多結晶シリコン膜を堆積
する。その後、フォトレジスト膜１５２をマスクとして
前記多結晶シリコン膜および窒化シリコン膜と酸化シリ
コン膜との積層膜をエッチングすることにより、窒化シ
リコン膜および酸化シリコン膜の積層膜からなる容量絶
縁膜１３４および多結晶シリコン膜からなるプレート電
極１３５を形成する。フォトレジスト膜１５２をマスク
に、同時に窒化シリコン膜１３２も除去する。このよう
にして蓄積電極１３３、容量絶縁膜１３４およびプレー
ト電極１３５で構成された情報蓄積用容量素子Ｃを形成
する。容量絶縁膜１３４としては他に酸化タンタル膜、
ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3)などの高誘電体材料
や、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3)、ＰＬＴ（ＰｂＬ
ａX Ｔｉ1-X Ｏ3)、ＰＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉ
Ｏ3、ＢａＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂ
ｉ4 Ｔｉ3 Ｏ12、ＢａＭｇＦ4 、Ｙ1 系（ＳｒＢｉ2(Ｎ
ｂ，Ｔａ)2Ｏ9)などの強誘電体材料で構成することもで
きる。またプレート電極１３５は、ＴｉＮ膜、Ｗシリサ
イド／ＴｉＮ、Ｔａ、Ｃｕ、Ａｇ、Ｐｔ、Ｉｒ、ＩｒＯ
2 、Ｒｈ、ＲｈＯ2 、Ｏｓ、ＯｓＯ2 、Ｒｕ、Ｒｕ
Ｏ2 、Ｒｅ、ＲｅＯ3 、Ｐｄ、Ａｕなどの金属膜もしく
は導電性金属酸化物膜などで構成することもできる。
【０１６０】次に、図４０に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜１３８を堆
積し、次いでその上部にＳＯＧ膜１３９をスピン塗布
し、さらにその上部にＣＶＤ法で酸化シリコン膜１４０
を堆積した後、図４１に示すように、フォトレジストを
マスクにして情報蓄積用容量素子Ｃのプレート電極１３
５の上部の絶縁膜（酸化シリコン膜１４０、ＳＯＧ膜１
３９および酸化シリコン膜１３８）をエッチングするこ
とにより接続孔１４２を形成する。また同時に、周辺回
路部Ｂの第１層目の配線１３０Ｃの上部の絶縁膜（酸化
シリコン膜１４０、ＳＯＧ膜１３９、酸化シリコン膜１
３８、および酸化シリコン膜１３１）をエッチングする
ことにより接続孔１４３を形成する。
【０１６１】さらに、接続孔１４２、１４３の内部にＷ
のプラグ１４４を埋め込む。プラグ１４４は、酸化シリ
コン膜１４０の上部にＣＶＤ法で堆積したＷ膜をエッチ
バックして形成する。プラグ１４４は、ＴｉＮ膜とＷ膜
との積層膜などで構成することもできる。
【０１６２】その後、酸化シリコン膜１４０の上部に第
２層目の配線１４１を形成することにより、前記図２１
に示すＤＲＡＭが略完成する。配線１４１は、酸化シリ
コン膜１４０の上部にスパッタリング法でＴｉＮ膜、Ａ
ｌ合金膜およびＴｉＮ膜を堆積した後、フォトレジスト
をマスクにしたエッチングでこれらの膜をパターニング
して同時に形成する。配線１４１は、ＴｉＮ膜とＣｕ膜
との積層膜などで構成することもできる。
【０１６３】本実施の形態のＤＲＡＭおよびその製造方
法によれば、ビット線ＢＬの膜厚を薄くし、配線１３０
Ａ〜Ｅの膜厚を厚くすることができる。この結果、ビッ
ト線ＢＬの寄生容量を低減し、配線１３０Ａ〜Ｅの抵抗
を低減でき、ＤＲＡＭの蓄積電荷の検出感度の向上およ
び周辺回路の高速化を図ることができる。
【０１６４】また、本実施の形態では、ビット線ＢＬと
配線１３０Ａ〜Ｅの膜厚の相違する位置を境界領域Ｄに
設定するため、Ｗ膜１４６の薄膜化を行うためのフォト
レジスト膜１４７のフォトリソグラフィのアライメント
余裕を大きくすることができる。
【０１６５】（実施の形態８）図４２および図４３は、
本発明の他の実施の形態であるＤＲＡＭの製造方法を工
程順に示した断面図である。
【０１６６】本実施の形態８のＤＲＡＭは、実施の形態
７で説明したＤＲＡＭとほぼ同様な構成を有するもので
あり、ビット線ＢＬおよび配線１３０Ａ〜Ｅを構成する
ＴｉＮ膜１５３およびＷ膜１５４の膜厚が相違するもの
である。
【０１６７】本実施の形態８のＤＲＡＭの製造方法を以
下に説明する。まず、実施の形態７における図２９まで
の工程は同様である。
【０１６８】次に、図４２に示すように、実施の形態７
における図３０の工程と同様にＴｉＮ膜１５３およびＷ
膜１５４を堆積する。ここで、ＴｉＮ膜１５３は実施の
形態７におけるＴｉＮ膜１４５よりも厚く堆積する。す
なわち、メモリセル部Ａにおけるビット線ＢＬの要求抵
抗値が確保できる程度にＴｉＮ膜１５３の膜厚を調整す
る。また、ＴｉＮ膜１５３およびＷ膜１５４の膜厚は、
周辺回路部Ｂにおける配線１３０Ａ〜Ｅの要求抵抗値が
確保できる程度に堆積する。
【０１６９】次に、図４３に示すように、フォトレジス
ト膜１５５をマスクとしてＷ膜１５４をエッチングす
る。このエッチングの際、エッチングは、タングステン
がエッチングされやすく、窒化チタンはエッチングされ
にくい条件で行う。このように、窒化チタンがエッチン
グされにくい条件でＷ膜１５４をエッチングするため、
オーバーエッチングをかけてもＴｉＮ膜１５３はエッチ
ングされず、メモリセル部Ａの膜厚をＴｉＮ膜１５３の
膜厚として安定に形成できる。このため、実施の形態７
のようにタングステン膜の膜厚を時間で制御して調整す
る必要がない。この結果、工程を安定にすることができ
る。
【０１７０】なお、この後の工程は、実施の形態７と同
様であるため説明を省略する。
【０１７１】（実施の形態９）図４４〜図４８は、本発
明の他の実施の形態であるＤＲＡＭの製造方法を工程順
に示した断面図である。
【０１７２】まず、実施の形態７における図２８までの
工程と同様にＢＰＳＧ膜１１８を形成し、その表面を平
坦化する。ただし、本実施の形態９では、図４４に示す
ように実施の形態７のＢＰＳＧ膜１１８よりもビット線
ＢＬと配線１３０Ａ〜Ｅの膜厚の差分以上厚く形成す
る。
【０１７３】次に、図４５に示すように実施の形態７と
同様に多結晶シリコン膜からなるプラグ１２０を形成す
る。
【０１７４】次に、図４６に示すようにメモリセル部Ａ
を覆うフォトレジスト膜１５６を形成し、これをマスク
として周辺回路部ＢのＢＰＳＧ膜１１８をドライエッチ
ングにより異方性エッチングを行う。このＢＰＳＧ膜１
１８のエッチング深さは、ビット線ＢＬと配線１３０Ａ
〜Ｅとの膜厚差に相当する寸法とする。
【０１７５】なお、フォトレジスト膜１５６の境界は境
界領域Ｄに設定する。このように境界領域Ｄを境として
フォトレジスト膜１５６を形成するため、マスクの合わ
せ余裕が大きく、フォトリソグラフィ工程を容易にする
ことができる。
【０１７６】次に、図４７に示すように、実施の形態７
と同様に酸化シリコン膜１１９、ＴｉＮ膜１４５および
Ｗ膜１４６を堆積し、さらに、図４８に示すように、Ｗ
膜１４６の表面を平坦化する。平坦化にはＣＭＰ法を用
いることができる。
【０１７７】この後、Ｗ膜１４６およびＴｉＮ膜１４５
をパターニングしてビット線ＢＬおよび配線１３０Ａ〜
Ｅを形成するが、実施の形態７と同様であるため説明を
省略する。
【０１７８】本実施の形態９では、Ｗ膜１４６およびＴ
ｉＮ膜１４５をパターニングする前にＷ膜１４６の表面
が平坦化されているため、Ｗ膜１４６およびＴｉＮ膜１
４５のパターニングを高精度に行うことができる。すな
わちパターニングの際のフォトリソグラフィでのフォー
カスは凸凹形状を有する基板を基準に行う必要がなく、
良好な平坦面を基準にフォーカスすることができる。こ
の結果フォトリソグラフィ工程を安定にすることができ
る。
【０１７９】（実施の形態１０）図４９〜図５１は、本
発明のさらに他の実施の形態であるＤＲＡＭの製造方法
を工程順に示した断面図である。
【０１８０】図４９に示すように、実施の形態９と同様
にフォトレジスト膜１５６を形成する。その後、ＢＰＳ
Ｇ膜１１８をエッチングするが、本実施の形態１０では
ドライエッチングではなくウェットエッチングを用い
る。ウェットエッチングは等方性エッチングであるた
め、段差部１５７は丸みを帯びる。なお、エッチングの
深さは、実施の形態９と同様にビット線ＢＬと配線１３
０Ａ〜Ｅとの膜厚差に相当する寸法とする。
【０１８１】次に、図５０に示すように酸化シリコン膜
１１９、ＴｉＮ膜１４５およびＷ膜１４６を堆積し、さ
らに、図５１に示すように、Ｗ膜１４６の表面を平坦化
する。平坦化にはＣＭＰ法を用いることができる。
【０１８２】この後、Ｗ膜１４６およびＴｉＮ膜１４５
をパターニングしてビット線ＢＬおよび配線１３０Ａ〜
Ｅを形成するが、実施の形態７と同様であるため説明を
省略する。
【０１８３】本実施の形態１０によれば、実施の形態９
と同様に、Ｗ膜１４６の表面が平坦であることから得ら
れる利点に加えて、段差部１５７が丸みを帯びているた
め、酸化シリコン膜１１９、ＴｉＮ膜１４５およびＷ膜
１４６の段差被覆性が向上し、工程のマージンを増加し
て安定にすることができる。すなわち、急峻な段差部で
は段差部の酸化シリコン膜１１９、ＴｉＮ膜１４５また
はＷ膜１４６にボイドを形成する場合があり、このよう
なボイドの存在する状態でＣＭＰによる平坦化を行え
ば、膜を損傷等する可能性があるが、本実施の形態では
そのような不具合は発生しない。また、ボイドの存在
は、配線等の信頼性を低下させる要因となり得るが、本
実施の形態では、そのような心配もない。
【０１８４】（実施の形態１１）図５２〜図５８は、本
発明の他の実施の形態であるＤＲＡＭの製造方法を工程
順に示した断面図である。
【０１８５】まず、実施の形態１０における図４９の工
程と同様にＢＰＳＧ膜１１８をウェットエッチングす
る。なお、エッチングの深さは、実施の形態１０と同様
にビット線ＢＬと配線１３０Ａ〜Ｅとの膜厚差に相当す
る寸法とする。その後、図５２に示すように、フォトレ
ジスト膜１５６を除去する。
【０１８６】次に、図５３に示すように窒化シリコン膜
１５９および酸化シリコン膜１６０を順次堆積し、図５
４に示すように酸化シリコン膜１６０の表面を平坦化す
る。
【０１８７】次に、図５５に示すように、ビット線ＢＬ
および配線１３０Ａ〜Ｅが形成される領域に開口を有す
るフォトレジスト膜１６１を形成し、図５６に示すよう
に、フォトレジスト膜１６１をマスクとして酸化シリコ
ン膜１６０および窒化シリコン膜１５９をエッチングす
る。このエッチングの際には、まず酸化シリコンがエッ
チングされやすく、窒化シリコンがエッチングされにく
い条件で酸化シリコン膜１６０をエッチングする。この
ような条件では窒化シリコン膜１５９がエッチングされ
ないため酸化シリコン膜１６０の膜厚が図示のように相
違していても十分なオーバーエッチングを行うことが可
能であり、窒化シリコン膜１５９に沿った形状、すなわ
ちメモリセル部Ａと周辺回路部Ｂとの段差に応じた形状
で酸化シリコン膜１６０をエッチングすることができ
る。酸化シリコン膜１６０がエッチングされた後、露出
している窒化シリコン膜１５９をエッチングする。この
場合は窒化シリコンがエッチングされやすい条件でエッ
チングする。このような条件では酸化シリコン膜もエッ
チングされるが窒化シリコン膜１５９の膜厚が十分薄く
設定することによりオーバーエッチングの影響を小さく
できる。
【０１８８】次に、図５７に示すように、タングステン
膜１６２を堆積する。その後、タングステン膜１６２を
ＣＭＰ法により平坦化するとともにエッチバックし、図
５８に示すように、酸化シリコン膜１６０および窒化シ
リコン膜１５９に形成された溝内にタングステン膜１６
２を埋め込んでビット線ＢＬおよび配線１３０Ａ〜Ｅを
形成する。
【０１８９】この後の工程は、実施の形態７と同様であ
るため説明を省略する。
【０１９０】本実施の形態１１によれば、いわゆるダマ
シン法を用いてビット線ＢＬおよび配線１３０Ａ〜Ｅを
形成することができ、微細なパターニングが困難となる
タングステン等の金属膜を微細に加工することが可能と
なる。また、実施の形態７等で得られる利点が本実施の
形態１１でも得られることはいうまでもない。
【０１９１】なお、酸化シリコン膜１６０および窒化シ
リコン膜１５９に形成された溝内に埋め込む金属はタン
グステンには限られない。銅、白金、金等、高導電率な
材料を用いることが可能である。
【０１９２】（実施の形態１２）図５９〜図６６は、本
発明のさらに他の実施の形態であるＤＲＡＭの製造方法
を工程順に示した断面図である。
【０１９３】まず、実施の形態７における図２９までの
工程と同様にプラグ１２０を形成し、その後、図５９に
示すように接続孔１２３〜１３０をフォトレジスト膜を
マスクとして開口する。さらに実施の形態７と同様にチ
タンシリサイド層１１６を形成した後、窒化チタン膜お
よびタングステン膜を順次堆積し、このタングステン膜
および窒化チタン膜をエッチバックすることにより接続
孔１２３〜１３０内にタングステンプラグ１５８を形成
する。
【０１９４】次に、図６０に示すように、タングステン
膜１６３および酸化シリコン膜１６４を順次堆積したの
ち、図６１に示すようにフォトレジスト膜１６５をマス
クとして酸化シリコン膜１６４をエッチングする。この
際、フォトレジスト膜１６５の境界はシェアードＭＩＳ
ＦＥＴＱｓｈｒ上とする。なお、シェアードＭＩＳＦＥ
ＴＱｓｈｒは、図２２に示すように交互にずらせて形成
されているため、フォトレジスト膜１６５の境界のパタ
ーンもシェアードＭＩＳＦＥＴＱｓｈｒに合わせてジグ
ザグに形成する。図２２のIIに境界線を示す。
【０１９５】次に、図６２に示すように、タングステン
膜１６６を堆積し、図６３に示すようにタングステン膜
１６６の表面を平坦化する。平坦化はＣＭＰ法で行い、
酸化シリコン膜１６４上にタングステン膜１６６が残ら
ないように、酸化シリコン膜１６４も若干削る。
【０１９６】次に、タングステン膜１６３、１６６が除
去されるべき領域に開口を有するフォトレジスト膜１６
７を図６４に示すように形成する。
【０１９７】次に、図６５に示すように、フォトレジス
ト膜１６７をマスクとして酸化シリコン膜１６４をエッ
チングし、その後、図６６に示すように、フォトレジス
ト膜１６７をマスクとしてタングステン膜１６３、１６
６をエッチングする。これによりビット線ＢＬおよび配
線１３０Ａ〜Ｅを形成する。この後の工程は、実施の形
態７と同様であるため説明を省略する。
【０１９８】本実施の形態１２によれば、実施の形態７
で説明した効果に加えて、ビット線ＢＬをタングステン
膜１６３で構成するため、その膜厚の制御性を向上する
ことができる。すなわち、本実施の形態１２では、膜厚
の薄い領域であるビット線ＢＬをタングステン膜のエッ
チング等による薄膜化の手段を用いず、タングステン膜
１６３の堆積のみで形成している。薄膜の堆積は一般に
制御性が高く、よって、ビット線ＢＬの膜厚の均一性を
向上してＤＲＡＭの性能を向上できる。センスアンプの
精度はそのセンスアンプを挟むビット線間のバランスに
大きく依存するため、ビット線の膜厚を均一化し、その
寄生容量および抵抗値の均一性を向上することはセンス
アンプの感度を向上しＤＲＡＭの性能を向上することが
できる。
【０１９９】なお、タングステン膜１６３、１６６のエ
ッチングの際には、メモリセル部Ａでのタングステン膜
が薄くなっているため、図示のようにメモリセル部Ａで
オーバーエッチングが発生する。しかし、ＢＰＳＧ膜１
１８の膜厚をあらかじめ厚くすることによりこの問題は
回避できる。
【０２００】また、本実施の形態１２ではフォトレジス
ト膜１６５の境界をシェアードＭＩＳＦＥＴＱｓｈｒの
上としたが、タングステン膜１６３、１６６の膜厚が変
化する位置（図６５におけるＧ部）でのパターニング不
良が発生しても、このようなパターニング不良部を除去
するため、前記問題は顕在化する恐れがない。
【０２０１】（実施の形態１３）図６７〜図６９は、本
発明の他の実施の形態であるＤＲＡＭの製造方法を工程
順に示した断面図である。
【０２０２】まず、実施の形態１２における図５９の工
程と同様に、接続孔１２３〜１３０、チタンシリサイド
層１１６を形成し、接続孔１２３〜１３０内にタングス
テンプラグ１５８を形成する。
【０２０３】その後、タングステン膜１６８を堆積した
後、図６７に示すように、フォトレジスト膜１６７をマ
スクとしてタングステン膜１６８をパターニングする。
タングステン膜１６８の膜厚はビット線ＢＬの膜厚と同
じになるようにする。
【０２０４】次に、図６８に示すように、メモリセル部
Ａのタングステン膜１６８を覆うように酸化シリコン膜
１６９を形成する。酸化シリコン膜１６９は半導体基板
１０１の全面への酸化シリコン膜の堆積と、パターニン
グにより形成する。
【０２０５】次に、タングステン膜の選択ＣＶＤ法によ
り露出したタングステン膜１６８の表面に選択的にタン
グステン膜１７０を堆積する。これにより、タングステ
ン膜１６８と選択ＣＶＤ法によるタングステン膜１７０
からなる配線１３０Ａ〜Ｅが形成される。なお、ビット
線ＢＬはタングステン膜１６８により形成されている。
この後の工程は、実施の形態７と同様であるため説明を
省略する。
【０２０６】本実施の形態１３によれば、選択ＣＶＤ法
を用いて周辺回路部Ｂの配線を厚膜化するため、工程を
簡略化することができる。
【０２０７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０２０８】たとえば、前記実施の形態では、ビット線
および第１層目の配線を構成する導電膜にＷ膜を用いた
が、その他の導電膜、例えばアルミニウム合金膜、銅膜
などを用いてもよい。
【０２０９】また、実施の形態７〜１０では、配線１３
０Ａ〜Ｅと半導体基板１０１との接続はプラグを用いず
配線を構成する窒化チタン膜およびタングステン膜によ
り直接接続される例を示したが、実施の形態１１〜１３
と同様に窒化チタン膜をバリア層としたタングステンプ
ラグを用いても良い。
【０２１０】また、配線１３０Ａ〜Ｅと半導体基板１０
１とを接続するプラグは窒化チタン膜をバリア層とした
タングステンプラグに限られず、窒化チタン膜あるいは
スパッタタングステン膜を接着層としたブランケットＣ
ＶＤ法によるタングステンプラグであってもよい。
【０２１１】また、上記実施の形態では、ビット線ＢＬ
と半導体基板１０１との接続には多結晶シリコン膜から
なるプラグの例を示したが、図７０に示すようにビット
線ＢＬを構成する窒化チタン膜およびタングステン膜に
より直接接続されるものであってもよい。また、窒化チ
タン膜をバリア層としたタングステンプラグ、あるいは
窒化チタン膜あるいはスパッタタングステン膜を接着層
としたブランケットＣＶＤ法によるタングステンプラグ
であってもよい。
【０２１２】また、上記実施の形態では、情報蓄積用容
量素子Ｃの蓄積電極（下部電極）が多結晶シリコン膜か
らなるプラグを介して半導体基板１０１と接続される例
を示したが、図７１に示すようにプラグを介さず、下部
電極を構成する多結晶シリコン膜の一部により直接半導
体基板１０１に接続されるものであってもよい。
【０２１３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０２１４】本発明によれば、ビット線と周辺回路の第
１層配線とが同一層に形成される半導体集積回路装置に
おいて、ビット線の寄生容量を低減するとともに、周辺
回路の配線の抵抗を低減できる。
【０２１５】また、寄生容量の低いビット線および周辺
回路部の低抵抗の配線を同一過程において形成すること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図５】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭを形成
した半導体チップの全体平面図である。
【図２０】図１９の一部を示す拡大平面図である。
【図２１】実施の形態７のＤＲＡＭのメモリアレイとそ
れに隣接する周辺回路の各一部を示す半導体基板の要部
断面図であり、図２２におけるXXI-XXI 線断面図であ
る。
【図２２】実施の形態７のＤＲＡＭのメモリセルを構成
する導電層と周辺回路のＭＩＳＦＥＴを構成する導電層
の各パターンを示す平面図である。
【図２３】実施の形態７のＤＲＡＭのメモリアレイとそ
れに隣接する周辺回路の各一部を示す回路図である。
【図２４】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図２５】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図２６】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図２７】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図２８】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図２９】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３０】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３１】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３２】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３３】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３４】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３５】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３６】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３７】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３８】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図３９】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４０】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４１】実施の形態７のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４２】実施の形態８のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４３】実施の形態８のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４４】実施の形態９のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４５】実施の形態９のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４６】実施の形態９のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４７】実施の形態９のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４８】実施の形態９のＤＲＡＭの製造方法を工程順
に示した断面図である。
【図４９】実施の形態１０のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５０】実施の形態１０のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５１】実施の形態１０のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５２】実施の形態１１のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５３】実施の形態１１のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５４】実施の形態１１のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５５】実施の形態１１のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５６】実施の形態１１のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５７】実施の形態１１のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５８】実施の形態１１のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図５９】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６０】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６１】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６２】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６３】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６４】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６５】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６６】実施の形態１２のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６７】実施の形態１３のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６８】実施の形態１３のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図６９】実施の形態１３のＤＲＡＭの製造方法を工程
順に示した断面図である。
【図７０】本発明の実施の形態のＤＲＡＭの他の例を示
した断面図である。
【図７１】本発明の実施の形態のＤＲＡＭのさらに他の
例を示した断面図である。
【符号の説明】
１ 半導体基板 １Ａ 半導体チップ ２ ｐ型ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ 多結晶シリコン膜 ６ タングステンシリサイド膜 ７ 窒化シリコン膜 ８ ｎ型半導体領域 ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ ＢＰＳＧ膜 １２ａ〜１２ｃ 接続孔 １３ ｎ型半導体領域 １４ Ｗ膜（タングステン膜） １４ａ Ｗ膜（タングステン膜） １４ｂ Ｗ膜（タングステン膜） １５ フォトレジストパターン １６ プラグ（多結晶シリコン膜） １７ Ｗ膜（タングステン膜） １８ 窒化シリコン膜 １９ 酸化シリコン膜 ２０ 溝 ２１ Ｗ膜（タングステン膜） ２１ａ Ｗ膜（タングステン膜） ２１ｂ Ｗ膜（タングステン膜） ２２ 酸化シリコン膜 ２３ Ｗ膜（タングステン膜） ２３ａ Ｗ膜（タングステン膜） ２３ｂ Ｗ膜（タングステン膜） １０１ 半導体基板 １０２ａ ｐ型ウエル １０２ｂ ｐ型ウエル １０２ｃ ｎ型ウエル １０３ ｎ型ウエル １０４ フィールド酸化膜 １０５ ｐ型チャネルストッパ層 １０６ ｎ型チャネルストッパ層 １０７ ゲート酸化膜 １０８Ａ ゲート電極 １０８Ｂ ゲート電極 １０８Ｃ ゲート電極 １０９ ｎ型半導体領域 １１０ 窒化シリコン膜 １１１ サイドウォールスペーサ １１２ ｎ- 型半導体領域 １１３ ｎ+ 型半導体領域 １１４ ｐ- 型半導体領域 １１５ ｐ+ 型半導体領域 １１６ チタンシリサイド層 １１７ 酸化シリコン膜 １１８ ＢＰＳＧ膜 １１９ 酸化シリコン膜 １２０ プラグ １２１〜１３０ 接続孔 １３０Ａ〜Ｅ 配線 １３１ 酸化シリコン膜 １３２ 窒化シリコン膜 １３３ 蓄積電極 １３３ａ，ｂ，ｄ 多結晶シリコン膜 １３３ｃ サイドウォールスペーサ １３４ 容量絶縁膜 １３５ プレート電極 １３７ 接続孔 １３８ 酸化シリコン膜 １３９ ＳＯＧ膜 １４０ 酸化シリコン膜 １４１ 配線 １４２ 接続孔 １４３ 接続孔 １４４ プラグ １４５ ＴｉＮ膜 １４６ Ｗ膜（タングステン膜） １４７ フォトレジスト膜 １４８ フォトレジスト膜 １４９ 酸化シリコン膜 １５０ 酸化シリコン膜 １５１ 多結晶シリコン膜 １５２ フォトレジスト膜 １５３ ＴｉＮ膜 １５４ Ｗ膜（タングステン膜） １５５ フォトレジスト膜 １５６ フォトレジスト膜 １５７ 段差部 １５８ タングステンプラグ １５９ 窒化シリコン膜 １６０ 酸化シリコン膜 １６１ フォトレジスト膜 １６２ タングステン膜 １６３ タングステン膜 １６４ 酸化シリコン膜 １６５ フォトレジスト膜 １６６ タングステン膜 １６７ フォトレジスト膜 １６８ タングステン膜 １６９ 酸化シリコン膜 １７０ タングステン膜 Ａ メモリセル部 Ｂ 周辺回路部 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｄ 境界領域 ＦＧ ゲート電極 Ｍ１ 第１層配線 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓｈｒ シェアードＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＭＭ メモリマット ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ヤンシ・ツー アメリカ合衆国、テキサス州 75074、プ レーノ、ラバカ・ドライブ 4209

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルがアレイ状に配置されたメモ
    リセル部と、周辺回路素子およびその間を接続する配線
    が配置された周辺回路部とを有し、前記メモリセルの情
    報を前記周辺回路部に伝送するビット線を備えたＤＲＡ
    Ｍを含む半導体集積回路装置であって、 前記配線が単一のまたは複数の導電膜からなり、そのう
    ち少なくとも一層の導電膜が、前記ビット線を構成する
    導電膜と同一工程で形成され、前記配線の膜厚は前記ビ
    ット線の膜厚よりも大きいことを特徴とする半導体集積
    回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、 前記ビット線と前記配線は、同一工程で堆積された絶縁
    膜の上面に形成されていることを特徴とする半導体集積
    回路装置。
  3. 【請求項３】 請求項１および２記載の半導体集積回路
    装置であって、 前記周辺回路部と前記メモリセル部とを切り離すＭＩＳ
    ＦＥＴの上部を境にして、前記ビット線と前記配線の膜
    厚が相違していることを特徴とする半導体集積回路装
    置。
  4. 【請求項４】 請求項１および２記載の半導体集積回路
    装置であって、 前記周辺回路部と前記メモリセル部との境界領域を境に
    して、前記ビット線と前記配線の膜厚が相違しているこ
    とを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１〜４のいずれか一項に記載の半
    導体集積回路装置であって、 前記配線は、第１導電膜と前記第１導電膜に対してエッ
    チング選択比を有する第２導電膜との積層膜からなり、
    前記ビット線は、前記第１導電膜からなることを特徴と
    する半導体集積回路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置であ
    って、 前記第１導電膜は、窒化チタン膜を含む単層膜または積
    層膜であり、前記第２導電膜は、タングステン膜である
    ことを特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１〜４のいずれか一項に記載の半
    導体集積回路装置であって、 前記ビット線はタングステン膜を含み、前記配線は、前
    記タングステン膜および前記タングステン膜の表面に形
    成されたタングステン選択ＣＶＤ成長膜を含むことを特
    徴とする半導体集積回路装置。
  8. 【請求項８】 請求項１〜７のいずれか一項に記載の半
    導体集積回路装置であって、 前記ビット線と前記半導体基板とを接続する接続孔に
    は、多結晶シリコンまたは金属からなるプラグが形成さ
    れていることを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項１〜８のいずれか一項に記載の半
    導体集積回路装置であって、 前記メモリセルを構成するＭＩＳＦＥＴおよび情報蓄積
    用容量素子を接続する接続孔には多結晶シリコンからな
    るプラグが形成されている第１の構成、または前記接続
    孔にはプラグが形成されていない第２の構成のいずれか
    の構成を有することを特徴とする半導体集積回路装置。
  10. 【請求項１０】 請求項１記載の半導体集積回路装置に
    おいて、前記導電膜はタングステン膜、銅膜またはアル
    ミニウム合金膜によって構成されることを特徴とする半
    導体集積回路装置。
  11. 【請求項１１】 （ａ）半導体基板の主面のメモリセル
    部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺
    回路部に半導体素子を形成する工程、 （ｂ）前記半導体基板の主面上に平坦化された絶縁膜を
    形成する工程、 （ｃ）ビット線と前記半導体基板とを接続する第１接続
    孔および周辺回路部の配線と前記半導体基板とを接続す
    る第２接続孔を前記絶縁膜に形成する工程、 （ｄ）前記絶縁膜上に導電膜を堆積した後に、前記周辺
    回路部に形成されたフォトレジスト膜をマスクとして前
    記メモリセル部に位置する前記導電膜をエッチバック
    し、前記メモリセル部に位置する前記導電膜を薄膜化す
    る工程、 （ｅ）前記導電膜を加工して前記ビット線および前記配
    線を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    の製造方法であって、 前記導電膜は前記絶縁膜上に窒化チタン膜、タングステ
    ン膜の順に堆積された積層膜であり、前記（ｄ）工程に
    おける前記導電膜の薄膜化工程は、窒化チタン膜がエッ
    チングされにくい条件で行うタングステン膜のエッチン
    グにより、前記メモリセル部に位置するタングステン膜
    の除去によって前記導電膜を薄膜化するものであること
    を特徴とする半導体集積回路装置の製造方法。
  13. 【請求項１３】 （ａ）半導体基板の主面のメモリセル
    部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺
    回路部に半導体素子を形成する工程、 （ｂ）前記半導体基板の主面上に平坦化された絶縁膜を
    形成する工程、 （ｃ）前記メモリセル部に形成されたフォトレジスト膜
    をマスクとして、前記メモリセル部に位置する前記絶縁
    膜と前記周辺回路部に位置する前記絶縁膜との標高差が
    ビット線の厚さと周辺回路部の配線の厚さの差とほぼ等
    しくなるように、前記周辺回路部に位置する前記絶縁膜
    をエッチバックする工程、 （ｄ）ビット線と前記半導体基板とを接続する第１接続
    孔および周辺回路部の配線と前記半導体基板とを接続す
    る第２接続孔を前記絶縁膜に形成する工程、 （ｅ）前記絶縁膜上に導電膜を堆積した後に、前記導電
    膜の表面を平坦化する工程、 （ｆ）前記導電膜を加工して前記ビット線および前記配
    線を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    の製造方法であって、 前記（ｃ）工程における前記絶縁膜のエッチバックは、
    ドライエッチング法またはウェットエッチング法により
    行われることを特徴とする半導体集積回路装置の製造方
    法。
  15. 【請求項１５】 （ａ）半導体基板の主面のメモリセル
    部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺
    回路部に半導体素子を形成する工程、 （ｂ）前記半導体基板の主面上に第１絶縁膜を形成する
    工程、 （ｃ）ビット線と前記半導体基板とを接続する第１接続
    孔および周辺回路部の配線と前記半導体基板とを接続す
    る第２接続孔を前記第１絶縁膜に形成する工程、 （ｄ）前記半導体基板上に第２絶縁膜を堆積した後、前
    記メモリセル部に位置する前記第２絶縁膜の厚さが前記
    ビット線の厚さとほぼ等しくなるように、また、前記周
    辺回路部に位置する前記第２絶縁膜の厚さが前記周辺回
    路部の配線の厚さとほぼ等しくなるように前記第２絶縁
    膜を加工し、前記第２絶縁膜に溝を形成する工程、 （ｅ）前記半導体基板上に導電膜を堆積した後、前記導
    電膜を加工して前記溝内に前記ビット線および前記周辺
    回路部の配線を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    の製造方法であって、 前記メモリセル部に形成されたフォトレジスト膜をマス
    クとして、前記メモリセル部に位置する前記第１絶縁膜
    と前記周辺回路部に位置する前記第１絶縁膜との標高差
    が、前記ビット線の厚さと前記周辺回路部の配線の厚さ
    の差とほぼ等しくなるように、前記周辺回路部に位置す
    る前記第１絶縁膜がドライエッチング法またはウエット
    エッチング法によってエッチバックされることを特徴と
    する半導体集積回路装置の製造方法。
  17. 【請求項１７】 （ａ）半導体基板の主面のメモリセル
    部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺
    回路部に半導体素子を形成する工程、 （ｂ）前記半導体基板の主面上に平坦化された第１絶縁
    膜を形成する工程、 （ｃ）ビット線と前記半導体基板とを接続する第１接続
    孔および周辺回路部の配線と前記半導体基板とを接続す
    る第２接続孔を前記第１絶縁膜に形成する工程、 （ｄ）前記第１絶縁膜上に第１導電膜および第２絶縁膜
    を順次堆積した後、前記メモリセル部に形成されたフォ
    トレジスト膜をマスクとして、前記周辺回路部に位置す
    る前記第２絶縁膜を除去する工程、 （ｅ）前記半導体基板上に第２導電膜を堆積した後、前
    記メモリセル部に位置する前記第２絶縁膜および前記周
    辺回路部に位置する前記第２導電膜の厚さが前記ビット
    線の厚さと前記周辺回路部の配線の厚さの差とほぼ等し
    くなるように、前記第２絶縁膜および前記第２導電膜の
    表面を平坦化する工程、 （ｆ）前記第１導電膜によって構成される前記ビット線
    および前記第１導電膜と前記第２導電膜との積層膜によ
    って構成される前記周辺回路部の配線を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法であって、 前記メモリセル部の前記周辺回路部に隣接する領域に配
    置される前記ビット線は、前記第１導電膜と前記第２導
    電膜との積層膜によって構成されることを特徴とする半
    導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１１〜１８のいずれか一項に記
    載の半導体集積回路装置の製造方法であって、 前記メモリセル部または周辺回路部に形成するフォトレ
    ジスト膜の境界は、前記周辺回路部と前記メモリセル部
    とを切り離すＭＩＳＦＥＴの上部、または、前記周辺回
    路部と前記メモリセル部との境界領域に形成されること
    を特徴とする半導体集積回路装置の製造方法。
  20. 【請求項２０】 請求項１１〜１９のいずれか一項に記
    載の半導体集積回路装置の製造方法であって、 前記第１接続孔または第２接続孔には、前記導電膜また
    は第１導電膜の堆積前に埋め込み導電膜が形成されるこ
    とを特徴とする半導体集積回路装置の製造方法。
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