JPH1079480A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1079480A JPH1079480A JP8235342A JP23534296A JPH1079480A JP H1079480 A JPH1079480 A JP H1079480A JP 8235342 A JP8235342 A JP 8235342A JP 23534296 A JP23534296 A JP 23534296A JP H1079480 A JPH1079480 A JP H1079480A
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Abstract
(57)【要約】
【課題】 上下の配線間を接続する接続孔と配線−半導
体素子間を接続する接続孔とを同時に形成する際に、上
下の配線間を接続するアスペクト比が小さい接続孔の底
部が過剰にエッチングされるのを防止する。 【解決手段】 ＤＲＡＭの情報蓄積用容量素子Ｃの上部
に堆積した酸化シリコン膜３７をエッチングしてプレー
ト電極３４の上部と、周辺回路のＭＩＳＦＥＴ（ｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐ）の上部に同時に接続孔３８〜４２を形成する
際、あらかじめ周辺回路の接続孔３９〜４２の下部にプ
ラグ２９を形成しておくことにより、情報蓄積用容量素
子Ｃの上部に形成される接続孔３８のアスペクト比と、
周辺回路のＭＩＳＦＥＴの上部に形成される接続孔３９
〜４２のアスペクト比に大きな差が生じないようにす
る。
体素子間を接続する接続孔とを同時に形成する際に、上
下の配線間を接続するアスペクト比が小さい接続孔の底
部が過剰にエッチングされるのを防止する。 【解決手段】 ＤＲＡＭの情報蓄積用容量素子Ｃの上部
に堆積した酸化シリコン膜３７をエッチングしてプレー
ト電極３４の上部と、周辺回路のＭＩＳＦＥＴ（ｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐ）の上部に同時に接続孔３８〜４２を形成する
際、あらかじめ周辺回路の接続孔３９〜４２の下部にプ
ラグ２９を形成しておくことにより、情報蓄積用容量素
子Ｃの上部に形成される接続孔３８のアスペクト比と、
周辺回路のＭＩＳＦＥＴの上部に形成される接続孔３９
〜４２のアスペクト比に大きな差が生じないようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、多層配線構造を有する半導
体集積回路装置において、上下の配線間および配線−半
導体素子間を接続する接続孔を開孔するプロセスに適用
して有効な技術に関する。
置の製造技術に関し、特に、多層配線構造を有する半導
体集積回路装置において、上下の配線間および配線−半
導体素子間を接続する接続孔を開孔するプロセスに適用
して有効な技術に関する。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ構造を採用している。
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ構造を採用している。
【０００３】スタックド・キャパシタ構造の情報蓄積用
容量素子は、蓄積電極（下部電極）、容量絶縁膜、プレ
ート電極（上部電極）を順次積層して形成される。この
情報蓄積用容量素子の蓄積電極は、メモリセル選択用Ｍ
ＩＳＦＥＴの半導体領域（ソース領域、ドレイン領域）
の一方に接続される。また、プレート電極は、複数のメ
モリセルに共通の電極として構成され、所定の固定電位
（プレート電位）が供給される。
容量素子は、蓄積電極（下部電極）、容量絶縁膜、プレ
ート電極（上部電極）を順次積層して形成される。この
情報蓄積用容量素子の蓄積電極は、メモリセル選択用Ｍ
ＩＳＦＥＴの半導体領域（ソース領域、ドレイン領域）
の一方に接続される。また、プレート電極は、複数のメ
モリセルに共通の電極として構成され、所定の固定電位
（プレート電位）が供給される。
【０００４】メモリセル選択用ＭＩＳＦＥＴの半導体領
域（ソース領域、ドレイン領域）の他方には、データの
書込み、読出しを行うためのビット線が接続される。ビ
ット線は、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用
容量素子との間、または情報蓄積用容量素子の上部に配
置される。情報蓄積用容量素子をビット線の上部に配置
する構造は、キャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline;ＣＯＢ）構造と呼ばれる。
域（ソース領域、ドレイン領域）の他方には、データの
書込み、読出しを行うためのビット線が接続される。ビ
ット線は、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用
容量素子との間、または情報蓄積用容量素子の上部に配
置される。情報蓄積用容量素子をビット線の上部に配置
する構造は、キャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline;ＣＯＢ）構造と呼ばれる。
【０００５】上記ＣＯＢ構造を有するＤＲＡＭについて
は、特開平７−１２２６５４号公報に記載がある。
は、特開平７−１２２６５４号公報に記載がある。
【０００６】上記公報に記載されたＤＲＡＭは、多結晶
シリコン膜または多結晶シリコン膜とタングステンシリ
サイド（ＷＳｉx ）膜との積層膜（ポリサイド膜）でゲ
ート電極（ワード線）を形成したメモリセル選択用ＭＩ
ＳＦＥＴの上部に多結晶シリコン膜（またはポリサイド
膜）で形成したビット線を配置し、このビット線の上部
に多結晶シリコン膜で形成した蓄積電極と、酸化シリコ
ン膜および窒化シリコン膜の積層膜で形成した容量絶縁
膜と、多結晶シリコン膜で形成したプレート電極とから
なる情報蓄積用容量素子を配置している。
シリコン膜または多結晶シリコン膜とタングステンシリ
サイド（ＷＳｉx ）膜との積層膜（ポリサイド膜）でゲ
ート電極（ワード線）を形成したメモリセル選択用ＭＩ
ＳＦＥＴの上部に多結晶シリコン膜（またはポリサイド
膜）で形成したビット線を配置し、このビット線の上部
に多結晶シリコン膜で形成した蓄積電極と、酸化シリコ
ン膜および窒化シリコン膜の積層膜で形成した容量絶縁
膜と、多結晶シリコン膜で形成したプレート電極とから
なる情報蓄積用容量素子を配置している。
【０００７】また、情報蓄積用容量素子の上部には低抵
抗のＡｌ（アルミニウム）配線が配置されている。Ａｌ
配線の一部は、情報蓄積用容量素子のプレート電極にプ
レート電位を供給するための配線として使用されてお
り、他の一部は周辺回路のＭＩＳＦＥＴ間を接続する配
線として使用されている。
抗のＡｌ（アルミニウム）配線が配置されている。Ａｌ
配線の一部は、情報蓄積用容量素子のプレート電極にプ
レート電位を供給するための配線として使用されてお
り、他の一部は周辺回路のＭＩＳＦＥＴ間を接続する配
線として使用されている。
【０００８】
【発明が解決しようとする課題】前述したＤＲＡＭは、
情報蓄積用容量素子の上部に形成したＡｌ配線の一部を
情報蓄積用容量素子のプレート電極と電気的に接続し、
他の一部を周辺回路のＭＩＳＦＥＴと電気的に接続して
いる。
情報蓄積用容量素子の上部に形成したＡｌ配線の一部を
情報蓄積用容量素子のプレート電極と電気的に接続し、
他の一部を周辺回路のＭＩＳＦＥＴと電気的に接続して
いる。
【０００９】この場合、情報蓄積用容量素子のプレート
電極に接続されるＡｌ配線は、プレート電極を覆う絶縁
膜に形成したアスペクト比の小さい接続孔を通じてプレ
ート電極に接続されるのに対し、周辺回路のＭＩＳＦＥ
Ｔに接続されるＡｌ配線は、ＭＩＳＦＥＴを覆う絶縁
膜、ビット線を覆う絶縁膜およびプレート電極を覆う絶
縁膜に形成したアスペクト比の大きい接続孔を通じてＭ
ＩＳＦＥＴに接続される。つまり、周辺回路のＭＩＳＦ
ＥＴの上部に形成される接続孔とプレート電極の上部に
形成される接続孔は、アスペクト比に大きな差がある。
電極に接続されるＡｌ配線は、プレート電極を覆う絶縁
膜に形成したアスペクト比の小さい接続孔を通じてプレ
ート電極に接続されるのに対し、周辺回路のＭＩＳＦＥ
Ｔに接続されるＡｌ配線は、ＭＩＳＦＥＴを覆う絶縁
膜、ビット線を覆う絶縁膜およびプレート電極を覆う絶
縁膜に形成したアスペクト比の大きい接続孔を通じてＭ
ＩＳＦＥＴに接続される。つまり、周辺回路のＭＩＳＦ
ＥＴの上部に形成される接続孔とプレート電極の上部に
形成される接続孔は、アスペクト比に大きな差がある。
【００１０】そのため、周辺回路のＭＩＳＦＥＴとＡｌ
配線とを接続する接続孔と、プレート電極とＡｌ配線と
を接続する接続孔とを同一工程で同時に形成しようとす
ると、プレート電極の上部に形成されるアスペクト比が
小さい接続孔の底部が過剰にエッチングされてプレート
電極が削られてしまい、場合によっては接続孔がプレー
ト電極を突き抜けてしまうこともある。
配線とを接続する接続孔と、プレート電極とＡｌ配線と
を接続する接続孔とを同一工程で同時に形成しようとす
ると、プレート電極の上部に形成されるアスペクト比が
小さい接続孔の底部が過剰にエッチングされてプレート
電極が削られてしまい、場合によっては接続孔がプレー
ト電極を突き抜けてしまうこともある。
【００１１】本発明の目的は、上下の配線間を接続する
接続孔と配線−半導体素子間を接続する接続孔とを同時
に形成する際に、上下の配線間を接続するアスペクト比
が小さい接続孔の底部が過剰にエッチングされるのを防
止する技術を提供することにある。
接続孔と配線−半導体素子間を接続する接続孔とを同時
に形成する際に、上下の配線間を接続するアスペクト比
が小さい接続孔の底部が過剰にエッチングされるのを防
止する技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に半導体素子を形成した
後、前記半導体素子を覆う１層または複数層の絶縁膜を
介して１層または複数層の配線を形成する工程、（ｂ）
前記１層または複数層の絶縁膜をエッチングして前記半
導体素子に達する第１接続孔を形成した後、前記第１接
続孔の内部にプラグを埋め込む工程、（ｃ）前記配線お
よび前記プラグの上部に絶縁膜を堆積した後、前記絶縁
膜をエッチングして、前記配線に達する第２接続孔と前
記プラグに達する第３接続孔とを同時に形成する工程、
を含んでいる。
方法は、（ａ）半導体基板上に半導体素子を形成した
後、前記半導体素子を覆う１層または複数層の絶縁膜を
介して１層または複数層の配線を形成する工程、（ｂ）
前記１層または複数層の絶縁膜をエッチングして前記半
導体素子に達する第１接続孔を形成した後、前記第１接
続孔の内部にプラグを埋め込む工程、（ｃ）前記配線お
よび前記プラグの上部に絶縁膜を堆積した後、前記絶縁
膜をエッチングして、前記配線に達する第２接続孔と前
記プラグに達する第３接続孔とを同時に形成する工程、
を含んでいる。
【００１５】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上にメモリセル選択用ＭＩＳ
ＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路の
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜をエッチングして前記メモリセル
選択用ＭＩＳＦＥＴのソース領域、ドレイン領域に達す
る接続孔を形成した後、前記接続孔の内部に第１プラグ
を埋め込む工程、（ｃ）前記第１絶縁膜の上部にビット
線を形成し、次いで前記ビット線の上部に第２絶縁膜を
形成した後、前記第２絶縁膜をエッチングして前記メモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
の一方の上部の前記第１プラグが埋め込まれた接続孔に
達する接続孔を形成し、次いで前記接続孔の内部に第２
プラグを埋め込む工程、（ｄ）前記第２絶縁膜の上部に
情報蓄積用容量素子を形成した後、前記第２絶縁膜およ
び前記第１絶縁膜をエッチングして、前記周辺回路のＭ
ＩＳＦＥＴのソース領域、ドレイン領域またはゲート電
極に達する接続孔を形成し、次いで前記接続孔の内部に
第３プラグを埋め込む工程、（ｅ）前記情報蓄積用容量
素子の上部に第３絶縁膜を形成した後、前記第３絶縁膜
をエッチングして前記情報蓄積用容量素子のプレート電
極に達する接続孔と、前記周辺回路の前記第３プラグが
埋め込まれた接続孔に達する接続孔とを同時に形成する
工程、（ｆ）前記第３絶縁膜の上部に形成した導電膜を
パターニングして、前記情報蓄積用容量素子のプレート
電極と電気的に接続される配線と、前記第３プラグを介
して前記周辺回路のＭＩＳＦＥＴのソース領域、ドレイ
ン領域またはゲート電極と電気的に接続される配線とを
同時に形成する工程、を含んでいる。
方法は、（ａ）半導体基板上にメモリセル選択用ＭＩＳ
ＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路の
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜をエッチングして前記メモリセル
選択用ＭＩＳＦＥＴのソース領域、ドレイン領域に達す
る接続孔を形成した後、前記接続孔の内部に第１プラグ
を埋め込む工程、（ｃ）前記第１絶縁膜の上部にビット
線を形成し、次いで前記ビット線の上部に第２絶縁膜を
形成した後、前記第２絶縁膜をエッチングして前記メモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
の一方の上部の前記第１プラグが埋め込まれた接続孔に
達する接続孔を形成し、次いで前記接続孔の内部に第２
プラグを埋め込む工程、（ｄ）前記第２絶縁膜の上部に
情報蓄積用容量素子を形成した後、前記第２絶縁膜およ
び前記第１絶縁膜をエッチングして、前記周辺回路のＭ
ＩＳＦＥＴのソース領域、ドレイン領域またはゲート電
極に達する接続孔を形成し、次いで前記接続孔の内部に
第３プラグを埋め込む工程、（ｅ）前記情報蓄積用容量
素子の上部に第３絶縁膜を形成した後、前記第３絶縁膜
をエッチングして前記情報蓄積用容量素子のプレート電
極に達する接続孔と、前記周辺回路の前記第３プラグが
埋め込まれた接続孔に達する接続孔とを同時に形成する
工程、（ｆ）前記第３絶縁膜の上部に形成した導電膜を
パターニングして、前記情報蓄積用容量素子のプレート
電極と電気的に接続される配線と、前記第３プラグを介
して前記周辺回路のＭＩＳＦＥＴのソース領域、ドレイ
ン領域またはゲート電極と電気的に接続される配線とを
同時に形成する工程、を含んでいる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態であ
るＤＲＡＭの製造方法を図１〜図１７を用いて詳細に説
明する。なお、実施の形態を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
るＤＲＡＭの製造方法を図１〜図１７を用いて詳細に説
明する。なお、実施の形態を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００１７】まず、図１に示すように、半導体基板１の
表面に選択酸化（ＬＯＣＯＳ）法でフィールド酸化膜４
を形成した後、メモリアレイを形成する領域と周辺回路
のｎチャネル型ＭＩＳＦＥＴを形成する領域の半導体基
板１にｐ型不純物（ホウ素（Ｂ))をイオン注入してｐ型
ウエル２を形成し、周辺回路のｐチャネル型ＭＩＳＦＥ
Ｔを形成する領域の半導体基板１にｎ型不純物（リン
（Ｐ))をイオン注入してｎ型ウエル３を形成する。続い
て、ｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入して
ｐ型チャネルストッパ層５を形成し、ｎ型ウエル３にｎ
型不純物（Ｐ）をイオン注入してｎ型チャネルストッパ
層６を形成する。その後、フィールド酸化膜４で囲まれ
たｐ型ウエル２、ｎ型ウエル３のそれぞれの活性領域の
表面に熱酸化法でゲート酸化膜７を形成する。
表面に選択酸化（ＬＯＣＯＳ）法でフィールド酸化膜４
を形成した後、メモリアレイを形成する領域と周辺回路
のｎチャネル型ＭＩＳＦＥＴを形成する領域の半導体基
板１にｐ型不純物（ホウ素（Ｂ))をイオン注入してｐ型
ウエル２を形成し、周辺回路のｐチャネル型ＭＩＳＦＥ
Ｔを形成する領域の半導体基板１にｎ型不純物（リン
（Ｐ))をイオン注入してｎ型ウエル３を形成する。続い
て、ｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入して
ｐ型チャネルストッパ層５を形成し、ｎ型ウエル３にｎ
型不純物（Ｐ）をイオン注入してｎ型チャネルストッパ
層６を形成する。その後、フィールド酸化膜４で囲まれ
たｐ型ウエル２、ｎ型ウエル３のそれぞれの活性領域の
表面に熱酸化法でゲート酸化膜７を形成する。
【００１８】次に、図２に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃ
を形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲ
ート電極８Ｂ、８Ｃは、ＣＶＤ法で多結晶シリコン膜と
タングステン（Ｗ）膜またはＷシリサイド（ＷＳｉx)膜
とを堆積した後、フォトレジストをマスクにしたエッチ
ングでこれらの膜をパターニングして同時に形成する。
多結晶シリコン膜にはｎ型の不純物（Ｐ）をドープす
る。
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃ
を形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲ
ート電極８Ｂ、８Ｃは、ＣＶＤ法で多結晶シリコン膜と
タングステン（Ｗ）膜またはＷシリサイド（ＷＳｉx)膜
とを堆積した後、フォトレジストをマスクにしたエッチ
ングでこれらの膜をパターニングして同時に形成する。
多結晶シリコン膜にはｎ型の不純物（Ｐ）をドープす
る。
【００１９】次に、図３に示すように、ｐ型ウエル２に
ｎ型不純物（Ｐ）をイオン注入してメモリセル選択用Ｍ
ＩＳＦＥＴＱｔのｎ型半導体領域９、９（ソース領域、
ドレイン領域）とｎチャネル型ＭＩＳＦＥＴＱｎのｎ-
型半導体領域１２とを形成し、ｎ型ウエル３にｐ型不純
物（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦＥＴＱ
ｐのｐ- 型半導体領域１４を形成する。
ｎ型不純物（Ｐ）をイオン注入してメモリセル選択用Ｍ
ＩＳＦＥＴＱｔのｎ型半導体領域９、９（ソース領域、
ドレイン領域）とｎチャネル型ＭＩＳＦＥＴＱｎのｎ-
型半導体領域１２とを形成し、ｎ型ウエル３にｐ型不純
物（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦＥＴＱ
ｐのｐ- 型半導体領域１４を形成する。
【００２０】次に、図４に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
それぞれの側壁にサイドウォールスペーサ１１を形成す
る。サイドウォールスペーサ１１は、ＣＶＤ法で堆積し
た窒化シリコン膜を異方性エッチングして形成する。次
いで、周辺回路のｐ型ウエル２にｎ型不純物（Ｐ）をイ
オン注入してｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域１３を形成し、ｎ型ウエル３にｐ型不純物
（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦＥＴＱｐ
のｐ+ 型半導体領域１５を形成する。
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
それぞれの側壁にサイドウォールスペーサ１１を形成す
る。サイドウォールスペーサ１１は、ＣＶＤ法で堆積し
た窒化シリコン膜を異方性エッチングして形成する。次
いで、周辺回路のｐ型ウエル２にｎ型不純物（Ｐ）をイ
オン注入してｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域１３を形成し、ｎ型ウエル３にｐ型不純物
（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦＥＴＱｐ
のｐ+ 型半導体領域１５を形成する。
【００２１】次に、図５に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
それぞれの上部にＣＶＤ法で酸化シリコン膜１７とＢＰ
ＳＧ膜１８とを堆積した後、化学的機械研磨法(Chemica
l Mechanical Polishing; ＣＭＰ）法でＢＰＳＧ膜１８
を研磨し、その表面を平坦化する。
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
それぞれの上部にＣＶＤ法で酸化シリコン膜１７とＢＰ
ＳＧ膜１８とを堆積した後、化学的機械研磨法(Chemica
l Mechanical Polishing; ＣＭＰ）法でＢＰＳＧ膜１８
を研磨し、その表面を平坦化する。
【００２２】次に、図６に示すように、ＢＰＳＧ膜１８
上にＣＶＤ法で多結晶シリコン膜２８を堆積した後、フ
ォトレジストをマスクにして多結晶シリコン膜２８をエ
ッチングし、次いでフォトレジストを除去した後、多結
晶シリコン膜２８をマスクにしてＢＰＳＧ膜１８、酸化
シリコン膜１７およびゲート酸化膜７をエッチングする
ことにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソー
ス領域、ドレイン領域の一方（ｎ型半導体領域９）の上
部に接続孔２１を形成し、他方（ｎ型半導体領域９）の
上部に接続孔２２を形成する。このとき、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）の上部に形成された窒化シリコン膜１０と側壁に形
成された窒化シリコンのサイドウォールスペーサ１１
は、ほとんどエッチングされずに残るので、上記フォト
レジストのマスクを形成するのに用いた露光光の解像度
よりも小さい径の接続孔２１、２２を自己整合（セルフ
アライン）で形成することができる。
上にＣＶＤ法で多結晶シリコン膜２８を堆積した後、フ
ォトレジストをマスクにして多結晶シリコン膜２８をエ
ッチングし、次いでフォトレジストを除去した後、多結
晶シリコン膜２８をマスクにしてＢＰＳＧ膜１８、酸化
シリコン膜１７およびゲート酸化膜７をエッチングする
ことにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソー
ス領域、ドレイン領域の一方（ｎ型半導体領域９）の上
部に接続孔２１を形成し、他方（ｎ型半導体領域９）の
上部に接続孔２２を形成する。このとき、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）の上部に形成された窒化シリコン膜１０と側壁に形
成された窒化シリコンのサイドウォールスペーサ１１
は、ほとんどエッチングされずに残るので、上記フォト
レジストのマスクを形成するのに用いた露光光の解像度
よりも小さい径の接続孔２１、２２を自己整合（セルフ
アライン）で形成することができる。
【００２３】次に、図７に示すように、接続孔２１、２
２の内部に多結晶シリコンのプラグ２０を形成する。こ
のプラグ２０は、多結晶シリコン膜２８の上部にＣＶＤ
法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜１８の
上部の多結晶シリコン膜と多結晶シリコン膜２８とをエ
ッチバックで除去して形成する。プラグ２０を構成する
多結晶シリコン膜にはｎ型の不純物（Ｐ）をドープす
る。プラグ２０は多結晶シリコン膜の他、Ｗ膜などの金
属膜で形成してもよい。
２の内部に多結晶シリコンのプラグ２０を形成する。こ
のプラグ２０は、多結晶シリコン膜２８の上部にＣＶＤ
法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜１８の
上部の多結晶シリコン膜と多結晶シリコン膜２８とをエ
ッチバックで除去して形成する。プラグ２０を構成する
多結晶シリコン膜にはｎ型の不純物（Ｐ）をドープす
る。プラグ２０は多結晶シリコン膜の他、Ｗ膜などの金
属膜で形成してもよい。
【００２４】次に、図８に示すように、ＢＰＳＧ膜１８
の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、次い
でフォトレジストをマスクにしたエッチングで接続孔２
１の上部の酸化シリコン膜１９を除去した後、図９に示
すように、フォトレジストをマスクにして周辺回路の酸
化シリコン膜１９、ＢＰＳＧ膜１８、酸化シリコン膜１
７およびゲート酸化膜７をエッチングすることにより、
ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン
領域の一方の上部に接続孔２３を形成する。
の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、次い
でフォトレジストをマスクにしたエッチングで接続孔２
１の上部の酸化シリコン膜１９を除去した後、図９に示
すように、フォトレジストをマスクにして周辺回路の酸
化シリコン膜１９、ＢＰＳＧ膜１８、酸化シリコン膜１
７およびゲート酸化膜７をエッチングすることにより、
ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン
領域の一方の上部に接続孔２３を形成する。
【００２５】次に、図１０に示すように、酸化シリコン
膜１９の上部にビット線ＢＬ1,ＢＬ2 を形成する。ビッ
ト線ＢＬ1,ＢＬ2 は、ＣＶＤ法で多結晶シリコン膜とＷ
膜またはＷシリサイド（ＷＳｉx)膜とを堆積した後、フ
ォトレジストをマスクにしたエッチングでこれらの膜を
パターニングして形成する。多結晶シリコン膜にはｎ型
の不純物（Ｐ）をドープする。
膜１９の上部にビット線ＢＬ1,ＢＬ2 を形成する。ビッ
ト線ＢＬ1,ＢＬ2 は、ＣＶＤ法で多結晶シリコン膜とＷ
膜またはＷシリサイド（ＷＳｉx)膜とを堆積した後、フ
ォトレジストをマスクにしたエッチングでこれらの膜を
パターニングして形成する。多結晶シリコン膜にはｎ型
の不純物（Ｐ）をドープする。
【００２６】次に、図１１に示すように、ビット線ＢＬ
1,ＢＬ2 の上部にＣＶＤ法で堆積した酸化シリコン膜３
１を化学的機械研磨法で研磨してその表面を平坦化した
後、フォトレジストをマスクにして酸化シリコン膜３１
および酸化シリコン膜１９をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、
ドレイン領域の他方（ｎ型半導体領域９）の上部に形成
された前記接続孔２２の上部に接続孔３６を形成する。
1,ＢＬ2 の上部にＣＶＤ法で堆積した酸化シリコン膜３
１を化学的機械研磨法で研磨してその表面を平坦化した
後、フォトレジストをマスクにして酸化シリコン膜３１
および酸化シリコン膜１９をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、
ドレイン領域の他方（ｎ型半導体領域９）の上部に形成
された前記接続孔２２の上部に接続孔３６を形成する。
【００２７】次に、図１２に示すように、接続孔３６の
内部に多結晶シリコンのプラグ３５を形成した後、接続
孔３６の上部に情報蓄積用容量素子の蓄積電極（下部電
極）３２を形成する。多結晶シリコンのプラグ３５は、
酸化シリコン膜３１の上部にＣＶＤ法で堆積した多結晶
シリコン膜をエッチバックして形成する。蓄積電極３２
は、酸化シリコン膜３１の上部にＣＶＤ法で堆積した多
結晶シリコン膜を、フォトレジストをマスクにしたエッ
チングでパターニングして形成する。プラグ３５および
蓄積電極３２は多結晶シリコン膜の他、Ｗ膜などの金属
膜で形成してもよい。
内部に多結晶シリコンのプラグ３５を形成した後、接続
孔３６の上部に情報蓄積用容量素子の蓄積電極（下部電
極）３２を形成する。多結晶シリコンのプラグ３５は、
酸化シリコン膜３１の上部にＣＶＤ法で堆積した多結晶
シリコン膜をエッチバックして形成する。蓄積電極３２
は、酸化シリコン膜３１の上部にＣＶＤ法で堆積した多
結晶シリコン膜を、フォトレジストをマスクにしたエッ
チングでパターニングして形成する。プラグ３５および
蓄積電極３２は多結晶シリコン膜の他、Ｗ膜などの金属
膜で形成してもよい。
【００２８】次に、図１３に示すように、蓄積電極３２
の上部にＣＶＤ法で窒化シリコン膜を堆積し、次いで窒
化シリコン膜の上部にＣＶＤ法で多結晶シリコン膜を堆
積した後、フォトレジストをマスクにしたエッチングで
これらの膜をパターニングすることにより、多結晶シリ
コン膜からなる蓄積電極３２と窒化シリコン膜からなる
容量絶縁膜３３と多結晶シリコンからなるプレート電極
（上部電極）３４とで構成される情報蓄積用容量素子Ｃ
を形成する。容量絶縁膜３３は窒化シリコン膜の他、窒
化シリコン膜と酸化シリコン膜との積層膜あるいは酸化
タンタル（Ｔａ2 Ｏ5)膜などで形成してもよい。また、
プレート電極３４は、ＴｉＮ膜や金属膜などで形成して
もよい。
の上部にＣＶＤ法で窒化シリコン膜を堆積し、次いで窒
化シリコン膜の上部にＣＶＤ法で多結晶シリコン膜を堆
積した後、フォトレジストをマスクにしたエッチングで
これらの膜をパターニングすることにより、多結晶シリ
コン膜からなる蓄積電極３２と窒化シリコン膜からなる
容量絶縁膜３３と多結晶シリコンからなるプレート電極
（上部電極）３４とで構成される情報蓄積用容量素子Ｃ
を形成する。容量絶縁膜３３は窒化シリコン膜の他、窒
化シリコン膜と酸化シリコン膜との積層膜あるいは酸化
タンタル（Ｔａ2 Ｏ5)膜などで形成してもよい。また、
プレート電極３４は、ＴｉＮ膜や金属膜などで形成して
もよい。
【００２９】次に、図１４に示すように、フォトレジス
トをマスクにして酸化シリコン膜３１、１９、ＢＰＳＧ
膜１８、酸化シリコン膜１７およびゲート酸化膜７を順
次エッチングすることにより、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのソース領域、ドレイン領域の一方の上部に接続
孔２４を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の一方の上部に接続孔２５を形成
し、他方の上部に接続孔２６を形成する。また同時に、
酸化シリコン膜３１、１９、ＢＰＳＧ膜１８、酸化シリ
コン膜１７および窒化シリコン膜１０を順次エッチング
することにより、ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極８Ｃの上部に接続孔２７を形成する。
トをマスクにして酸化シリコン膜３１、１９、ＢＰＳＧ
膜１８、酸化シリコン膜１７およびゲート酸化膜７を順
次エッチングすることにより、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのソース領域、ドレイン領域の一方の上部に接続
孔２４を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の一方の上部に接続孔２５を形成
し、他方の上部に接続孔２６を形成する。また同時に、
酸化シリコン膜３１、１９、ＢＰＳＧ膜１８、酸化シリ
コン膜１７および窒化シリコン膜１０を順次エッチング
することにより、ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極８Ｃの上部に接続孔２７を形成する。
【００３０】次に、図１５に示すように、接続孔２４の
底部に露出したｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型
半導体領域１３の表面、および接続孔２５、２６の底部
に露出したｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導
体領域１５の表面にそれぞれＴｉシリサイド層１６を形
成した後、接続孔２４〜２７の内部にプラグ２９を形成
する。Ｔｉシリサイド層１６は、スパッタリング法で堆
積したＴｉ膜をアニールしてＳｉ基板（ｎ+ 型半導体領
域１３、ｐ+ 型半導体領域１５）と反応させた後、未反
応のＴｉ膜をエッチングで除去して形成する。プラグ２
９は、酸化シリコン膜３１の上部にＣＶＤ法とスパッタ
リング法でＴｉＮ膜とＷ膜とを堆積した後、これらの膜
をエッチバックして形成する。
底部に露出したｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型
半導体領域１３の表面、および接続孔２５、２６の底部
に露出したｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導
体領域１５の表面にそれぞれＴｉシリサイド層１６を形
成した後、接続孔２４〜２７の内部にプラグ２９を形成
する。Ｔｉシリサイド層１６は、スパッタリング法で堆
積したＴｉ膜をアニールしてＳｉ基板（ｎ+ 型半導体領
域１３、ｐ+ 型半導体領域１５）と反応させた後、未反
応のＴｉ膜をエッチングで除去して形成する。プラグ２
９は、酸化シリコン膜３１の上部にＣＶＤ法とスパッタ
リング法でＴｉＮ膜とＷ膜とを堆積した後、これらの膜
をエッチバックして形成する。
【００３１】次に、図１６に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜３７を堆積
し、化学的機械研磨法でその表面を平坦化した後、フォ
トレジストをマスクにして酸化シリコン膜３７をエッチ
ングすることにより、情報蓄積用容量素子Ｃのプレート
電極３４の上部に接続孔３８を形成し、同時に前記プラ
グ２９が埋め込まれた周辺回路の接続孔２４〜２７の上
部に接続孔３９〜４２を形成する。
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜３７を堆積
し、化学的機械研磨法でその表面を平坦化した後、フォ
トレジストをマスクにして酸化シリコン膜３７をエッチ
ングすることにより、情報蓄積用容量素子Ｃのプレート
電極３４の上部に接続孔３８を形成し、同時に前記プラ
グ２９が埋め込まれた周辺回路の接続孔２４〜２７の上
部に接続孔３９〜４２を形成する。
【００３２】次に、図１７に示すように、酸化シリコン
膜３７の上部に配線４３Ａ〜４３Ｄを形成する。配線４
３Ａは、情報蓄積用容量素子Ｃのプレート電極３４にプ
レート電位を供給するために使用され、配線４３Ｂ〜４
３Ｄは、周辺回路のＭＩＳＦＥＴ間を接続するために使
用される。配線４３Ａ〜４３Ｄは、酸化シリコン膜３７
の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およ
びＴｉＮ膜を堆積した後、フォトレジストをマスクにし
たエッチングでこれらの膜をパターニングして同時に形
成する。
膜３７の上部に配線４３Ａ〜４３Ｄを形成する。配線４
３Ａは、情報蓄積用容量素子Ｃのプレート電極３４にプ
レート電位を供給するために使用され、配線４３Ｂ〜４
３Ｄは、周辺回路のＭＩＳＦＥＴ間を接続するために使
用される。配線４３Ａ〜４３Ｄは、酸化シリコン膜３７
の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およ
びＴｉＮ膜を堆積した後、フォトレジストをマスクにし
たエッチングでこれらの膜をパターニングして同時に形
成する。
【００３３】上記のように構成された本実施の形態のＤ
ＲＡＭの製造方法によれば、情報蓄積用容量素子Ｃの上
部の酸化シリコン膜３７をエッチングして情報蓄積用容
量素子Ｃのプレート電極３４の上部と、周辺回路のＭＩ
ＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャ
ネル型ＭＩＳＦＥＴＱｐ）の上部とに同時に接続孔３８
〜４２を形成する際、あらかじめ周辺回路の接続孔３９
〜４２の下部にプラグ２９を形成しておくことにより、
情報蓄積用容量素子Ｃの上部に形成される接続孔３８の
アスペクト比と、周辺回路のＭＩＳＦＥＴの上部に形成
される接続孔３９〜４２のアスペクト比に大きな差が生
じなくなる。これにより、情報蓄積用容量素子Ｃの上部
の酸化シリコン膜３７をエッチングして接続孔３８を形
成する際、情報蓄積用容量素子Ｃのプレート電極３４が
過剰に削られたり、接続孔３８の底部がプレート電極３
４を貫通したりするような不具合を確実に防止すること
ができる。
ＲＡＭの製造方法によれば、情報蓄積用容量素子Ｃの上
部の酸化シリコン膜３７をエッチングして情報蓄積用容
量素子Ｃのプレート電極３４の上部と、周辺回路のＭＩ
ＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャ
ネル型ＭＩＳＦＥＴＱｐ）の上部とに同時に接続孔３８
〜４２を形成する際、あらかじめ周辺回路の接続孔３９
〜４２の下部にプラグ２９を形成しておくことにより、
情報蓄積用容量素子Ｃの上部に形成される接続孔３８の
アスペクト比と、周辺回路のＭＩＳＦＥＴの上部に形成
される接続孔３９〜４２のアスペクト比に大きな差が生
じなくなる。これにより、情報蓄積用容量素子Ｃの上部
の酸化シリコン膜３７をエッチングして接続孔３８を形
成する際、情報蓄積用容量素子Ｃのプレート電極３４が
過剰に削られたり、接続孔３８の底部がプレート電極３
４を貫通したりするような不具合を確実に防止すること
ができる。
【００３４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３５】前記実施の形態では、メモリセル選択用Ｍ
ＩＳＦＥＴの上部にビット線を配置し、前記ビット線の
上部に情報蓄積用容量素子を配置するスタックド・キャ
パシタ構造のメモリセルを備えたＤＲＡＭの製造方法に
適用した場合について説明したが、これに限定されるも
のではなく、上下の配線間を接続するアスペクト比が小
さい接続孔と配線−半導体素子間を接続するアスペクト
比が大きい接続孔とを同時に形成する場合に本発明を適
用することにより、上下の配線間を接続するアスペクト
比が小さい接続孔の底部が過剰にエッチングされるのを
確実に防止することができる。
ＩＳＦＥＴの上部にビット線を配置し、前記ビット線の
上部に情報蓄積用容量素子を配置するスタックド・キャ
パシタ構造のメモリセルを備えたＤＲＡＭの製造方法に
適用した場合について説明したが、これに限定されるも
のではなく、上下の配線間を接続するアスペクト比が小
さい接続孔と配線−半導体素子間を接続するアスペクト
比が大きい接続孔とを同時に形成する場合に本発明を適
用することにより、上下の配線間を接続するアスペクト
比が小さい接続孔の底部が過剰にエッチングされるのを
確実に防止することができる。
【００３６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３７】本発明の製造方法によれば、上下の配線間
を接続するアスペクト比が小さい接続孔と配線−半導体
素子間を接続するアスペクト比が大きい接続孔とを同時
に形成する際に、あらかじめアスペクト比が大きい接続
孔の下部にプラグを埋め込んでおくことにより、上下の
配線間を接続するアスペクト比が小さい接続孔の底部が
過剰にエッチングされるのを確実に防止することができ
る。
を接続するアスペクト比が小さい接続孔と配線−半導体
素子間を接続するアスペクト比が大きい接続孔とを同時
に形成する際に、あらかじめアスペクト比が大きい接続
孔の下部にプラグを埋め込んでおくことにより、上下の
配線間を接続するアスペクト比が小さい接続孔の底部が
過剰にエッチングされるのを確実に防止することができ
る。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド酸化膜 ５ ｐ型チャネルストッパ層 ６ ｎ型チャネルストッパ層 ７ ゲート酸化膜 ８Ａ、８Ｂ、８Ｃ ゲート電極 ９ ｎ型半導体領域 １０ 窒化シリコン膜 １１ サイドウォールスペーサ １２ ｎ- 型半導体領域 １３ ｎ+ 型半導体領域 １４ ｐ- 型半導体領域 １５ ｐ+ 型半導体領域 １６ Ｔｉシリサイド層 １７ 酸化シリコン膜 １８ ＢＰＳＧ膜 １９ 酸化シリコン膜 ２０ プラグ ２１ 接続孔 ２２ 接続孔 ２３ 接続孔 ２４ 接続孔 ２５ 接続孔 ２６ 接続孔 ２７ 接続孔 ２８ 多結晶シリコン膜 ２９ プラグ ３１ 酸化シリコン膜 ３２ 蓄積電極（下部電極） ３３ 容量絶縁膜 ３４ プレート電極（上部電極） ３５ プラグ ３６ 接続孔 ３７ 酸化シリコン膜 ３８ 接続孔 ３９ 接続孔 ４０ 接続孔 ４１ 接続孔 ４２ 接続孔 Ｃ 情報蓄積用容量素子 ＢＬ1,ＢＬ2 ビット線 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
Claims (7)
- 【請求項１】 多層配線を有する半導体集積回路装置の
製造方法であって、（ａ）半導体基板上に半導体素子を
形成した後、前記半導体素子を覆う１層または複数層の
絶縁膜を介して１層または複数層の配線を形成する工
程、（ｂ）前記１層または複数層の絶縁膜をエッチング
して前記半導体素子に達する第１接続孔を形成した後、
前記第１接続孔の内部にプラグを埋め込む工程、（ｃ）
前記配線および前記プラグの上部に絶縁膜を堆積した
後、前記絶縁膜をエッチングして、前記配線に達する第
２接続孔と前記プラグに達する第３接続孔とを同時に形
成する工程、を含むことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２】 メモリセル選択用ＭＩＳＦＥＴの上部に
ビット線を配置し、前記ビット線の上部に情報蓄積用容
量素子を配置するスタックド・キャパシタ構造のメモリ
セルを備えたＤＲＡＭを有する半導体集積回路装置の製
造方法であって、（ａ）半導体基板上にメモリセル選択
用ＭＩＳＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成し
た後、前記メモリセル選択用ＭＩＳＦＥＴおよび前記周
辺回路のＭＩＳＦＥＴの上部に第１絶縁膜を形成する工
程、（ｂ）前記第１絶縁膜をエッチングして前記メモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域に
達する接続孔を形成した後、前記接続孔の内部に第１プ
ラグを埋め込む工程、（ｃ）前記第１絶縁膜の上部にビ
ット線を形成し、次いで前記ビット線の上部に第２絶縁
膜を形成した後、前記第２絶縁膜をエッチングして前記
メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン
領域の一方の上部の前記第１プラグが埋め込まれた接続
孔に達する接続孔を形成し、次いで前記接続孔の内部に
第２プラグを埋め込む工程、（ｄ）前記第２絶縁膜の上
部に情報蓄積用容量素子を形成した後、前記第２絶縁膜
および前記第１絶縁膜をエッチングして、前記周辺回路
のＭＩＳＦＥＴのソース領域、ドレイン領域またはゲー
ト電極に達する接続孔を形成し、次いで前記接続孔の内
部に第３プラグを埋め込む工程、（ｅ）前記情報蓄積用
容量素子の上部に第３絶縁膜を形成した後、前記第３絶
縁膜をエッチングして前記情報蓄積用容量素子のプレー
ト電極に達する接続孔と、前記周辺回路の前記第３プラ
グが埋め込まれた接続孔に達する接続孔とを同時に形成
する工程、（ｆ）前記第３絶縁膜の上部に形成した導電
膜をパターニングして、前記情報蓄積用容量素子のプレ
ート電極と電気的に接続される配線と、前記第３プラグ
を介して前記周辺回路のＭＩＳＦＥＴのソース領域、ド
レイン領域またはゲート電極と電気的に接続される配線
とを同時に形成する工程、を含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法であって、前記第１プラグは、多結晶シリコンま
たは金属からなることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項４】 請求項２または３記載の半導体集積回路
装置の製造方法であって、前記ビット線は、多結晶シリ
コンと高融点金属またはそのシリサイドとの積層膜から
なることを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項２、３または４記載の半導体集積
回路装置の製造方法であって、前記第２プラグは、多結
晶シリコンまたは金属からなることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項６】 請求項２〜５のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記第３プラグ
は、金属からなることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項７】 請求項２〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記配線は、金
属からなることを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235342A JPH1079480A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235342A JPH1079480A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079480A true JPH1079480A (ja) | 1998-03-24 |
Family
ID=16984683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8235342A Pending JPH1079480A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079480A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036044A (ja) * | 1999-06-30 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| KR20010037864A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자 제조방법 |
| US6369446B1 (en) | 1999-05-31 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Multilayered semiconductor device |
| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| US6548358B2 (en) | 1998-06-08 | 2003-04-15 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
-
1996
- 1996-09-05 JP JP8235342A patent/JPH1079480A/ja active Pending
Cited By (7)
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