JPH10200410A - Ｄ／ａコンバータのメモリセル用回路装置 - Google Patents

Ｄ／ａコンバータのメモリセル用回路装置

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JPH10200410A
JPH10200410A JP9345064A JP34506497A JPH10200410A JP H10200410 A JPH10200410 A JP H10200410A JP 9345064 A JP9345064 A JP 9345064A JP 34506497 A JP34506497 A JP 34506497A JP H10200410 A JPH10200410 A JP H10200410A
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transistors
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バイアー ラルフ
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Abstract

(57)【要約】 【課題】 構造が簡単で、遅延時間が短く、アナログ回
路用の集積化技法を用い得るＤ／Ａコンバータのメモリ
セル用回路装置を提供する。 【解決手段】 広く用いられているタイプのＤ／Ａコン
バータで変換すべきデータワードの２進値は一連の段に
供給され、これらの段にて２進数的に段階付けられた電
流が共通の出力端子に供給されるか、この出力端子から
取出されたり、又は第２の共通出力端子へと伝送された
りする。電流スイッチを制御するために、各段は変換す
べき２進値を記憶するフリップフロップを具えている。
集積化プロセスにはアナログ回路の集積化プロセスがよ
く用いられるが、これではディジタル回路の構成部分
を、例えばＩＩＬ技法で有効に実現することができな
い。そこで、交差結合させたトランジスタを具えている
フリップフロップでは、これらのトランジスタのエミッ
タを大地電位と供給電圧との間の基準電圧に接続して、
電流スイッチをトリガするためのディジタル信号を首尾
良く変換させるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＤ／Ａコンバータの
メモリセル用の回路装置、特にアナログ電流を記憶済み
のディジタル信号によって切り換えるメモリセルに関す
るものである。
【０００２】
【従来の技術】広く一般に用いられている種類のＤ／Ａ
コンバータは、２進数的に等級付けられる値を有する電
流が電流発生器によって供給される多数の段を具えてお
り、この供給電流は出力端子へと送られるか、そこから
取り出され、又は関連する段に記憶されている２進値に
応じて常に他の出力端子へと伝送される。斯種のＤ／Ａ
コンバータの一例を図１に示してあり、これは多数の段
Ｌ１，Ｌ２，・・・，Ｌ n 並びに多数の電流発生器ＣＧ
１，ＣＧ２，・・・，ＣＧn を具えている。各電流発生
器は抵抗とトランジスタとの直列回路を具えており、抵
抗の一端が基準電圧、即ち一般に大地への接地ライン１
０に接続され、全てのトランジスタのベースが補助電圧
受電用のライン１１に接続されている。抵抗の大きさ
は、或る所定の電流発生器のトランジスタのコレクタ
に、その電流発生器の前にある電流発生器に流れる電流
値の２倍の電流が流れるように決められている。これら
の電流はそれぞれ関連する段Ｌ１，Ｌ２，・・・，Ｌn
の電流入力端子１２に供給され、各段はこの電流をこの
段に記憶されている或るディジタル値に応じて電流出力
端子２０へと転送し、全ての電流出力端子は相互接続さ
れているため、この相互接続出力端子は加算電流ＩS を
供給する。個々の段に記憶する２進値はデータ入力端子
１６を経て前もって供給され、制御ライン１４における
信号によってそれぞれの段に書き込まれる。
【０００３】このようなＤ／Ａコンバータを他のアナロ
グ回路と一緒に半導体本体に集積化すべき場合に、この
集積化用によく用いられる製造方法ではアナログ回路し
か有効に製造できず、ディジタル回路を有効に製造でき
ないため、ディジタル回路をアナログ手段によって実現
しなければならない。これは特に、使用する集積化技法
がＩＩＬ技法に従って回路を製造できない場合に云える
ことである。
【０００４】図２は通常のアナログ技法で構成される図
１における段Ｌ１，Ｌ２等のうちの１つに相当するＤ／
Ａコンバータのメモリセル用回路装置を示す。電流入力
端子１２に供給されるアナログ電流は２個のトランジス
タＱ１１及びＱ１２のエミッタへと伝送され、これらの
トランジスタのベースは異なる電圧で制御されるため、
前記供給電流は出力端子２０を経てそのまま転送される
か、動作電圧に接続されているライン１８を経て伝送さ
れることになる。このように、トランジスタＱ１１及び
Ｑ１２はスイッチとして作用し、このスイッチはトラン
ジスタＱ１及びＱ２によって形成されるフリップフロッ
プにより制御され、これらのトランジスタＱ１及びＱ２
は交差接合され、即ちこれらの各トランジスタのベース
はそれぞれ抵抗Ｒ１，Ｒ２を経て他方のトランジスタの
コレクタに接続されている。
【０００５】スイッチを形成しているトランジスタＱ１
１及びＱ１２は、それぞれの抵抗Ｒ３及びＲ４を経てト
ランジスタＱ１及びＱ２にそれぞれ並列に接続したトラ
ンジスタＱ３及びＱ４と、これらのトランジスタＱ３及
びＱ４のコレクタに接続した抵抗Ｒ１１及びＲ１２とに
よって制御される。電流分割のための並列接続形のベー
ス接続の場合には、ベースラインに常に抵抗が必要であ
る。フリップフロップには供給電圧用のライン１８に接
続された抵抗Ｒ１３及びＲ１４を経て電流が供給され
る。フリップフロップに２進値を設定することができる
トランジスタＱ５及びＱ６をフリップフロップのトラン
ジスタＱ１及びＱ２に並列に接続している。このため
に、トランジスタＱ５のベースを抵抗Ｒ５を経て２つの
他のトランジスタＱ７及びＱ１０のコレクタに接続し、
これらのコレクタを他の抵抗Ｒ９を経て他のトランジス
タＱ９に接続すると共に抵抗Ｒ１６を経てライン１８に
接続している。トランジスタＱ９のコレクタは抵抗Ｒ１
５を経てライン１８に接続すると共にトランジスタＱ６
のベース及びトランジスタＱ８のコレクタにも接続して
いる。トランジスタＱ７及びＱ８のベースは、それぞれ
抵抗Ｒ７及びＲ８を経て制御入力端子１４に接続し、ト
ランジスタＱ１０のベースは抵抗Ｒ１０を経てデータ入
力端子１６に接続している。制御入力端子１４が高電位
にある限り、トランジスタＱ７及びＱ８が導通し続け、
従ってトランジスタＱ５及びＱ６がカット・オフされる
ため、フリップフロップの状態は何等影響されない。し
かし、制御入力端子１４が低電位にある場合には、トラ
ンジスタＱ７及びＱ８がカット・オフされ、トランジス
タＱ９又はＱ１０がデータ入力端子１６における信号に
応じてカット・オフされ、従ってトランジスタＱ５か、
Ｑ６のいずれかが導通することにより、フリップフロッ
プはデータ入力端子１６に供給される２進値に対して設
定されることになる。
【０００６】このような回路の欠点は、多くの回路構成
部分を必要とし、且つトランジスタを別々の島に形成し
なくてはならないから、集積化に当たり多くの表面積を
必要とすることにある。さらに、このような回路におけ
る遅延時間は理想的でなく、これはトランジスタＱ１及
びＱ２によるフリップフロップの状態を変える前に常に
制御入力端子１４を作動させるのに２つのトランジスタ
の遅延期間、即ちトランジスタＱ７とＱ５又はＱ８とＱ
６の遅延期間を必要とするからである。制御入力端子が
高電位にある期間中、回路における全ての供給電流が変
わらず、従って書込み作用が行われないため、電流の消
費量が比較的高くなると云う欠点もある。
【０００７】
【発明が解決しようとする課題】本発明の目的は簡単な
構造で、遅延時間が短く、アナログ回路用の集積化技法
を使用できるＤ／Ａコンバータのメモリセル用回路装置
を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本質的にはフリップフロップを形成するトランジス
タのエミッタを回路全体の基準電圧、即ち大地電位に接
続するのではなくて、最小値が、関連する電流発生器の
制限電圧に依存する多少高めの他の基準電圧に接続する
ようにする。このようにすることにより、フリップフロ
ップを形成するトランジスタ間の少なくとも１つの交差
結合を直接的、即ち抵抗なしで構成することができ、且
つフリップフロップを形成するトランジスタのコレクタ
を、電流スイッチを形成するトランジスタのベースに直
接接続することができる。さらに、データ信号及び制御
信号を、コレクタがフリップフロップを形成しているト
ランジスタのベースに直接接続される少なくとも１個、
好ましくは２個の制御トランジスタに供給することがで
きる。従って、必要とされるトランジスタの数がごく僅
かとなり、抵抗も極めて少なく、極端な場合には僅か１
個の抵抗で済むため、本発明による回路装置はごく小さ
な集積化面積を必要とするだけで、しかも直接結合させ
るトランジスタの数が少ないために遅延期間がごく短く
なる。
【０００９】本発明の特殊な要点は従属請求項に記載し
た通りである。
【００１０】
【発明の実施の形態】図３に示す本発明による回路装置
でも電流入力端子１２に供給される電流を切り換える２
個のトランジスタＴ１及びＴ２を設け、これらのトラン
ジスタのエミッタへ切り換えるべき電流を供給し、トラ
ンジスタＴ２のコレクタが電流出力端子２０を形成する
ようにする。トランジスタＴ１のコレクタは後に説明す
る動作電圧用のライン１８に接続する。ここでもフリッ
プフロップを２個の交差結合したトランジスタＴ３とＴ
４とで形成し、各トランジスタのベースを他方のトラン
ジスタのコレクタにそれぞれ直接接続する。フリップフ
ロップの給電はマルチ−コレクタトランジスタＴ５のコ
レクタによって形成される２つの電流源により行われ、
トランジスタＴ５の導電形はフリップフロップのトラン
ジスタＴ３及びＴ４の導電形とは反対の導電形とし、即
ち本例ではトランジスタＴ５をＰＮＰトランジスタとす
る。このトランジスタＴ５はさらに２つのコレクタを具
えており、これらのコレクタからはそれぞれのライン２
２及び２４を経て隣接する回路装置のフリップフロップ
用の電流を取り出す。このことは後にさらに説明するよ
うに、集積化にとって有利である。
【００１１】図２の回路とは異なり、フリップフロップ
を形成するトランジスタＴ３及びＴ４のエミッタは接地
せずに、ライン２８を経て高めの基準電圧Ｕ１、好まし
くは１〜１．５Ｖの電圧に接続する。このようにして、
電流スイッチのトランジスタＴ１及びＴ２のベースを、
フリップフロップを形成するトランジスタＴ３及びＴ４
のコレクタに直接接続することができる。図１に示した
電流発生器ＣＧのトランジスタにとっては、フリップフ
ロップの双方の状態にて十分に高いコレクタ−エミッタ
電圧Ｕceを受電する必要がある。電流発生器におけるト
ランジスタのベースに接続されるような、図１に示した
ライン１１が１Ｖの電圧を有して、この電流発生器のエ
ミッタ抵抗に約０．３Ｖの電圧が生じ、且つ電流発生器
におけるトランジスタのコレクタ−ベース電圧が０Ｖよ
りも高くなくてはならないものとする場合には、トラン
ジスタＴ３及びＴ４のエミッタに供給されるライン２８
上の基準電圧Ｕ１は１Ｖ以上としなければならない。そ
こで、トランジスタＴ２が導通している場合には、例え
ばこのトランジスタＴ２のベース、従ってトランジスタ
Ｔ３のベースの電位もベース−エミッタフォワード電圧
分だけ１Ｖよりも高くなる。この場合、トランジスタＴ
３のエミッタ電圧、従って基準電圧Ｕ１は少なくとも１
Ｖとしなければならない。公差を考慮して、基準電圧Ｕ
１は１．２〜１．５Ｖの範囲内に選定するのが好適であ
る。
【００１２】トランジスタＴ３及びＴ４のエミッタは大
地電位よりも高い基準電圧Ｕ１にあるから、フリップフ
ロップに２進値を書込むのに制御トランジスタＴＳ１及
びＴＳ２を有する簡単な差動増幅器を用いることがで
き、これらのトランジスタＴＳ１及びＴＳ２のエミッタ
は共に抵抗Ｒ２１を介して制御ライン２６に接続する。
この制御ライン２６はトランジスタＴ８のコレクタによ
り他の全ての段の制御ラインと一緒に制御され、トラン
ジスタＴ８のエミッタは接地すると共にこのトランジス
タのベースは制御入力端子１４に接続する。トランジス
タＴ８がカット・オフされ、従って制御ライン２６にお
ける電圧が基準電圧Ｕ１よりも高くなると、制御トラン
ジスタＴＳ１及びＴＳ２には電流が流れなくなり、フリ
ップフロップの状態は制御トランジスタＴＳ１及びＴＳ
２により影響されなくなる。トランジスタＴ８は、デー
タ入力端子１６における信号によって決まる２進値を書
込む目的のために導通状態に切り換えられ、トランジス
タＴＳ１か、トランジスタＴＳ２のいずれかが導通し、
データ入力端子１６における信号に応じてトランジスタ
Ｔ３か、又はＴ４をカット・オフする。トランジスタＴ
Ｓ１又はＴＳ２のコレクタ電流は、トランジスタＴ５の
対応するコレクタによって供給される電流よりも約２倍
又は３倍高くする必要がある。例えばトランジスタＴＳ
１が導通している場合には、このトランジスタＴＳ１の
コレクタ電流の方がトランジスタＴ５のコレクタ電流よ
りも大きいから、トランジスタＴ３はカット・オフされ
る。ダイオード接続したトランジスタＴ７により、トラ
ンジスタＴ３のベースはほぼ基準電圧Ｕ１に持たらさ
れ、これはトランジスタＴ７のコレクタ及びベースを動
作電圧Ｕ２（この電圧はここではＵ２＝Ｕ１＋Ｕbeであ
る）に接続するからである。これにより、トランジスタ
ＴＳ１が飽和して、許容できないような高いベース電流
が流れてしまうようなことが起こらなくなる。同様な事
態はデータ入力端子１６における信号が基準電圧Ｕ１よ
りも高くて、トランジスタＴＳ２が導通している場合に
生じるが、ここでは、トランジスタＴＳ２のコレクタ電
位が、ダイオード接続したトランジスタＴ６によって制
限される。
【００１３】書込み段階に続く記憶段階では、トランジ
スタＴ８がカット・オフされると、トランジスタＴ６及
びＴ７には極めて僅かな漏洩電流しか流れなくする。こ
うするために、動作電圧Ｕ２を基準電圧Ｕ１よりも僅か
Ｕbeだけ高くして、トランジスタＴ６及びＴ７にはせい
ぜい電圧Ｕce＝Ｕbe−Ｕcesat が印加されるようにす
る。これらの２つの電流が記憶段階中にトランジスタＴ
３及びＴ４に必要とされるだけであるが、短い記憶入力
過程中には２倍又は３倍高い電流を動作電圧Ｕ２からさ
らに引出さなければならない。動作電圧Ｕ２及び基準電
圧Ｕ１は全てのメモリセルに対して一度発生させるだけ
とすべきである。全てのメモリセルのトランジスタＴ５
のエミッタは原則として１個の共通の電流源に接続する
こともできる。
【００１４】図３の回路は、必要な構成部分が少なくて
済み、それに加えて幾つかの構成部分を共通の島内に集
積化することができるために、特に小さな表面積にて集
積化できるために有利である。図４は図３の回路装置を
３つ並べたレイアウトの例を配線レベルでなく図式的に
示したものである。トランジスタＴ５は４つの別個のコ
レクタを有するラテラルＰＮＰトランジスタであり、こ
れは２つの回路へ給電する。従って、相対的に鏡対称配
置の２つの回路が常に１個のトランジスタＴ５に接続さ
れる。同じ島Ｉ３内にはダイオードとしての働きをする
トランジスタＴ６及びＴ７と、抵抗Ｒ２１も収容する。
この島Ｉ３は原則として、他の全ての回路の該当する島
と併合させることができる。トランジスタＴ１は他の回
路の該当する他のトランジスタＴ１と一緒に別の島Ｉ４
内にある。この島Ｉ４は、トランジスタＴ１のコレクタ
を動作電圧Ｕ２に接続すべき場合には、トランジスタＴ
５，Ｔ６及びＴ７を具えている島Ｉ３と併合させること
もできる。全ての回路のトランジスタＴ２を有する他の
島Ｉ５も必要である。さらに、トランジスタＴＳ１及び
Ｔ４と、トランジスタＴＳ２及びＴ３用のそれぞれ別個
の他の２つの島Ｉ１及びＩ２も必要である。
【００１５】これに反して、Ｄ／Ａコンバータを差動モ
ードで作動させる場合、即ち供給されるアナログ電流を
２つの別個の出力端子２０と２０ａとの間にて切り換え
る場合には、動作電圧Ｕ２へのトランジスタＴ１のコレ
クタの接続を省くようにする。この例は、例えばマルチ
プライヤを有する用途には有利である。この場合には、
トランジスタＴ１を必然的に図４に示すように別個の島
Ｉ４内に収容させなければならない。しかし、Ｄ／Ａコ
ンバータの全回路のトランジスタＴ１をこの島Ｉ４内に
収容させることもできる。
【００１６】図５は図３の回路の変形例を示し、この例
では２個のＰＮＰトランジスタＴ２１とＴ２２とによっ
て電流切り換えを行ない、これらのトランジスタのベー
スもトランジスタＴ３及びＴ４のコレクタによって直接
制御する。基準電圧がＵ１＝１．５Ｖで、トランジスタ
Ｔ３及びＴ４の飽和電圧がほぼ０Ｖで、トランジスタＴ
２１及びＴ２２の最小コレクタ−ベース電圧Ｕcbも０Ｖ
になり得るものとすると、トランジスタＴ２１及びＴ２
２に対する可能な最大コレクタ電圧はＵ１、即ち１．５
Ｖにほぼ等しくなる。この最大コレクタ電圧の値を高く
する場合には、基準電圧Ｕ１及び動作電圧Ｕ２並びにデ
ータ入力端子１６におけるデータ信号の最大値をそれ相
当に増大させなければならない。図４のレイアウトで、
トランジスタＴ２１をトランジスタＴ４及びＴＳ１と一
緒に、又はトランジスタＴ２２をトランジスタＴ３及び
ＴＳ２と一緒に所定の条件下にて共通の島内にそれぞれ
位置させることができる。この場合に、トランジスタＴ
２１及びＴ２２のコレクタにトランジスタＴ３及びＴ４
によって生ぜしめられる寄生電流は、それらのトランジ
スタ間に介挿するｐ形にドープした領域によって低減さ
せるべきであり、残りの残余の影響はＤ／Ａコンバータ
の精度要件内のものとしなければならない。
【００１７】他の例を図６に示してある。この例では制
御トランジスタＴＳ３が１個あるだけであり、このトラ
ンジスタのベースは抵抗Ｒ２４を介して制御ライン１４
により制御され、エミッタは抵抗Ｒ２３を介してデータ
ライン１６により制御される。さらに抵抗Ｒ２５がトラ
ンジスタＴ４のコレクタとトランジスタＴ３のベースと
の間に接続されている。トランジスタＴ３及びＴ４のコ
レクタは最早ダイオードを介してライン１８の動作電圧
Ｕ２には接続されていない。従って、この動作電圧Ｕ２
はライン２８における基準電圧Ｕ１より値Ｕbe以上に高
くすることができる。
【００１８】制御入力端子１４における信号が低い場合
には、トランジスタＴＳ３がカット・オフされ、このト
ランジスタはフリップフロップの状態に影響を及ぼさな
い。書込み目的の場合には、ライン２８の基準電圧Ｕ１
の値が１．５Ｖであるとすると、制御入力端子１４が高
めの信号、例えば４Ｖ又はそれ以上の信号を受信する。
この際、トランジスタＴＳ３のコレクタに流れる電流は
データ入力端子１６における信号に依存する。この信号
が高い場合には、抵抗Ｒ２３及びトランジスタＴＳ３の
エミッタには電流が流れない。トランジスタＴＳ３のコ
レクタはフリップフロップの状態に応じてほぼ基準電圧
Ｕ１か、又はそれよりもＵbeだけ高い電圧となり、即ち
いずれの場合にもトランジスタＴＳ３のコレクタ電圧は
トランジスタＴＳ３のエミッタ電圧及びベース電圧より
も低くなる。データ入力端子１６における信号が制御入
力端子１４における信号よりも高いものとすると、トラ
ンジスタＴＳ３が逆導通するようになる。この際、電流
がトランジスタＴＳ３のコレクタからトランジスタＴ３
のベース及び抵抗Ｒ２５を経て流れる。この際、トラン
ジスタＴ４が予め導通していた場合には、トランジスタ
Ｔ３のベース電圧は、このトランジスタＴ３が導通する
程度に増大し、今度はトランジスタＴ４をターン・オフ
させる。これによりフリップフロップは新たな状態に持
たらされる。この際、トランジスタＴ３のベース電圧は
Ｕb ＝1.5 Ｖ＋Ｕbe となるため、トランジスタＴＳ３
のベースには1.5 Ｖ＋２Ｕbeの電圧、即ち約３Ｖが供給
される。この場合、制御入力端子１４における電圧は、
どうしても抵抗Ｒ２４を経て十分な電流を流す必要があ
る場合には、温度の影響及び公差を考慮して４Ｖ以上と
する必要がある。逆導通トランジスタＴＳ３では、ベー
スに流れる電流の一部が基板に流れると云うことも考慮
する必要がある。それでもトランジスタＴＳ３のコレク
タに流れる電流はトランジスタＴ３を導通させることが
できる程度に強力な電流としなければならない。実際の
場合には、この状態で抵抗Ｒ２４に流れる電流はトラン
ジスタＴ５のコレクタによって転送される供給電流より
も約６〜１０倍高い電流としなければならない。
【００１９】データ入力端子１６における信号は書込む
べき他のデータ値に対しては０に等しくする。この場合
に、制御入力端子１４における信号が高レベルにある場
合には、抵抗Ｒ２４を経てトランジスタＴＳ３にベース
電流が流れるため、抵抗Ｒ２３を経てエミッタ電流も流
れるようになる。これによりトランジスタＴＳ３がほぼ
飽和状態に導通し、電流が抵抗Ｒ２５を経てトランジス
タＴＳ３のコレクタへと流れて、トランジスタＴ３のベ
ース電圧を低下させる。この際、トランジスタＴ３が前
もって導通していた場合には、このトランジスタＴ３は
カット・オフされ、トランジスタＴ４が導通するように
なる。これによりフリップフロップは別の状態に切り換
わる。制御入力端子１４における信号が再び低レベルと
なると、トランジスタＴＳ３はカット・オフされ、フリ
ップフロップの状態は同じ状態に留まる。
【００２０】図６の例が図３及び図５の回路よりも有利
な点は、構成部分が少なくて済み、即ち制御トランジス
タを僅か１個とすることができ、しかもライン１８にお
ける動作電圧Ｕ２を高い値に自由に選定できることにあ
る。従って、トランジスタＴ５によってＰＮＰバンクの
一部を形成することができ、この場合にはエミッタを正
の供給電圧ライン１９に接続する。これに対し、この方
法ではレイアウトの実現が多少割高となる。その理由
は、トランジスタＴＳ３を別の島に収容させなければな
らないからである。抵抗Ｒ２３及び抵抗Ｒ２４は、ライ
ン１８の動作電圧Ｕ２を制御ライン１４の最大制御電圧
よりも高く選定する場合には、トランジスタＴ５用の島
内に配置することができる。こうすることにより、島の
数は図４に示したレイアウトにおけるよりも１つ増え
て、６個の島となるため、構成部分の数が減ることの利
点も低減することになる。
【００２１】図６の回路でも電流スイッチ用のトランジ
スタＴ１及びＴ２をＰＮＰトランジスタとして構成する
ことができる。
【図面の簡単な説明】
【図１】従来のＤ／Ａコンバータの例を示すブロック図
である。
【図２】従来のＤ／Ａコンバータのメモリセル用回路装
置を示す回路図である。
【図３】２つの制御トランジスタを有する本発明による
回路装置を示す回路図である。
【図４】図３の回路装置を３個並べて配置したレイアウ
トを示す図である。
【図５】図３の回路装置の変形例で、電流スイッチのト
ランジスタの導電形をフリップフロップのトランジスタ
の導電形とは反対した例を示す回路図である。
【図６】制御トランジスタを１個だけとした同じく本発
明による回路装置の変形例を示す回路図である。
【符号の説明】
Ｌ１，Ｌ２，----- Ｌn メモリセル段 ＣＧ１，ＣＧ２，----- ＣＧn 電流発生器 （Ｔ１，Ｔ２） 電流スイッチ （Ｔ３，Ｔ４） フリップフロップ ＴＳ１，ＴＳ２ 制御トランジスタ Ｔ５ 電流源トランジスタ Ｔ６，Ｔ７ ダイオード接続トランジスタ Ｒ２１，Ｒ２２ 抵抗 Ｕ１ 基準電圧 Ｕ２ 動作電圧 １２ 電流入力端子 １４ 制御入力端子 １６ データ入力端子 １８ 動作電圧ライン ２０ 電流出力ライン ２６ 制御ライン ２８ 基準電圧ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フリードリッヒ ハーン ドイツ連邦共和国 22869 シェネフェル ト ヴルムカンプ ５ (72)発明者 ペーター ローラ ドイツ連邦共和国 21149 ハンブルク フィシベッカー ホルトベーク 88ベー (72)発明者 ラルフ バイアー ドイツ連邦共和国 22455 ハンブルク クルト−レディーン−ヴェーク 11 (72)発明者 アクセル ネーテ ドイツ連邦共和国 22417 ハンブルク ソルフェリノシュトラーセ 27

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 データ入力端子と、制御入力端子と、電
    流発生器に接続される電流入力端子と、エミッタが共に
    前記電流入力端子に結合される第１及び第２トランジス
    タを具えている電流スイッチと、動作電圧に接続され、
    且つそれぞれのベース及びコレクタが交差結合され、そ
    れぞれのコレクタが関連する前記第１及び第２トランジ
    スタのベースにそれぞれ結合されると共にそれぞれのエ
    ミッタが第１基準電圧に接続される第３及び第４トラン
    ジスタを具えているフリップフロップとを具えているＤ
    ／Ａコンバータのメモリセル用回路装置において、 前記第３及び第４トランジスタ（Ｔ３，Ｔ４）の各コレ
    クタを前記第１及び第２トランジスタ（Ｔ１，Ｔ２；Ｔ
    ２１，Ｔ２２）のそれぞれのベースと、電流源（Ｔ５）
    とに直接接続し、前記第１基準電圧（Ｕ１）の値を、第
    ２基準電圧（Ｇ）と前記動作電圧（Ｕ２）との間の電圧
    値で、前記第２基準電圧（Ｇ）とは少なくとも第１差動
    電圧分だけ異なる電圧値とし、且つ前記データ入力端子
    （１６）及び前記制御入力端子（１４）を少なくとも１
    個の第１制御トランジスタ（ＴＳ１，ＴＳ２；ＴＳ３）
    に結合させ、該制御トランジスタのコレクタを少なくと
    も前記第３又は第４トランジスタ（Ｔ３，Ｔ４）のベー
    スに直接接続したことを特徴とするＤ／Ａコンバータの
    メモリセル用回路装置。
  2. 【請求項２】 前記第３及び第４トランジスタ（Ｔ３，
    Ｔ４）のコレクタに接続される前記電流源を第５トラン
    ジスタ（Ｔ５）のコレクタによって形成し、該第５トラ
    ンジスタがいくつかのコレクタを具え、且つ前記第３及
    び第４トランジスタ（Ｔ３，Ｔ４）の導電形とは反対の
    導電形を有するようにしたことを特徴とする請求項１に
    記載の回路装置。
  3. 【請求項３】 第２制御トランジスタ（ＴＳ２）を設
    け、前記２つの制御トランジスタ（ＴＳ１，ＴＳ２）の
    各コレクタを前記第３及び第４トランジスタ（Ｔ３，Ｔ
    ４）のそれぞれのベースに接続し、前記第３及び第４ト
    ランジスタ（Ｔ３，Ｔ４）のベースをこれらトランジス
    タ（Ｔ４，Ｔ３）のうちのそれぞれ他方のトランジスタ
    のコレクタに直接接続し、前記第１及び第２制御トラン
    ジスタ（ＴＳ１，ＴＳ２）のエミッタを互いに結合する
    と共に第１抵抗（Ｒ２１）を介して前記制御入力端子
    （１４）に結合させ、前記２つの制御トランジスタのう
    ちの一方のトランジスタ（ＴＳ２）のベースを前記デー
    タ入力端子（１６）に結合させ、前記２つの制御トラン
    ジスタのうちの他方のトランジスタ（ＴＳ１）のベース
    を前記第１基準電圧（Ｕ１）に接続したことを特徴とす
    る請求項１又は２に記載の回路装置。
  4. 【請求項４】 前記第３及び第４トランジスタ（Ｔ３，
    Ｔ４）のコレクタをそれぞれのダイオード（Ｔ５，Ｔ
    ６）を介して前記動作電圧（Ｕ２）に接続し、且つ前記
    動作電圧（Ｕ２）が前記第１基準電圧（Ｕ１）とはダイ
    オードの順方向電圧分だけ異なるようにしたことを特徴
    とする請求項３に記載の回路装置。
  5. 【請求項５】 前記第５トランジスタ（Ｔ５）のベース
    を前記動作電圧（Ｕ２）に接続したことを特徴とする請
    求項４に記載の回路装置。
  6. 【請求項６】 前記第４トランジスタ（Ｔ４）のベース
    を前記第３トランジスタ（Ｔ３）のコレクタに直接接続
    し、前記第３トランジスタ（Ｔ３）のベースを第２抵抗
    （Ｒ２５）を介して前記第４トランジスタ（Ｔ４）のコ
    レクタに接続すると共に前記制御トランジスタ（ＴＳ
    ３）のコレクタに接続し、該制御トランジスタ（ＴＳ
    ３）のエミッタを第３抵抗（Ｒ２３）を介して前記デー
    タ入力端子（１６）に接続すると共にベースを第４抵抗
    （Ｒ２４）を介して前記制御入力端子（１４）に接続し
    たことを特徴とする請求項１又は２に記載の回路装置。
  7. 【請求項７】 前記第５トランジスタ（Ｔ５）が２つ以
    上のコレクタを具え、該第５トランジスタが少なくとも
    ２つのメモリセル用の回路装置に共通となるようにした
    ことを特徴とする請求項２〜５のいずれか一項に記載の
    回路装置。
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