JPH10200418A5 - - Google Patents

Description

【００１０】
【課題を解決するための手段】
本発明は上記目的を達成するため、請求項１に記載の発明は、二次元配列され、縦方向と横方向のそれぞれに誤り訂正符号が付加されたブロックデータに対して、ブロックデータの各列毎に誤り訂正を行う列誤り訂正と、ブロックデータの各行毎に誤り訂正処理を行う行誤り訂正とを行う誤り訂正方法において、複数の列又は行に対する誤り訂正を並列に行なった後に、前記複数の行又は列に対する誤り訂正を並列に行うようにした。

また、請求項２に記載の発明は、請求項１に記載の誤り訂正方法において、前記ブロックデータは、前記複数の行又は列に対応したデータバス幅のメモリに格納され、複数の行又は列から前記メモリのデータバス幅の整数倍のデータを一度に読み出し、その読み出した複数の行又は列のデータを並列に演算して各行又は列毎に誤り訂正を行うようにした。

また、請求項３に記載の発明は、請求項２に記載の誤り訂正方法において、前記メモリには、各列又は各行に対する誤り訂正後のブロックデータが格納され、該メモリから複数の行又は列のデータ、又は各行又は列の複数のデータを順次読み出して各行又は列毎に誤り訂正を行うようにした。

また、請求項４に記載の発明は、請求項２又は３に記載の誤り訂正方法において、前記ブロックデータは、記録媒体にインタリーブされて記憶され、前記メモリには、各列又は各行に対する誤り訂正後に並び替えて格納するようにした。

また、請求項５に記載の発明は、請求項１，２，３又は４に記載の誤り訂正方法において、前記各行，各列をそれぞれ符号語として扱い、符号語全体から各行・各列に対するシンドロームを演算し、シンドロームを基に各行，各列に対する誤りを訂正するようにした。

また、請求項６に記載の発明は、二次元配列され、縦方向と横方向のそれぞれに誤り訂正符号が付加されて外部に接続されたメモリに格納されたブロックデータに対して、ブロックデータの各列毎に誤り訂正を行う列誤り訂正と、ブロックデータの各行毎に誤り訂正処理を行う行誤り訂正とを行う誤り訂正回路を備えた誤り訂正装置において、前記誤り訂正回路は、複数の列又は行に対する誤り訂正を並列に行なった後に、前記複数の行又は列に対する誤り訂正を並列に行うようにした。

また、請求項７に記載の発明は、請求項６に記載の誤り訂正装置において、前記メモリは、複数の行又は列に対応したデータバス幅に設定され、前記誤り訂正回路は、前記メモリに格納された前記ブロックデータの複数の行又は列から前記メモリのデータバス幅の整数倍のデータを一度に読み出し、その読み出した複数の行又は列のデータを並列に演算して各行又は列毎に誤り訂正を行うようにした。

また、請求項８に記載の発明は、請求項７に記載の誤り訂正装置において、前記誤り訂正回路は、各列に対する誤り訂正処理を行う列誤り訂正回路と、各行に対する誤り訂正処理を行う行誤り訂正回路とから構成され、前記メモリに行誤り訂正回路による誤り訂正後のブロックデータを格納するとともに、前記メモリに格納されたデータを一度にそのメモリにデータバス幅の整数倍の数毎に順次読み出して前記列誤り訂正回路に出力するメモリ制御回路部を備えた。

また、請求項９に記載の発明は、請求項８に記載の誤り訂正装置において、前記ブロックデータは、記録媒体にインタリーブされて記憶され、前記行誤り訂正回路は、記録媒体から読み出されたデータに対して誤り訂正し、訂正後のブロックデータを前記メモリ制御部に出力し、前記メモリ制御部は、訂正後のデータを並び替えてメモリに記憶するようにした。

また、請求項１０に記載の発明は、請求項６，７，８又は９に記載の誤り訂正装置において、前記列誤り訂正回路及び行誤り訂正回路は、それぞれ前記各行，各列を符号語として扱い、符号語全体から各行・各列に対するシンドロームを演算し、シンドロームを基に各行，各列に対する誤りを訂正するようにした。

また、請求項１１に記載の発明は、請求項６，７，８，９又は１０に記載の誤り訂正装置において、前記列誤り訂正回路は、訂正後の各列のデータを前記メモリに格納し、その各列に対する誤り訂正後のデータを前記メモリのデータバス幅の整数倍のデータ数毎に読み出し、各行毎に誤り訂正処理を行う第２の行誤り訂正回路を備えた。

また、請求項１２に記載の発明は、請求項６，７，８，９，１０又は１１に記載の誤り訂正装置において、前記メモリは、限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる物であり、前記メモリ制御部は、前記データバス幅分の各列のデータ及び複数の行のデータを前記メモリの同一範囲内に格納するようにした。

また、請求項１３に記載の発明は、記録媒体から読み出したデータを読み出すデータ読み出し装置であって、前記読み出されたデータに対して誤り訂正を行う請求項６，７，８，９，１０，１１又は１２に記載の誤り訂正装置と、前記誤り訂正装置により処理される複数の行又は列に対応したデータバス幅に設定され、ブロックデータを記憶するメモリとを備えた。

また、請求項１４に記載の発明は、限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる記憶装置に対して、各行及び各列に対して誤り訂正記号が付加されたブロックデータを各列又は各行単位でアクセスし、各列の複数のデータを同時に演算して各列毎に誤り訂正を行い、複数の行のデータを並列に演算して各行毎に誤り訂正を行う誤り訂正装置におけるデータマッピング方法であって、前記記憶装置のデータバス幅を、各列毎に同時に演算されるデータ数、又は、並列に演算される複数の行のデータ数の整数倍に設定し、前記データバス幅分の各列のデータ及び複数の行のデータを前記記憶装置の同一範囲内に格納するようにした。

請求項１５に記載の発明は、限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる記憶装置に対して、各行及び各列に対して誤り訂正記号が付加されたブロックデータを各列又は各行単位でアクセスし、各行の複数のデータを同時に演算して各行毎に誤り訂正を行い、複数の列のデータを並列に演算して各列毎に誤り訂正を行う誤り訂正装置におけるデータマッピング方法であって、前記記憶装置のデータバス幅を、各行毎に同時に演算されるデータ数、又は、並列に演算される複数の列のデータ数の整数倍に設定し、前記データバス幅分の各行のデータ及び複数の列のデータを前記記憶装置の同一範囲内に格納するようにした。

（作用）
従って、請求項１に記載の発明によれば、二次元配列され、縦方向と横方向のそれぞれに誤り訂正符号が付加されたブロックデータの複数の列又は行に対する誤り訂正が並列に行なわれた後に、前記複数の行又は列に対する誤り訂正が並列に行われる。

また、請求項２に記載の発明によれば、ブロックデータは、複数の行又は列に対応したデータバス幅のメモリに格納され、複数の行又は列からメモリのデータバス幅の整数倍のデータが一度に読み出され、その読み出された複数の行又は列のデータが並列に演算されて各行又は列毎に誤り訂正が行われる。

また、請求項３に記載の発明によれば、メモリには、各列又は各行に対する誤り訂正後のブロックデータが格納され、そのメモリから複数の行又は列のデータ、又は各行又は列の複数のデータが順次読み出されて各行又は列毎に誤り訂正が行われる。

また、請求項４に記載の発明によれば、ブロックデータは、記録媒体にインタリーブされて記憶され、メモリには、各列又は各行に対する誤り訂正後に並び替えて格納される。

また、請求項５に記載の発明によれば、各行，各列がそれぞれ符号語として扱われ、符号語全体から各行・各列に対するシンドロームが演算され、シンドロームを基に各行，各列に対する誤りが訂正される。

また、請求項６に記載の発明によれば、二次元配列され、縦方向と横方向のそれぞれに誤り訂正符号が付加されて外部に接続されたメモリに格納されたブロックデータに対して、複数の列又は行に対する誤り訂正を並列に行なった後に、前記複数の行又は列に対する誤り訂正を並列に行う誤り訂正回路が備えられる。

また、請求項７に記載の発明によれば、メモリは、複数の行又は列に対応したデータバス幅に設定され、誤り訂正回路は、メモリに格納されたブロックデータの複数の行又は列からメモリのデータバス幅の整数倍のデータが一度に読み出され、その読み出された複数の行又は列のデータが並列に演算されて各行又は列毎に誤り訂正が行われる。

また、請求項８に記載の発明によれば、誤り訂正回路は、各列に対する誤り訂正処理を行う列誤り訂正回路と、各行に対する誤り訂正処理を行う行誤り訂正回路とから構成され、メモリには、行誤り訂正回路による誤り訂正後のブロックデータが格納される。メモリ制御回路は、メモリに格納されたデータが一度にそのメモリにデータバス幅の整数倍の数毎に順次読み出して列誤り訂正回路に出力する。

また、請求項９に記載の発明によれば、ブロックデータは、記録媒体にインタリーブされて記憶され、行誤り訂正回路は、記録媒体から読み出されたデータに対して誤り訂正し、訂正後のブロックデータをメモリ制御部に出力し、メモリ制御部は、訂正後のデータを並び替えてメモリに記憶する。

また、請求項１０に記載の発明によれば、列誤り訂正回路及び行誤り訂正回路は、それぞれ各行，各列を符号語として扱い、符号語全体から各行・各列に対するシンドロームを演算し、シンドロームを基に各行，各列に対する誤りを訂正する。

また、請求項１１に記載の発明によれば、列誤り訂正回路は、訂正後の各列のデータをメモリに格納し、その各列に対する誤り訂正後のデータをメモリのデータバス幅の整数倍のデータ数毎に読み出し、各行毎に誤り訂正処理を行う第２の行誤り訂正回路を備える。

また、請求項１２に記載の発明によれば、メモリは、限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる物であり、メモリ制御部は、データバス幅分の各列のデータ及び複数の行のデータをメモリの同一範囲内に格納する。

また、請求項１３に記載の発明によれば、記録媒体から読み出されたデータに対して誤り訂正が行われる。メモリは、誤り訂正処理される複数の行又は列に対応したデータバス幅に設定され、ブロックデータが記憶される。

また、請求項１４に記載の発明によれば、限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる記憶装置に対して、各行及び各列に対して誤り訂正記号が付加されたブロックデータが各列又は各行単位でアクセスされ、各列の複数のデータが同時に演算されて各列毎に誤り訂正が行われる。その記憶装置のデータバス幅が、各列毎に同時に演算されるデータ数、又は、並列に演算される複数の行のデータ数の整数倍に設定され、データバス幅分の各列のデータ及び複数の行のデータが記憶装置の同一範囲内に格納される。

また、請求項１５に記載の発明によれば、限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる記憶装置に対して、各行及び各列に対して誤り訂正記号が付加されたブロックデータが各列又は各行単位でアクセスされ、各行の複数のデータが同時に演算されて各行毎に誤り訂正が行われる。その記憶装置のデータバス幅が、各行毎に同時に演算されるデータ数、又は、並列に演算される複数の列のデータ数の整数倍に設定され、データバス幅分の各行のデータ及び複数の列のデータを記憶装置の同一範囲内に格納される。

【０１８６】
【発明の効果】
以上詳述したように、請求項１，２，３，４又は５に記載の発明によれば、データのアクセス時間を短くして読み出し時間の高速化を図ることが可能な誤り訂正方法を提供することができる。

また、請求項６，７，８，９，１０，１１又は１２に記載の発明によれば、データのアクセス時間を短くして読み出し時間の高速化を図ることが可能な誤り訂正装置を提供することができる。

また、請求項１３に記載の発明によれば、データのアクセス時間を短くして読み出し時間の高速化を図ることが可能なデータ読み出し装置を提供することにある。

更に、請求項１４又は１５に記載の発明によれば、誤り訂正処理におけるデータのアクセス時間の短縮を図ることが可能なデータマッピング方法を提供することができる。

Claims (15)

1. 二次元配列され、縦方向と横方向のそれぞれに誤り訂正符号が付加されたブロックデータに対して、ブロックデータの各列毎に誤り訂正を行う列誤り訂正と、ブロックデータの各行毎に誤り訂正処理を行う行誤り訂正とを行う誤り訂正方法において、
   複数の列又は行に対する誤り訂正を並列に行なった後に、前記複数の行又は列に対する誤り訂正を並列に行うようにした誤り訂正方法。
2. 前記ブロックデータは、前記複数の行又は列に対応したデータバス幅のメモリに格納され、複数の行又は列から前記メモリのデータバス幅の整数倍のデータを一度に読み出し、その読み出した複数の行又は列のデータを並列に演算して各行又は列毎に誤り訂正を行うようにした請求項１に記載の誤り訂正方法。
3. 前記メモリには、各列又は各行に対する誤り訂正後のブロックデータが格納され、該メモリから複数の行又は列のデータ、又は各行又は列の複数のデータを順次読み出して各行又は列毎に誤り訂正を行うようにした請求項２に記載の誤り訂正方法。
4. 前記ブロックデータは、記録媒体にインタリーブされて記憶され、前記メモリには、各列又は各行に対する誤り訂正後に並び替えて格納するようにした請求項２又は３に記載の誤り訂正方法。
5. 前記各行，各列をそれぞれ符号語として扱い、符号語全体から各行・各列に対するシンドロームを演算し、シンドロームを基に各行，各列に対する誤りを訂正するようにした請求項１，２，３又は４に記載の誤り訂正方法。
6. 二次元配列され、縦方向と横方向のそれぞれに誤り訂正符号が付加されて外部に接続されたメモリに格納されたブロックデータに対して、ブロックデータの各列毎に誤り訂正を行う列誤り訂正と、ブロックデータの各行毎に誤り訂正処理を行う行誤り訂正とを行う誤り訂正回路を備えた誤り訂正装置において、
   前記誤り訂正回路は、複数の列又は行に対する誤り訂正を並列に行なった後に、前記複数の行又は列に対する誤り訂正を並列に行うようにした誤り訂正装置。
7. 前記メモリは、複数の行又は列に対応したデータバス幅に設定され、
   前記誤り訂正回路は、前記メモリに格納された前記ブロックデータの複数の行又は列から前記メモリのデータバス幅の整数倍のデータを一度に読み出し、その読み出した複数の行又は列のデータを並列に演算して各行又は列毎に誤り訂正を行うようにした請求項６に記載の誤り訂正装置。
8. 前記誤り訂正回路は、各列に対する誤り訂正処理を行う列誤り訂正回路と、各行に対する誤り訂正処理を行う行誤り訂正回路とから構成され、
   前記メモリに行誤り訂正回路による誤り訂正後のブロックデータを格納するとともに、前記メモリに格納されたデータを一度にそのメモリにデータバス幅の整数倍の数毎に順次読み出して前記列誤り訂正回路に出力するメモリ制御回路部を備えた請求項７に記載の誤り訂正装置。
9. 前記ブロックデータは、記録媒体にインタリーブされて記憶され、
   前記行誤り訂正回路は、記録媒体から読み出されたデータに対して誤り訂正し、訂正後のブロックデータを前記メモリ制御部に出力し、
   前記メモリ制御部は、訂正後のデータを並び替えてメモリに記憶するようにした請求項８に記載の誤り訂正装置。
10. 前記列誤り訂正回路及び行誤り訂正回路は、それぞれ前記各行，各列を符号語として扱い、符号語全体から各行・各列に対するシンドロームを演算し、シンドロームを基に各行，各列に対する誤りを訂正するようにした請求項６，７，８又は９に記載の誤り訂正装置。
11. 前記列誤り訂正回路は、訂正後の各列のデータを前記メモリに格納し、
    その各列に対する誤り訂正後のデータを前記メモリのデータバス幅の整数倍のデータ数毎に読み出し、各行毎に誤り訂正処理を行う第２の行誤り訂正回路を備えた請求項６，７ ，８，９又は１０に記載の誤り訂正装置。
12. 前記メモリは、限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる物であり、
    前記メモリ制御部は、前記データバス幅分の各列のデータ及び複数の行のデータを前記メモリの同一範囲内に格納するようにした請求項６，７，８，９，１０又は１１に記載の誤り訂正装置。
13. 記録媒体から読み出したデータを読み出すデータ読み出し装置であって、
    前記読み出されたデータに対して誤り訂正を行う請求項６，７，８，９，１０，１１又は１２に記載の誤り訂正装置と、
    前記誤り訂正装置により処理される複数の行又は列に対応したデータバス幅に設定され、ブロックデータを記憶するメモリとを備えたデータ読み出し装置。
14. 限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる記憶装置に対して、各行及び各列に対して誤り訂正記号が付加されたブロックデータを各列又は各行単位でアクセスし、各列の複数のデータを同時に演算して各列毎に誤り訂正を行い、複数の行のデータを並列に演算して各行毎に誤り訂正を行う誤り訂正装置におけるデータマッピング方法であって、
    前記記憶装置のデータバス幅を、各列毎に同時に演算されるデータ数、又は、並列に演算される複数の行のデータ数の整数倍に設定し、
    前記データバス幅分の各列のデータ及び複数の行のデータを前記記憶装置の同一範囲内に格納するようにした誤り訂正装置のデータマッピング方法。
15. 限られた範囲内に格納されたデータに対するアクセスが、範囲を超えたアクセスよりも高速に行われる記憶装置に対して、各行及び各列に対して誤り訂正記号が付加されたブロックデータを各列又は各行単位でアクセスし、各行の複数のデータを同時に演算して各行毎に誤り訂正を行い、複数の列のデータを並列に演算して各列毎に誤り訂正を行う誤り訂正装置におけるデータマッピング方法であって、
    前記記憶装置のデータバス幅を、各行毎に同時に演算されるデータ数、又は、並列に演算される複数の列のデータ数の整数倍に設定し、
    前記データバス幅分の各行のデータ及び複数の列のデータを前記記憶装置の同一範囲内に格納するようにした誤り訂正装置のデータマッピング方法。