JPH10201222A - 昇圧回路及びこれを用いた半導体装置 - Google Patents

昇圧回路及びこれを用いた半導体装置

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JPH10201222A
JPH10201222A JP8351275A JP35127596A JPH10201222A JP H10201222 A JPH10201222 A JP H10201222A JP 8351275 A JP8351275 A JP 8351275A JP 35127596 A JP35127596 A JP 35127596A JP H10201222 A JPH10201222 A JP H10201222A
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power supply
circuit
stop signal
potential
gate
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Shinya Fujioka
伸也 藤岡
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】電源投入後昇圧電圧が略目標値に達するまでの
時間を短縮し、且つ、通常使用時の消費電力を低減す
る。 【解決手段】外部電源電圧Ｖcc＝３．０Ｖが２Ｖ以上に
なったことを検出して起動停止信号ＳＴＰをアクティブ
にする選択制御回路５０と、起動停止信号ＳＴＰが低レ
ベルのときのみ高い周波数ｆsのクロックを生成し出力
するリングオシレータ回路３０と、低い周波数ｆoのク
ロックを生成し出力するリングオシレータ回路１０と、
起動停止信号ＳＴＰが低レベルのときリングオシレータ
回路３０の出力を選択して出力し、起動停止信号高レベ
ルのときリングオシレータ回路１０の出力を選択して出
力する選択回路４０と、該クロックで駆動されるチャー
ジポンプ回路２０とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、昇圧回路及びこれ
を用いた半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路では、回路素子の微細化
及び回路の大規模化に伴い、電源電圧が低くなってきて
おり、プリント配線基板に搭載された複数の半導体装置
には複数の異なる電源電圧が使用されている。図６
（Ａ）の半導体装置ＬＳＩ１において、例えば、本体回
路である内部回路１は電源電圧Ｖii＝２．４Ｖで動作す
るが、各種半導体装置に供給する電源電圧を共通にする
ために、外部電源電圧Ｖcc＝３．０ＶがｎＭＯＳトラン
ジスタ２で内部電源電圧Ｖiiに降圧されて内部回路１に
供給される。ｎＭＯＳトランジスタ２のゲートには、内
部電源電圧Ｖiiを一定にするためのゲート電位Ｖgnが、
不図示の制御回路で生成されて供給される。トランジス
タ２がｐＭＯＳの場合には、該制御回路は外部電源電圧
Ｖccを用いることができる。しかし、トランジスタ２が
ｎＭＯＳの場合には、ゲート電位Ｖgnが例えば３．３Ｖ
程度と外部電源電位Ｖccよりも高いので、内部昇圧回路
が必要になる。
【０００３】ここで、トランジスタ２としてｎＭＯＳを
用いると、ｐＭＯＳより高速動作が可能であるので内部
電源電圧をより安定させることができる。また、トラン
ジスタ２としてｐＭＯＳを用いると、そのソースに接続
された外部ピンのインダクタンス成分と該ｐＭＯＳのゲ
ート電位をフィードバック制御する回路との関係で、オ
ーバドライブが生じて該インダクタンス成分に無視でき
ない逆起電力が生じ電源ノイズとなるが、ｎＭＯＳを用
いた場合には上記と異なるゲート電位制御回路との関係
でこのような問題が生じない。このようなことから、ト
ランジスタ２としてｎＭＯＳを用いた方が好ましい。
【０００４】図６（Ｂ）は、内部昇圧回路が必要となる
他の例としての半導体記憶装置ＬＳＩ２の一部を示す。
例えばｎＭＯＳトランジスタ３ａをオンにしてキャパシ
タ３ｂに蓄えられた電荷をビット線ＢＬに転送する場
合、ビット線ＢＬの容量がキャパシタ３ｂのそれよりも
相当大きいので、ビット線ＢＬの電位変化は僅かであ
る。また、ｎＭＯＳトランジスタ３ａのゲートに接続さ
れたワード線ＷＬの抵抗が、比較的大きい。このため、
電化がｎＭＯＳトランジスタ３ａを通ることによる電位
低下をできるだけ小さくする必要があり、ワードドライ
バ４のｐＭＯＳトランジスタ４ａを通してワード線ＷＬ
に供給される電位ＳＶiiが、高くされる。例えば、Ｖii
＝２．４Ｖのとき電位ＳＶiiは４．５Ｖであり、内部昇
圧回路が必要になる。
【０００５】図７は、従来の昇圧回路を示す。この回路
では、インバータ１１〜１７が環状に接続されたリング
オシレータ回路１０によりクロックが生成され、これが
バッファ用インバータ１８を介してチャージポンプ回路
２０に供給される。リングオシレータ回路１０の出力
は、スイッチ素子２１及び２２のオン／オフ制御にも用
いられる。この出力が低レベルでスイッチ素子２１及び
２２が図示の状態のとき、インバータ１８の出力電位Ｖ
ccによりポンピングキャパシタ２３が充電される。次
に、リングオシレータ回路１０の出力が低レベルに遷移
すると、スイッチ素子２１及び２２がそれぞれダイオー
ド２４のカソード側及びダイオード２５のアノード側に
切り換えられ、外部電源電圧Ｖccにポンピングキャパシ
タ２３の端子間電圧が積み上げられる。これにより、ダ
イオード２５のカソード電位Ｖooは２（Ｖcc−Ｖpn）と
なる。ここにＶpnは、ダイオード２４及び２５の順方向
電圧である。出力電圧Ｖooは電流消費により低下する
が、このような操作が繰り返されて、外部電源電圧Ｖcc
を昇圧した電圧Ｖooが得られる。
【０００６】図７中のチャージポンプ回路２０は原理構
成であり、実際には、降下電圧Ｖpnを小さくするためダ
イオード２４及び２５の替わりにスイッチ素子が用いら
れ、逆流を阻止する期間で該スイッチ素子がオフにされ
る。
【０００７】
【発明が解決しようとする課題】このような昇圧回路
を、例えば図６（Ａ）の半導体装置ＬＳＩ１のゲート電
位Ｖgnを生成する回路に適応し、半導体装置ＬＳＩ１に
電源を投入したとき、次のような問題が生ずる。すなわ
ち、外部電源電位Ｖccが所定電位になるまで昇圧回路が
動作せず、また、電流消費により電圧Ｖooが低下するの
で、電源投入後電圧Ｖooが目標値±１０％に達するまで
の時間が、例えば４００μｓｅｃと長くなり、内部回路
１の動作の開始が遅くなる。
【０００８】電圧Ｖooの立ち上げを速くするためにリン
グオシレータ回路１０の出力周波数を高くすると、立ち
上げ後の昇圧回路の負荷駆動能力が必要以上に大きくな
り、消費電力の無駄が生ずる。本発明の目的は、このよ
うな問題点に鑑み、電源投入後昇圧電圧が略目標値に達
するまでの時間を短縮でき、且つ、通常使用時の消費電
力を低減することが可能な昇圧回路及びこれを用いた半
導体装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】第１発
明では、外部電源電圧が通常電圧より低い所定値以上に
なったことを検出して起動停止信号をアクティブにする
選択制御回路と、該起動停止信号がインアクティブのと
き第１周波数のクロックを出力し、該起動停止信号がア
クティブのとき該第１周波数より低い第２周波数のクロ
ックを出力するクロック生成回路と、該クロックで駆動
されるチャージポンプ回路と、を有する。
【００１０】この第１発明によれば、電源投入後の初期
にクロック生成回路の出力クロック周波数が通常時の第
２周波数よりも高い第１周波数になり、このクロックで
チャージポンプ回路が駆動されて電源電圧が高速に昇圧
されるので、電源投入後昇圧電圧が略目標値に達するま
での時間が従来よりも短縮されるという効果を奏する。
【００１１】また、瞬停後外部電源電圧が復帰する際に
も、昇圧回路が上記のように動作するので、昇圧電圧の
復帰が従来よりも高速に行われるという効果を奏する。
さらに、内部電源電圧が目標値に達した後には、クロッ
ク生成回路の出力クロック周波数が第１周波数より低い
第２周波数になり、このクロックでチャージポンプ回路
が駆動されて昇圧動作が行われるので、通常使用時の消
費電力が低減されるという効果を奏する。
【００１２】第１発明の第１態様では、上記クロック生
成回路は、上記起動停止信号がインアクティブのときの
み上記第１周波数のクロックを生成し出力する第１リン
グオシレータ回路と、上記第２周波数のクロックを生成
し出力する第２リングオシレータ回路と、該起動停止信
号がインアクティブのとき該第１リングオシレータ回路
の出力を選択して出力し、該起動停止信号がアクティブ
のとき該第２リングオシレータ回路の出力を選択して出
力する選択回路と、を有する。
【００１３】第１発明の第２態様では、上記クロック生
成回路は、ｐＭＯＳトランジスタとｎＭＯＳトランジス
タとの両ドレインが出力端として接続され該ｐＭＯＳト
ランジスタと該ｎＭＯＳトランジスタとの両ゲートが入
力端として接続されたＣＭＯＳインバータが、奇数個環
状に縦続接続されたリングオシレータ部と、該ＣＭＯＳ
インバータの該ｐＭＯＳトランジスタのソースと電源電
位の配線との間に接続され、常時オンにするための電位
がゲートに印加された第１ｐＭＯＳトランジスタと、該
ＣＭＯＳインバータの該ｐＭＯＳトランジスタの該ソー
スと該電源電位の配線との間に接続され、アクティブ時
に高レベルになる上記起動停止信号がゲートに供給され
る第２ｐＭＯＳトランジスタと、該ＣＭＯＳインバータ
の該ｎＭＯＳトランジスタのソースと該電源電位より低
い基準電位の配線との間に接続され、常時オンにするた
めの電位がゲートに印加された第１ｎＭＯＳトランジス
タと、該ＣＭＯＳインバータの該ｎＭＯＳトランジスタ
の該ソースと該基準電位の配線との間に接続され、該起
動停止信号の２値を反転した信号がゲートに印加される
第２ｎＭＯＳトランジスタと、を有する。
【００１４】第１発明の第３態様では、上記第２ｐＭＯ
Ｓトランジスタは、（ゲート幅）／（ゲート長）の値が
上記第１ｐＭＯＳトランジスタのそれよりも大きく、上
記第２ｎＭＯＳトランジスタは、（ゲート幅）／（ゲー
ト長）の値が上記第１ｎＭＯＳトランジスタのそれより
も大きい。この第３態様によれば、電源投入後の初期の
第１周波数がより高くなるので、電源投入後昇圧電圧が
略目標値に達するまでの時間がさらに短縮されるという
効果を奏する。
【００１５】第１発明の第４態様では、上記クロック生
成回路は、５以上の奇数個のインバータと第１スイッチ
素子と第２スイッチ素子とが環状に縦続接続され、該第
１スイッチ素子と該第２スイッチ素子との間には偶数個
のインバータが接続されており、該第１スイッチ素子の
前段側一端と該第２スイッチ素子の後段側一端との間に
第３スイッチ素子が接続され、上記起動停止信号がイン
アクティブのときのみ該第１スイッチ素子及び該第２ス
イッチ素子が共にオフにされ且つ該第３のスイッチ素子
がオンにされる可変リングオシレータである。
【００１６】この第４態様によれば、第１実施形態より
もクロック生成回路の構成素子数を低減することができ
るという効果を奏する。第１発明の第５態様では、上記
チャージポンプ回路は、該チャージポンプ回路の上記電
源電圧に端子間電圧が積み上げられ且つ容量が上記起動
停止信号で切り替え可変のキャパシタを有し、該起動停
止信号がインアクティブのときに該起動停止信号がアク
ティブのときよりも該キャパシタの容量が大きい。
【００１７】この第５態様によれば、電源投入後の初期
の第１周波数がより高くなるので、電源投入後昇圧電圧
が略目標値に達するまでの時間がさらに短縮されるとい
う効果を奏する。第２発明の半導体装置では、上記いず
れかの昇圧回路が半導体チップに形成されている。
【００１８】第２発明の第１態様では、上記チャージポ
ンプ回路の上記電源電圧は上記外部電源電圧に等しく、
該外部電源電圧より低い内部電源電圧で動作する回路
と、ドレインが上記電源電位の配線に接続され、ソース
が該内部電源電圧の高電位側配線に接続された降圧用ｎ
ＭＯＳトランジスタと、該チャージポンプ回路の出力電
圧で動作し、該降圧用ｎＭＯＳトランジスタのゲート電
位が一定になるように制御する制御回路と、を有する。
【００１９】第２発明の第２態様では、上記チャージポ
ンプ回路の上記電源電圧は上記外部電源電圧より低い内
部電源電圧であり、ｎＭＯＳトランジスタのゲートにワ
ード線が接続されたメモリセルと、入力アドレスに応じ
て該ワード線に該チャージポンプの出力電位を供給する
ワードドライバと、を有する。
【００２０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の昇圧回路が適用され
た第１実施形態の半導体装置を示す。図１中、図６
（Ａ）及び図７と同一構成要素には、同一符号を付して
その説明を省略する。
【００２１】この昇圧回路では、図７のリングオシレー
タ回路１０、インバータ１８及びチャージポンプ回路２
０に、リングオシレータ回路３０、選択回路４０及び選
択制御回路５０が付加されている。チャージポンプ回路
２０は、簡単化のために上述のように原理構成が示され
ている。リングオシレータ回路３０は、インバータ３１
とインバータ３２とナンドゲート３３とが環状に接続さ
れている。
【００２２】ナンドゲート３３の一方の入力端を低レベ
ルにすると、リングオシレータ回路３０が発振せず、こ
れを高レベルにすると、ナンドゲート３３がインバータ
として機能し、リングオシレータ回路３０が発振してこ
れから周波数ｆsのクロックがポンピングパルスとして
出力される。これに対し、リングオシレータ回路１０か
らは、周波数ｆsより低い周波数ｆｏのクロックがポン
ピングパルスとして常時出力される。
【００２３】選択回路４０は、転送ゲート４１及び４２
とインバータ４３とを備えている。転送ゲート４１及び
４２の一端はそれぞれリングオシレータ回路１０及び３
０の出力端に接続され、他端は共にインバータ１８の入
力端並びにスイッチ素子２１及び２２の制御入力端に接
続されている。転送ゲート４１及び４２はいずれもｐＭ
ＯＳトランジスタとｎＭＯＳトランジスタとが並列接続
された構成であり、転送ゲート４１のｎＭＯＳトランジ
スタ及び転送ゲート４２のｐＭＯＳトランジスタに起動
停止信号ＳＴＰが供給され、転送ゲート４１のｐＭＯＳ
トランジスタ及び転送ゲート４２のｎＭＯＳトランジス
タに、起動停止信号ＳＴＰの２値をインバータ４３で反
転した信号＊ＳＴＰが供給される。起動停止信号＊ＳＴ
Ｐは、ナンドゲート３３の一方の入力端にも供給され
る。
【００２４】起動停止信号ＳＴＰが低レベルのとき、転
送ゲート４１がオフ、転送ゲート４２がオンになり、リ
ングオシレータ回路３０の出力クロックが選択回路４０
から出力され、起動停止信号ＳＴＰが高レベルのとき、
転送ゲート４１がオン、転送ゲート４２がオフになり、
リングオシレータ回路１０の出力クロックが選択回路４
０から出力される。
【００２５】リングオシレータ回路１０、３０及び選択
回路４０の電源電圧は、外部電源電圧Ｖccである。選択
制御回路５０では、外部電源電位Ｖccの配線とグランド
線との間に抵抗５１と抵抗５２とが直列接続されて分圧
Ｖrが取り出され、これがｎＭＯＳトランジスタ５３の
ゲートに供給される。ｎＭＯＳトランジスタ５３のソー
スはグランド線に接続され、そのドレインは抵抗５４を
介して外部電源電位Ｖccの配線に接続されている。ｎＭ
ＯＳトランジスタ５３のドレイン電位は、ｐＭＯＳトラ
ンジスタ５５及びｎＭＯＳトランジスタ５６のゲートに
供給される。ｐＭＯＳトランジスタ５５とｎＭＯＳトラ
ンジスタ５６とは、外部電源電位Ｖccの配線とグランド
線との間に直列接続されて、ＣＭＯＳインバータを構成
している。このインバータの出力端から起動停止信号Ｓ
ＴＰが取り出される。
【００２６】電源投入後、例えば外部電源電位Ｖccが０
Ｖから０．４Ｖまで上昇したときｎＭＯＳトランジスタ
５６がオンになり、さらに外部電源電位Ｖccが２Ｖまで
上昇したとき、分圧Ｖrが０．４Ｖまで上昇してｎＭＯ
Ｓトランジスタ５３がオンになる。これにより、ｐＭＯ
Ｓトランジスタ５５がオン、ｎＭＯＳトランジスタ５６
がオフになり、起動停止信号ＳＴＰ及び＊ＳＴＰがそれ
ぞれ高レベル及び低レベルになる。
【００２７】ｎＭＯＳトランジスタ５３のゲートと外部
電源電位Ｖccの配線との間に接続されたｎＭＯＳトラン
ジスタ５７は、通常はオフであるが、瞬停により外部電
源電位Ｖccが０Ｖ付近まで低下した時にオンになり、ｎ
ＭＯＳトランジスタ５３のゲートの電荷がｎＭＯＳトラ
ンジスタ５７を通って素早く放電され、次に外部電源電
位Ｖccが上昇したときに上記動作が確保される。
【００２８】降圧回路６０では、ｎＭＯＳトランジスタ
２のゲート電位及び敷居電圧をそれぞれＶgn及びＶthで
表すと、Ｖii＝Ｖgn−Ｖthが成立する。ＶthはＶccが低
いほど高くなる。外部電源電位Ｖccが例えば内部電源電
位Ｖii＝２．４Ｖ程度と低い場合でも内部電源電位Ｖii
＝２．４Ｖを生成できるようにするために、例えば４．
０ＶのＳＶccが電源電位として比較回路６１に供給され
る。
【００２９】比較回路６１の反転入力端には、参照電位
発生回路６２からの参照電位Ｖrefが供給され、比較回
路６１からゲート電位Ｖgpが出力される。電源電位ＳＶ
ccの配線とグランド線との間には、ｐＭＯＳトランジス
タ６３とｎＭＯＳトランジスタ６４と抵抗６５と抵抗６
６とが直列に接続されている。ｐＭＯＳトランジスタ６
３のゲートには、ゲート電位Ｖgpが供給される。ｐＭＯ
Ｓトランジスタ６３のソース電位Ｖgnは、ｎＭＯＳトラ
ンジスタ２のゲートに供給される。ｎＭＯＳトランジス
タ２は、そのドレインが外部電源電位Ｖccの配線に接続
されており、外部電源電位Ｖccを、内部電源電位Ｖii例
えば２．４Ｖに降圧して内部回路１に供給する。
【００３０】ｎＭＯＳトランジスタ６４は、そのドレイ
ンとゲートとが短絡されており、内部電源電位Ｖiiが周
囲温度により変化するのを防止するためのものである。
抵抗６５と抵抗６６との接続点の電位Ｖdは、比較回路
６１の非反転入力端に供給される。比較回路６１は、こ
の電位Ｖdが参照電位Ｖrefになるようにゲート電位Ｖgp
を出力する。すなわち、Ｖd＜Ｖrefとなると、ゲート電
位Ｖgpが低下してｐＭＯＳトランジスタ６３に流れる電
流が増加し、電位Ｖdが上昇する。逆にＶd＞Ｖrefとな
ると、ゲート電位Ｖgpが上昇してｐＭＯＳトランジスタ
６３に流れる電流が減少し、電位Ｖdが低下する次に、
上記の如く構成された半導体装置の動作を、図２を参照
して説明する。
【００３１】電源を投入すると、外部電源電位Ｖccが０
Ｖから３．０Ｖまで直線的に増加する。その途中におい
て、外部電源電位Ｖccが１．０Ｖ程度になると、昇圧回
路の動作が開始される。この時、起動停止信号ＳＴＰは
低レベルであり、転送ゲート４１がオフ、転送ゲート４
２がオンになっていて、リングオシレータ回路３０の出
力クロックが転送ゲート４２及びインバータ１８を介し
チャージポンプ回路２０に供給される。これにより、リ
ングオシレータ回路１０の出力クロックでチャージポン
プ回路２０を駆動した場合よりも、高速に昇圧動作が行
われる。
【００３２】外部電源電位Ｖccが２Ｖ程度になって、分
圧Ｖrが０．４Ｖ程度になると、ｎＭＯＳトランジスタ
５３がオン、ｐＭＯＳトランジスタ５５がオン、ｎＭＯ
Ｓトランジスタ５６がオフになり、起動停止信号ＳＴＰ
が高レベルに遷移する。これにより、転送ゲート４１が
オン、転送ゲート４２がオフになって、リングオシレー
タ回路１０の出力クロックが転送ゲート４１及びインバ
ータ１８を介しチャージポンプ回路２０に供給され、チ
ャージポンプ回路２０による電位ＳＶccの昇圧動作速度
が低下する。
【００３３】電位ＳＶccが４．０Ｖ程度になったとき、
ゲート電位Ｖgnが３．３Ｖ程度になり、内部電源電位Ｖ
iiが２．４Ｖ程度になる。その後、外部電源電位Ｖccが
３．０Ｖまで上昇するが、この間、電位ＳＶccは略一定
であり、ゲート電位Ｖgn及び内部電源電位Ｖiiも略一定
になる。本第１実施形態の半導体装置によれば、電源投
入後の初期にリングオシレータ回路３０の高周波出力で
チャージポンプ回路２０が駆動されて電位ＳＶccが高速
に昇圧されるので、電源投入後内部電源電位Ｖiiが目標
値±１０％に達するまでの時間が例えば従来の４００μ
ｓｅｃに対し２００μｓｅｃと短縮され、電源投入後内
部回路１の動作が開始されるまでの時間が短縮される。
【００３４】瞬停で外部電源電位Ｖccが復帰する際に
も、昇圧回路が上記同様に動作するので、内部電源電位
Ｖiiの復帰が従来よりも高速に行われる。また、内部電
源電位Ｖiiが目標値に達した後には、リングオシレータ
回路３０の動作が停止しリングオシレータ回路１０の出
力でチャージポンプ回路２０が駆動されて昇圧動作が行
われるので、通常使用時の消費電力が低減される。
【００３５】［第２実施形態］図３は、図１のリングオ
シレータ回路１０、３０及び選択回路４０の替わりに用
いられる第２実施形態のリングオシレータ回路１０Ａを
示す。この回路は、インバータ１１〜１７が環状に接続
されている点で図１のリングオシレータ回路１０と同一
である。インバータ１１の一端と電源電位Ｖccの配線と
の間には、ｐＭＯＳトランジスタ７１ＰＬと７１ＰＳと
が並列に接続されている。ｐＭＯＳトランジスタ７１Ｐ
Ｌと７１ＰＳとは、ゲート幅が互いに等しいが、ｐＭＯ
Ｓトランジスタ７１ＰＬのゲート長はｐＭＯＳトランジ
スタ７１ＰＳのそれよりも長くなっている。インバータ
１１の他端とグランド線との間には、ｎＭＯＳトランジ
スタ７１ＮＬと７１ＮＳとが並列に接続されている。ｎ
ＭＯＳトランジスタ７１ＮＬと７１ＮＳとは、ゲート幅
が互いに等しいが、ｎＭＯＳトランジスタ７１ＮＬのゲ
ート長はｎＭＯＳトランジスタ７１ＮＳのそれよりも長
くなっている。インバータ１２〜１７の一端及び他端に
ついてもインバータ１１の場合と同様である。
【００３６】ｐＭＯＳトランジスタ７１ＰＬ〜７７ＰＬ
のゲートはグランド線に接続されており、これらのトラ
ンジスタは常時オンになっている。ｎＭＯＳトランジス
タ７１ＮＬ〜７７ＮＬのゲートは外部電源電位Ｖccの配
線に接続されており、これらのトランジスタは常時オン
になっている。ｐＭＯＳトランジスタ７１ＰＳ〜７７Ｐ
Ｓのゲートには起動停止信号ＳＴＰが供給され、ｎＭＯ
Ｓトランジスタ７１ＮＳ〜７７ＮＳのゲートには起動停
止信号＊ＳＴＰが供給される。
【００３７】次に、上記の如く構成されたリングオシレ
ータ回路１０Ａの動作を説明する。電源投入後、外部電
源電位Ｖccが１．０Ｖ程度まで上昇すると、この回路の
動作が開始される。この時、起動停止信号ＳＴＰは低レ
ベル、起動停止信号＊ＳＴＰは高レベルであり、ｐＭＯ
Ｓトランジスタ７１ＰＳ〜７７ＰＳ及びｎＭＯＳトラン
ジスタ７１ＮＳ〜７７ＮＳはオンになっている。外部電
源電位Ｖccからインバータ１１〜１７への電流供給能力
及びインバータ１１〜１７からグランド線への電流排出
能力は、ｐＭＯＳトランジスタ７１ＰＳ〜７７ＰＳ及び
ｎＭＯＳトランジスタ７１ＮＳ〜７７ＮＳがオフのとき
よりも大きいので、リングオシレータ回路１０Ａの出力
周波数ｆが高くなり、リングオシレータ回路１０Ａで駆
動される図１のチャージポンプ回路２０の昇圧動作が次
の通常使用時よりも高速になる。
【００３８】外部電源電位Ｖccが２Ｖ程度まで上昇する
と、起動停止信号ＳＴＰが高レベル、起動停止信号＊Ｓ
ＴＰが低レベルに遷移し、ｐＭＯＳトランジスタ７１Ｐ
Ｓ〜７７ＰＳ及びｎＭＯＳトランジスタ７１ＮＳ〜７７
ＮＳがオフになる。これにより、リングオシレータ回路
１０Ａの出力周波数ｆが低下し、通常使用時の消費電力
が低減される。
【００３９】［第３実施形態］図４は、本発明の昇圧回
路が適用された第３実施形態の半導体装置を示す。この
昇圧回路では、リングオシレータ回路１０Ｂが、第１部
１０ａと、第２部１０ｂと、第３部１０ｃと、選択回路
４０Ａとからなる。第１部１０ａは、インバータ１１〜
１３が縦続接続されている。第２部１０ｂは、インバー
タ１４と１５とが縦続接続され、インバータ１４にこれ
より小形のインバータ１９が環状接続されている。第３
部１０ｃは、インバータ１６と１７とが縦続接続されて
いる。インバータ１５の出力端はインバータ１６の入力
端に接続され、インバータ１７の出力端はインバータ１
１の入力端に接続されている。
【００４０】選択回路４０Ａでは、インバータ１３の出
力端とインバータ１４の入力端との間に転送ゲート４１
が接続され、インバータ１５の出力端とインバータ１６
の入力端との間に転送ゲート４４が接続され、インバー
タ１３の出力端とインバータ１６の入力端との間に転送
ゲート４２が接続されている。転送ゲート４１及び４２
のオン／オフは、起動停止信号ＳＴＰ及び＊ＳＴＰによ
り、図１の場合と同様に制御され、転送ゲート４４のオ
ン／オフは、転送ゲート４１のオン／オフと連動して制
御される。
【００４１】インバータ１９は、転送ゲート４１がオフ
のときにインバータ１４の入力端が電位Ｖｃｃ／２付近
でフローティング状態になって、電源供給線からインバ
ータ１４を通りグランド線へ貰通電流が流れるのを防止
する為のものである。また、チャージポンプ回路２０Ａ
では、ポンピングキヤパシタの容量が起動停止信号に応
じて切換可能になっている。すなわち、電解コンデンサ
であるポンピングキャパシタ２３の正極端にポンピング
キャパシタ２６の正極端が接続され、ポンピングキャパ
シタ２６の負極端が転送ゲート２７を介してポンピング
キャパシタ２３の負極端に接続されている。転送ゲート
２７のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ
のゲートにはそれぞれ、起動停止信号＊ＳＴＰ及び起動
停止信号ＳＴＰが供給される。
【００４２】他の点は上記第１実施形態と同一構成であ
る。上記構成において、起動停止信号ＳＴＰが低レベル
のときには、転送ゲート４１及び４４がオフ、転送ゲー
ト４２がオンになり、インバータ１３の出力端が転送ゲ
ート４２を介しインバータ１６の入力端にバイパスされ
て、インバータ５段のリングオシレータが構成され、通
常時よりも周波数ｆが高くなる。これにより、上記第１
実施形態で述べた効果と同一の効果が得られる。また、
転送ゲート２７がオンになって、ポンピングキャパシタ
２３にポンピングキャパシタ２６が並列接続され、これ
により、ポンピングパルス毎にポンピングキヤパシタに
充電される電荷量が通常時よりも増加し、チャージポン
プ回路２０Ａの電流供給能力が増して上記効果が高めら
れる。
【００４３】起動停止信号ＳＴＰが高レベルのときに
は、転送ゲート４１及び４４がオン、転送ゲート４２が
オフになり、第１部１０ａと第２部１０ｂと第３部１０
ｃとでインバータ７段のリングオシレータが構成され、
リングオシレータ回路１０Ｂは図１のリングオシレータ
回路１０と同様に動作する。また、転送ゲート２７がオ
フになり、チャージポンプ回路２０Ａは図１のチャージ
ポンプ回路２０と同一動作になる。
【００４４】［第４実施形態］図５は、本発明の昇圧回
路が適用された第４実施形態の半導体装置を示す。この
半導体装置は、図１中の昇圧回路を半導体メモリに適用
したものであり、チャージポンプ回路２０から出力され
る電源電位ＳＶiiがワードドライバ４のｐＭＯＳトラン
ジスタ４ａを通ってワード線ＷＬに供給される。図５で
は簡単化のために、記憶部は１メモリセルのみ示してい
る。
【００４５】チャージポンプ回路２０及び選択制御回路
５０は、図１の内部回路１の一部となっており、スイッ
チ素子２２のアノード及び選択制御回路５０の電源供給
線には内部電源電位Ｖiiが供給される。内部電源電位Ｓ
Ｖiiは、例えば、Ｖcc＝３．０Ｖ、Ｖii＝２．４Ｖに対
し４．５Ｖである。この半導体装置によれば、電源投入
後電位ＳＶiiが目標値±１０％に達するまでの時間が短
縮されるので、電源投入後メモリアクセス開始までの時
間が従来よりも短縮される。
【００４６】なお、本発明には外にも種々の変形例が含
まれる。例えば、ｐＭＯＳトランジスタ７１ＰＳ〜７７
ＰＳは、ｐＭＯＳトランジスタ７１ＰＬ〜７７ＰＬより
も（ゲート幅）／（ゲート長）の値が大きい方が好まし
いが、本発明はこの条件を満たさなくてもよい。また、
図１、図３及び図５中の各リングオシレータのインバー
タ接続個数は、３以上の奇数であればよく、図４中のリ
ングオシレータ１０Ｂのインバータ接続個数は、５以上
の奇数であればよい。
【００４７】昇圧回路に用いられるチャージポンプ回路
は、図１及び図４の構成のものに限定されず、各種のも
のが適用可能である。
【図面の簡単な説明】
【図１】本発明の昇圧回路が適用された第１実施形態の
半導体装置を示す回路図である。
【図２】図１の回路の動作を示す線図である。
【図３】本発明の昇圧回路に用いられる第２実施形態の
リングオシレータ回路を示す図である。
【図４】本発明の昇圧回路が適用された第３実施形態の
半導体装置を示す回路図である。
【図５】本発明の昇圧回路が適用された第４実施形態の
半導体装置を示す回路図である。
【図６】昇圧回路が必要な回路例を示す図である。
【図７】従来の昇圧回路を示す図である。
【符号の説明】
２、３ａ、５３、５６、５７、６４、７１ＮＬ〜７７Ｎ
Ｌ、７１ＮＳ〜７７ＮＳ ｎＭＯＳトランジスタ ４ａ、５５、６３、７１ＰＬ〜７２ＰＬ、７１ＰＳ〜７
２ＰＳ ｐＭＯＳトランジスタ ３ メモリセル ４ ワードドライバ １０、１０Ａ、３０ リングオシレータ回路 １１〜１８、３１、３２、４３ インバータ ２０ チャージポンプ回路 ２１、２２ スイッチ素子 ２３、２６ ポンピングキャパシタ ２４、２５ ダイオード ２７、４１、４２ 転送ゲート ４０、４０Ａ 選択回路 ５０ 選択制御回路 ６０ 降圧回路 ６１ 比較回路 ６２ 基準電位発生回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 外部電源電圧が通常電圧より低い所定値
    以上になったことを検出して起動停止信号をアクティブ
    にする選択制御回路と、 該起動停止信号がインアクティブのとき第１周波数のク
    ロックを出力し、該起動停止信号がアクティブのとき該
    第１周波数より低い第２周波数のクロックを出力するク
    ロック生成回路と、 該クロックで駆動されるチャージポンプ回路と、 を有することを特徴とする昇圧回路。
  2. 【請求項２】 上記クロック生成回路は、 上記起動停止信号がインアクティブのときのみ上記第１
    周波数のクロックを生成し出力する第１リングオシレー
    タ回路と、 上記第２周波数のクロックを生成し出力する第２リング
    オシレータ回路と、 該起動停止信号がインアクティブのとき該第１リングオ
    シレータ回路の出力を選択して出力し、該起動停止信号
    がアクティブのとき該第２リングオシレータ回路の出力
    を選択して出力する選択回路と、 を有することを特徴とする請求項１記載の昇圧回路。
  3. 【請求項３】 上記クロック生成回路は、ｐＭＯＳトラ
    ンジスタとｎＭＯＳトランジスタとの両ドレインが出力
    端として接続され該ｐＭＯＳトランジスタと該ｎＭＯＳ
    トランジスタとの両ゲートが入力端として接続されたＣ
    ＭＯＳインバータが、奇数個環状に縦続接続されたリン
    グオシレータ部と、 該ＣＭＯＳインバータの該ｐＭＯＳトランジスタのソー
    スと電源電位の配線との間に接続され、常時オンにする
    ための電位がゲートに印加された第１ｐＭＯＳトランジ
    スタと、 該ＣＭＯＳインバータの該ｐＭＯＳトランジスタの該ソ
    ースと該電源電位の配線との間に接続され、アクティブ
    時に高レベルになる上記起動停止信号がゲートに供給さ
    れる第２ｐＭＯＳトランジスタと、 該ＣＭＯＳインバータの該ｎＭＯＳトランジスタのソー
    スと該電源電位より低い基準電位の配線との間に接続さ
    れ、常時オンにするための電位がゲートに印加された第
    １ｎＭＯＳトランジスタと、 該ＣＭＯＳインバータの該ｎＭＯＳトランジスタの該ソ
    ースと該基準電位の配線との間に接続され、該起動停止
    信号の２値を反転した信号がゲートに印加される第２ｎ
    ＭＯＳトランジスタと、 を有することを特徴とする請求項１記載の昇圧回路。
  4. 【請求項４】 上記第２ｐＭＯＳトランジスタは、（ゲ
    ート幅）／（ゲート長）の値が上記第１ｐＭＯＳトラン
    ジスタのそれよりも大きく、 上記第２ｎＭＯＳトランジスタは、（ゲート幅）／（ゲ
    ート長）の値が上記第１ｎＭＯＳトランジスタのそれよ
    りも大きい、 ことを特徴とする請求項３記載の昇圧回路。
  5. 【請求項５】 上記クロック生成回路は、 ５以上の奇数個のインバータと第１スイッチ素子と第２
    スイッチ素子とが環状に縦続接続され、該第１スイッチ
    素子と該第２スイッチ素子との間には偶数個のインバー
    タが接続されており、該第１スイッチ素子の前段側一端
    と該第２スイッチ素子の後段側一端との間に第３スイッ
    チ素子が接続され、上記起動停止信号がインアクティブ
    のときのみ該第１スイッチ素子及び該第２スイッチ素子
    が共にオフにされ且つ該第３のスイッチ素子がオンにさ
    れる可変リングオシレータ、 であることを特徴とする請求項１記載の昇圧回路。
  6. 【請求項６】 上記チャージポンプ回路は、該チャージ
    ポンプ回路の上記電源電圧に端子間電圧が積み上げられ
    且つ容量が上記起動停止信号で切り替え可変のキャパシ
    タを有し、該起動停止信号がインアクティブのときに該
    起動停止信号がアクティブのときよりも該キャパシタの
    容量が大きい、 ことを特徴とする請求項１乃至５のいずれか１つに記載
    の昇圧回路。
  7. 【請求項７】 請求項１乃至６のいずれか１つに記載の
    昇圧回路が半導体チップに形成されていることを特徴と
    する半導体装置。
  8. 【請求項８】 上記チャージポンプ回路の上記電源電圧
    は上記外部電源電圧に等しく、 該外部電源電圧より低い内部電源電圧で動作する回路
    と、 ドレインが上記電源電位の配線に接続され、ソースが該
    内部電源電圧の高電位側配線に接続された降圧用ｎＭＯ
    Ｓトランジスタと、 該チャージポンプ回路の出力電圧で動作し、該降圧用ｎ
    ＭＯＳトランジスタのゲート電位が一定になるように制
    御する制御回路と、 を有することを特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 上記チャージポンプ回路の上記電源電圧
    は上記外部電源電圧より低い内部電源電圧であり、 ｎＭＯＳトランジスタのゲートにワード線が接続された
    メモリセルと、 入力アドレスに応じて該ワード線に該チャージポンプの
    出力電位を供給するワードドライバと、 を有することを特徴とする請求項７記載の半導体装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003038832A1 (en) * 2001-10-16 2003-05-08 Nec Electronics Corporation Semiconductor storage device
KR100491418B1 (ko) * 2002-11-01 2005-05-25 주식회사 하이닉스반도체 부스팅 회로
KR100744640B1 (ko) * 2005-11-02 2007-08-01 주식회사 하이닉스반도체 클럭 드라이버
JP2008503084A (ja) * 2004-06-15 2008-01-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路のための電源の適応制御
KR100812600B1 (ko) 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
JP2008117525A (ja) * 2007-12-26 2008-05-22 Nec Electronics Corp 半導体記憶装置
JP2008148536A (ja) * 2006-12-11 2008-06-26 Samsung Electronics Co Ltd 電圧昇圧装置、電圧昇降圧装置及び液晶表示装置
JP2010246081A (ja) * 2009-03-19 2010-10-28 Toshiba Corp スイッチ回路
US8040736B2 (en) 2008-05-28 2011-10-18 Samsung Electronics Co., Ltd. Non-volatile memory device, computing system and wordline driving method
JP2012231594A (ja) * 2011-04-26 2012-11-22 Elpida Memory Inc クロック信号発生回路およびそれを用いた高電圧発生回路

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3587702B2 (ja) * 1998-10-20 2004-11-10 富士通株式会社 Ｄｌｌ回路を内蔵する集積回路装置
KR20000026987A (ko) * 1998-10-22 2000-05-15 구자홍 절전모드 제어장치 및 방법
JP2000236657A (ja) * 1999-02-15 2000-08-29 Nec Kyushu Ltd 昇圧回路
US6278317B1 (en) * 1999-10-29 2001-08-21 International Business Machines Corporation Charge pump system having multiple charging rates and corresponding method
US6275096B1 (en) 1999-12-14 2001-08-14 International Business Machines Corporation Charge pump system having multiple independently activated charge pumps and corresponding method
JP2002032988A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 内部電圧発生回路
JP2002041159A (ja) * 2000-07-25 2002-02-08 Nec Yamagata Ltd 半導体集積回路装置
JP2002197894A (ja) * 2000-12-25 2002-07-12 Mitsubishi Electric Corp 半導体集積回路
JP2002238243A (ja) * 2001-02-07 2002-08-23 Seiko Epson Corp Ｄｃ／ｄｃコンバータおよび液晶用電源装置
US6414863B1 (en) * 2001-08-30 2002-07-02 Texas Instruments Incorporated Frequency control circuit for unregulated inductorless DC/DC converters
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
KR100426696B1 (ko) * 2001-10-20 2004-04-14 삼성전자주식회사 디스플레이장치
JP3825300B2 (ja) * 2001-10-31 2006-09-27 Ｎｅｃエレクトロニクス株式会社 内部降圧回路
KR100432890B1 (ko) * 2002-06-07 2004-05-22 삼성전자주식회사 안정적으로 승압 전압을 발생하는 승압 전압 발생 회로 및그 승압 전압 제어 방법
US7719343B2 (en) * 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US7570108B2 (en) * 2003-10-28 2009-08-04 Texas Instruments Incorporated Apparatus for regulating voltage
DE10351050A1 (de) * 2003-10-31 2005-06-09 Infineon Technologies Ag Integrierter Ladungspumpen-Spannungswandler
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
US7321254B2 (en) * 2004-12-03 2008-01-22 Lsi Logic Corporation On-chip automatic process variation, supply voltage variation, and temperature deviation (PVT) compensation method
EP1684404A1 (fr) * 2005-01-24 2006-07-26 Haute Ecole Arc Circuit convertisseur
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) * 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7710193B2 (en) * 2005-09-29 2010-05-04 Hynix Semiconductor, Inc. High voltage generator and word line driving high voltage generator of memory device
US20080146150A1 (en) * 2006-12-18 2008-06-19 Accton Technology Corporation WiFi SiP module
US8081011B2 (en) * 2007-02-06 2011-12-20 Agere Systems Method and apparatus for regulating a power supply of an integrated circuit
US7791368B2 (en) * 2007-02-06 2010-09-07 Agere Systems Inc. Method and apparatus for regulating a power supply of an integrated circuit
US7710208B2 (en) * 2007-04-18 2010-05-04 Vns Portfolio Llc Multi-speed ring oscillator
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
JP2009020641A (ja) * 2007-07-11 2009-01-29 Panasonic Corp 出力回路
JP5417346B2 (ja) 2008-02-28 2014-02-12 ペレグリン セミコンダクター コーポレーション 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置
US8816659B2 (en) 2010-08-06 2014-08-26 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US9030248B2 (en) * 2008-07-18 2015-05-12 Peregrine Semiconductor Corporation Level shifter with output spike reduction
EP2311184A4 (en) 2008-07-18 2014-02-26 Peregrine Semiconductor Corp SOFTENER HIGH PERFORMANCE VOLTAGE GENERATION CIRCUITS AND METHOD
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8237513B2 (en) * 2010-06-23 2012-08-07 International Business Machines Corporation Phase locked loop with startup oscillator and primary oscillator
JP2012118033A (ja) * 2010-12-03 2012-06-21 Toshiba Corp 半導体装置およびその検査方法
US9413362B2 (en) 2011-01-18 2016-08-09 Peregrine Semiconductor Corporation Differential charge pump
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
US9768683B2 (en) 2011-01-18 2017-09-19 Peregrine Semiconductor Corporation Differential charge pump
US8975972B2 (en) * 2012-07-05 2015-03-10 Infineon Technologies Ag Oscillator system
US8610511B1 (en) * 2012-07-31 2013-12-17 King Fahd University Of Petroleum And Minerals High-frequency digitally controlled oscillator
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US9673696B2 (en) * 2013-03-13 2017-06-06 Analog Devices Technology Ultra low-voltage circuit and method for nanopower boost regulator
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
JP2015171220A (ja) * 2014-03-06 2015-09-28 株式会社東芝 スイッチ制御回路および無線通信装置
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US11133743B2 (en) * 2018-08-28 2021-09-28 Tohoku University Individual step-up circuit, step-up circuit, and electronic apparatus
TWI689161B (zh) * 2018-12-22 2020-03-21 新唐科技股份有限公司 功率轉換器
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
US12549158B2 (en) * 2024-04-29 2026-02-10 Silicon Laboratories Inc. Ring oscillator based digitally controlled oscillator

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142597A (ja) * 1986-12-05 1988-06-14 Hitachi Ltd 半導体装置
US5075572A (en) * 1990-05-18 1991-12-24 Texas Instruments Incorporated Detector and integrated circuit device including charge pump circuits for high load conditions
JPH04222455A (ja) * 1990-12-20 1992-08-12 Nec Corp インタフェース回路
US5208557A (en) * 1992-02-18 1993-05-04 Texas Instruments Incorporated Multiple frequency ring oscillator
JPH0620471A (ja) * 1992-06-30 1994-01-28 Hitachi Ltd ダイナミック型ｒａｍ
US5416446A (en) * 1992-12-08 1995-05-16 At&T Corp. Digital programmable frequency generator
JP3265045B2 (ja) * 1993-04-21 2002-03-11 株式会社東芝 電圧制御発振器
JPH0774596A (ja) * 1993-08-31 1995-03-17 Mitsubishi Electric Corp リング発振器
US5694308A (en) * 1995-07-03 1997-12-02 Motorola, Inc. Method and apparatus for regulated low voltage charge pump
US5801987A (en) * 1997-03-17 1998-09-01 Motorola, Inc. Automatic transition charge pump for nonvolatile memories

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003038832A1 (en) * 2001-10-16 2003-05-08 Nec Electronics Corporation Semiconductor storage device
CN100446123C (zh) * 2001-10-16 2008-12-24 恩益禧电子股份有限公司 半导体存储装置
KR100491418B1 (ko) * 2002-11-01 2005-05-25 주식회사 하이닉스반도체 부스팅 회로
JP2008503084A (ja) * 2004-06-15 2008-01-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路のための電源の適応制御
KR100812600B1 (ko) 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
KR100744640B1 (ko) * 2005-11-02 2007-08-01 주식회사 하이닉스반도체 클럭 드라이버
US7521978B2 (en) 2005-11-02 2009-04-21 Hynix Semiconductor Inc. Clock driver
JP2008148536A (ja) * 2006-12-11 2008-06-26 Samsung Electronics Co Ltd 電圧昇圧装置、電圧昇降圧装置及び液晶表示装置
JP2008117525A (ja) * 2007-12-26 2008-05-22 Nec Electronics Corp 半導体記憶装置
US8040736B2 (en) 2008-05-28 2011-10-18 Samsung Electronics Co., Ltd. Non-volatile memory device, computing system and wordline driving method
JP2010246081A (ja) * 2009-03-19 2010-10-28 Toshiba Corp スイッチ回路
JP2012231594A (ja) * 2011-04-26 2012-11-22 Elpida Memory Inc クロック信号発生回路およびそれを用いた高電圧発生回路

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Publication number Publication date
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