JPH10207717A

JPH10207717A - マイクロコンピュータ

Info

Publication number: JPH10207717A
Application number: JP9006007A
Authority: JP
Inventors: Toshimichi Matsuzaki; 敏道松崎; Keisuke Tanaka; 啓介田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-01-17
Filing date: 1997-01-17
Publication date: 1998-08-07
Anticipated expiration: 2017-01-17
Also published as: JP3605978B2

Abstract

(57)【要約】【課題】高速なタスク切り換えを可能とする。【解決手段】ＣＰＵからの開始信号によりシーケンサ
５５は、現タスク番号レジスタ６０、次タスク番号レジ
スタ５７、前タスク番号レジスタ６１の内容に従って、
コンテキスト退避メモリ３およびデータメモリとレジス
タファイル１との間でデータの転送を制御し、コンテキ
ストを退避／復帰する。タスク切り換え要求時に切り換
わる新しいタスクは、タスク許可フラグ５６と現タスク
番号レジスタにより決定される。レジスタファイルは、
同一構成の２組のレジスタセットから構成され、レジス
タセットＡ使用フラグ６３により切り換えられる。レジ
スタ書き込み制御部は次タスクが使用するレジスタセッ
トへコンテキストを書き込み、レジスタ読み出し制御部
６８は現タスクが使用するレジスタセットを読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のタスクを切
り換えながら実行するマイクロコンピュータに関する。

【０００２】

【従来の技術】近年、マイクロコンピュータはあらゆる
機器に利用されており、処理能力の向上に伴い、より広
い分野でより複雑な制御に応用されている。組み込み用
途ではより複雑な制御に応用できるように、マルチタス
ク処理などの高度な機能が望まれている。

【０００３】図１４は、第１の従来例におけるマルチタ
スク機能を有するマイクロコンピュータの説明図であ
る。同図において、ＣＰＵ１０は、演算部１１とレジス
タセット１２からなる。

【０００４】演算部１１は、タスクを１つずつ実行し、
レジスタセット１２は、タスク実行に必要なデータを保
持する。

【０００５】メモリ１３は、各タスク毎にコンテキスト
（レジスタセットのデータ、ＰＣの内容、ＰＳＷの内容
等のタスクの実行によって変化するタスク固有のデー
タ）を退避する領域であるコンテキストブロック１４を
有する。同図では、コンテキストブロック１４中にタス
ク１〜３用のコンテキス退避領域が示されている。

【０００６】第１の従来例におけるタスクはソフトウェ
ア（ＯＳ）によって管理される。例えば、タスク１から
タスク２に切り換わる場合、ＯＳは、タスク切り換えを
示すイベント（タイマ割込み等）を受け付けると、まず
ＣＰＵ１０からメモリ１３にタスク１のコンテキストを
退避し、次にメモリ１３からＣＰＵ１０にタスク２のコ
ンテキストを復帰してからタスク２の実行を開始する。

【０００７】上記のように、第１の従来例では、ソフト
ウェア（ＯＳ）によりマルチタスクを実現しているの
で、ハードウェア規模が小さくて済むという利点があ
る。

【０００８】図１５は、第２の従来例におけるマルチタ
スク機能を有するマイクロコンピュータの説明図であ
る。同図においてＣＰＵ２０は、演算部２１、レジスタ
ファイル２２、レジスタセット切り換え部２３、制御部
２４とからなる。

【０００９】演算部２１は、タスクを１つずつ実行し、
レジスタファイル２２は、タスクの実行に必要なデータ
を保持する複数のレジスタセットからなる。

【００１０】レジスタセット切り換え部２３は、現在実
行中のタスクに対応するレジスタセットを有効にする。
この有効なレジスタセットのみが演算部２１に使用され
る。制御部２４は、タスクの切り換えを制御する。

【００１１】メモリ２５は、レジスタセットのデータを
除くコンテキストの退避領域を有する。この第２の従来
例におけるタスクはハードウェアによって管理される。
例えば、タスク１からタスク２に切り換える場合、制御
部２４は、タスク切り換えを指示するイベント（タイマ
割込み等）を受け付けると、レジスタセット切り換え部
２３にタスク２に対応するレジスタセットを有効にする
ように指示すると共に、演算部２１のＰＣの内容、ＰＳ
Ｗの内容等をメモリ２５に退避し、タスク２のＰＣの内
容、ＰＳＷの内容等を演算部２１に復帰する。その後、
演算部２１は、有効なレジスタセット２を用いてタスク
２を実行する。

【００１２】上記のように第２の従来例では、ハードウ
ェアによってマルチタスクを実現しているので、タスク
の切り換えが高速であるという利点がある。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来例によれば、組み込み用途のマイクロコンピュータに
おけるマルチタスク管理には適していないという問題が
あった。

【００１４】第１の従来例によれば、タスク切り換えに
際してコンテキストの退避および復帰をソフトウェアに
よって実現するので切り換え速度が遅く、リアルタイム
性を要求される制御の組み込み用途のマイクロコンピュ
ータには適していない。また、第２の従来例によれば、
タスク数と同数のレジスタセットを必要とし、しかもタ
スク切り換えをハードウェアで実現するので制御部のハ
ードウェア規模が大きくなる。その結果コストが高くな
り組み込み用途のマイクロコンピュータには適していな
い。

【００１５】本発明は上記の問題点に鑑み、コストを増
大させることなく高速にタスクを切り換えるマイクロコ
ンピュータを提供することを目的としている。

【００１６】

【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明は、複数のタスクを順に切り換えな
がら実行するマイクロコンピュータであって、同一のレ
ジスタ構成で、タスクの実行に１つが使用される少なく
とも２つ以上のレジスタセットと、実行中でないタスク
のコンテキストデータを保持する第１のメモリと、ＣＰ
Ｕがデータ処理に使用する第２のメモリと、前記第１の
メモリおよび前記第２のメモリから次に実行するタスク
のコンテキストデータをレジスタセットに復帰した時点
で、レジスタセットを切り換えるレジスタ切り換え手段
と、前記レジスタセットと前記第１のメモリおよび前記
第２のメモリとに接続され、タスク切り換え時にタスク
のコンテキストデータの一部を前記第２のメモリに転送
し、切り換えられる前に使用していたレジスタセットの
内容を新規タスクの実行中に前記第１のメモリに退避す
る転送手段とを有する。

【００１７】請求項２の発明は、請求項１において前記
転送手段が、ＣＰＵからの起動要求により動作を開始す
るシーケンサと、タスクが使用していたレジスタセット
のデータを読み出す読み出し手段と、レジスタ読み出し
手段により読み出したデータを前記第１のメモリに書き
込む書き込み手段と、次に実行するタスクのコンテキス
トデータを前記第１のメモリから読み出すメモリ読み出
し手段と、メモリ読み出し手段により読み出したデータ
を次に実行するタスクが使用するレジスタセットに書き
込むレジスタ書き込み手段と、前記シーケンサに接続さ
れ、前記メモリ書き込み手段または前記メモリ読み出し
手段がアクセスするアドレスを指定する第１のアドレス
レジスタと、前記シーケンサに接続され、前記第２のメ
モリのアドレスを指定する第２のアドレスレジスタと、
前記シーケンサに接続され、タスクが使用中のレジスタ
セットを指定するレジスタセット番号指定手段とを有す
る。

【００１８】請求項３の発明は、請求項２において前記
転送手段が、現在実行中のタスクの番号を指定する現タ
スク番号レジスタと、次に実行するタスクの番号を指定
する次タスク番号レジスタと、前回実行したタスクの番
号を指定する前タスク番号レジスタと、前記シーケンサ
のステートに基づいて、前記現タスク番号レジスタの内
容を前記前タスク番号レジスタに転送し、前記次タスク
番号レジスタの内容を前記現タスク番号レジスタに転送
するタスク番号制御手段とを有する。

【００１９】請求項４の発明は、請求項１において前記
転送手段が、前記レジスタセットと前記第１のメモリと
に接続され、かつデータバスを介して前記第２のメモリ
とに接続される内部バスを有する。

【００２０】請求項５の発明は、請求項１において記転
送手段が、コンテキストの一部を格納する前記第２のメ
モリのあらかじめ割り当てられた特定番地を有する。

【００２１】請求項６の発明は、請求項１において前記
転送手段が、コンテキストの一部を格納する前記第２の
メモリに割り当てられたスタック領域を有する。

【００２２】請求項７の発明は、請求項６において前記
レジスタセットが、コンテキストを前記第２のメモリの
スタック領域に格納後、スタックの最終位置とは異なる
アドレスを保持するスタックポインタを有する。

【００２３】請求項８の発明は、複数のタスクを順に切
り換えながら実行するマイクロコンピュータであって、
同一のレジスタ構成で、タスクの実行に１つが使用され
る少なくとも２つ以上のレジスタセットと、実行中でな
いタスクのコンテキストデータを保持する第１のメモリ
と、ＣＰＵがデータ処理に使用する第２のメモリと、前
記第１のメモリおよび前記第２のメモリから次に実行す
るタスクのコンテキストデータをレジスタセットに復帰
した時点で、レジスタセットを切り換えるレジスタ切り
換え手段と、前記レジスタセットと前記第１のメモリお
よび前記第２のメモリとに接続され、タスク切り換え時
にタスクのコンテキストデータの一部を前記第２のメモ
リに転送し、切り換えられる前に使用していたレジスタ
セットの内容を新規タスクの実行中に前記第１のメモリ
に退避する転送手段と、命令を処理するマイクロ制御手
段と、前記マイクロ制御手段が出力する制御信号と内部
のバスとを出力するＣＰＵと、ＣＰＵ内部にあって、前
記マイクロ制御手段によりレジスタセットを内部バスに
読み出すレジスタ読み出し手段と、前記ＣＰＵの制御信
号と内部バスとに接続され、前記ＣＰＵと同一のレジス
タセットを備える拡張手段と、前記拡張手段が前記ＣＰ
Ｕに接続されていることを通知し、前記読み出し手段の
動作を停止させる拡張指定手段とを有する。

【００２４】請求項９の発明は、請求項８においてＣＰ
Ｕはデータを処理するデータパス部とデータパスを制御
する制御部とからなり、前記制御部はデータパス部のデ
ータ処理の流れとは垂直方向に配置されてデータパス部
および前記拡張部に入力される前記データパスを制御す
るデータパス制御信号と、データパス部のデータ処理の
流れと水平方向に配置されて制御部から出力された後
に、前記拡張部に入力される前記拡張部を制御する拡張
部制御信号を有する。

【００２５】請求項１０の発明は、複数のタスクを順に
切り換えながら実行するマイクロコンピュータであっ
て、ｎ個のタスクの起動を許可するか禁止するかを示す
ｎビットの第１のフラグを有する。

【００２６】請求項１１の発明は、請求項１０におい
て、次に実行する予定のタスク番号を示すｍビットであ
ってかつ、ｍをべきとする２のべき乗値が前記第１のフ
ラグの値以下である第２のフラグと、前記第２のフラグ
に所望のタスク番号を設定することで、前記第１のフラ
グの該当するビットをセットするタスク許可フラグ制御
手段を有する。

【００２７】

【発明の実施の形態】図１は、本発明の実施例における
マイクロコンピュータの主要な構成を示すブロック図で
ある。実施例のマイクロコンピュータは、レジスタファ
イル１、ＣＰＵ２、コンテキスト退避メモリ３、メモリ
４、転送部５を有する。

【００２８】レジスタファイル１は、レジスタセットＡ
（ＧＲＡ）とレジスタセットＢ（ＧＡＢ）とからなる。
レジスタセットＡ、Ｂはタスク切り換え毎に交互に切り
換えられ、常にどちらか一方がＣＰＵ２のタスク実行に
使用される。

【００２９】ＣＰＵ２は、複数のタスクを切り換えなが
ら実行する。ＣＰＵ２が実行するタスクは、タスク切り
換えを指示するイベントが発生する毎に、転送部５のタ
スク許可フラグに基づいてタスク番号の昇順又は降順に
切り換えられる。タスク切り換えのイベントは例えば、
周期的なタイマー割込み、シリアル転送割込み、タスク
切り換え命令等である。

【００３０】コンテキスト退避メモリ３は、ＣＰＵ２が
実行中でないタスクの情報を退避しておくメモリであ
る。タスクの情報はレジスタセットの内容、プロセッサ
ステータスワード（ＰＳＷ）の内容、プログラムカウン
タ（ＰＣ）の内容等を含むコンテキストである。

【００３１】メモリ４は、ＣＰＵ２がタスクの実行で処
理するデータ等を記憶する。転送部５は、タスク切り換
えイベントが発生する毎に、ＣＰＵ２が次に実行するタ
スクのコンテキストをコンテキスト退避メモリ３から使
用中でないレジスタセットに復帰し、レジスタセットを
切り換える。切り換えたレジスタセットを使用してＣＰ
Ｕ２が次のタスクを実行中に、切り換える前に使用中で
あったレジスタセットの内容をコンテキスト退避メモリ
３に退避する。

【００３２】図２は、図１に示したマイクロコンピュー
タの転送部の内部バスを含むより詳細な構成を示すブロ
ック図である。転送部５は、転送制御部５１、ＡＢＵＳ
５０１、ＢＢＵＳ５０２、ＣＢＵＳ５０３、ＡＲＡＭＢ
ＵＳ５０４、ＤＲＡＭＢＵＳ５０５から構成される。

【００３３】転送制御部５１は、転送部５の各バスや各
バスに接続されたメモリ、レジスタファイル等を制御す
る。転送制御部５１は、ＣＰＵがコンテキスト退避メモ
リ３をアクセスする際のアドレスをＡＲＡＭＢＵＳ５０
４から入力する。さらに、ＡＢＵＳ５０１にコンテキス
ト退避時の特定アドレスを出力する。

【００３４】図３は、図１に示したマイクロコンピュー
タのより詳細な構成を示すブロック図である。

【００３５】同図に示すように、本マイクロコンピュー
タは、レジスタセットＡ１０１、レジスタセットＢ１０
２、インクリメンタ２０１、命令アドレスバッファ２０
２、プリフェッチカウンタ２０３、命令フェッチバッフ
ァ２０４、プロセッサステータスワード２０５、命令バ
ッファ２０６、命令レジスタ２０７、ステータスレジス
タ２０８、ＰＬＡ２０９、マイクロ命令レジスタ２１
０、ＡＬＵ２１１、ＡＬＵ出力バッファ２１２、オペラ
ンドアドレスバッファ２１３、ストアバッファ２１４、
ロードバッファ２１５、バス制御部２１６、タイミング
生成部２１７、ＲＯＭ４０１、ＲＡＭ４０２、転送制御
部５１、タスクタイマ５２、バススイッチ５３、ＲＡＭ
アドレス生成部５４、シーケンサ５５、タスク許可フラ
グ５６、次タスク番号レジスタ５７、コンテキスト退避
メモリアドレスレジスタ５８、ＡＢＵＳ５０１、ＢＢＵ
Ｓ５０２、ＣＢＵＳ５０３、ＡＲＡＭＢＵＳ５０４、Ｄ
ＲＡＭＢＵＳ５０５、ＡＲＯＭＢＵＳ５０６、ＤＲＯＭ
ＢＵＳ５０７、ＣＯＲＥＢＵＳ５０８とからなる。

【００３６】レジスタセット１０１とレジスタセット１
０２とは、同一のレジスタ構成であり、それぞれ８ビッ
ト幅のデータレジスタ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）と１
６ビット幅のアドレスレジスタ（Ａ０、Ａ１）と、１６
ビット幅のスタックポインタ（ＳＰ）と、これらのデー
タを選択して出力するセレクタとを有する。インクリメ
ンタ２０１、命令アドレスバッファ２０２、プリフェッ
チカウンタ２０３、命令フェッチバッファ２０４からな
る回路は、ＲＯＭ４０１から命令を順次プリフェッチす
る命令先読み準備部である。

【００３７】プロセッサステータスワード２０５は、Ａ
ＬＵ２１１の演算フラグやＣＰＵ２の割込み状態等を記
憶する。

【００３８】命令バッファ２０６は、命令先読み準備部
によってプリフェッチされた複数の命令を保持する命令
キューである。

【００３９】命令レジスタ２０７、ステータスレジスタ
２０８、ＰＬＡ２０９、マイクロ命令レジスタ２１０か
らなる回路は、命令バッファ２０６から供給される命令
を解読し、実行を制御する命令制御部である。また、こ
の命令制御部はタスク切り換えを指示するイベントが発
生すると、タスクのコンテキストの一部を退避、復帰す
る制御および転送制御部５１に転送の開始を通知する制
御を行う。本実施例では、上記イベントはタスクタイマ
ー５２による割込みとする。また、命令制御部は、ＡＢ
ＵＳ５０１、ＢＢＵＳ５０２のデータの入出力を制御す
る。

【００４０】ＡＬＵ２１１、ＡＬＵ出力バッファ２１
２、オペランドアドレスバッファ２１３、ストアバッフ
ァ２１４、ロードバッファ２１５からなる回路は、命令
制御部の制御に従って命令を実行する命令実行部であ
る。

【００４１】ＲＯＭ４０１とＲＡＭ４０２は図１に示し
たメモリ４に相当し、複数のタスクのプログラム、スタ
ック領域、タスク開始アドレス退避領域を有する。各タ
スクのプログラムはＲＯＭ４０１に記憶され、スタック
領域、タスク開始アドレス退避領域はＲＡＭ４０２に設
けられる。

【００４２】ＣＰＵ内部バスはＡＢＵＳ５０１、ＢＢＵ
Ｓ５０２、ＣＢＵＳ５０３の３本から構成され、ＣＰＵ
外部のメモリバスは、ＡＲＡＭＢＵＳ５０４、ＤＲＡＭ
ＢＵＳ５０５、ＡＲＯＭＢＵＳ５０６、ＤＲＯＭＢＵＳ
５０７、ＣＯＲＥＢＵＳ５０８の５本から構成される。

【００４３】ＡＢＵＳ５０１、ＢＢＵＳ５０２は、主に
レジスタファイル１に対してアクセスされるデータを伝
達する。

【００４４】ＣＢＵＳ５０３は、主にコンテキスト退避
メモリ３に対してアクセスするデータを伝達する。

【００４５】ＡＲＡＭＢＵＳ５０４とＤＲＡＭＢＵＳ５
０５は、それぞれ主にＲＡＭ４０２に対してアクセスす
るアドレスとデータを伝達し、ＡＲＯＭＢＵＳ５０６と
ＤＲＯＭＢＵＳ５０７は、それぞれ主にＲＯＭ４０１に
対してアクセスするアドレスとデータを伝達する。

【００４６】ＣＯＲＥＢＵＳ５０８は、主にマイクロコ
ンピュータの周辺機能に含まれるレジスタ等をアクセス
するアドレスとデータを伝達する。

【００４７】タスクタイマー５２は、ＣＰＵが実行中の
タスクの時間を計測するタイマーで、タスク実行開始時
に設定され、一定時間間隔でタイマーの値がデクリメン
トされる。タスクタイマーの内容がゼロになると、ＣＰ
Ｕ２に対してタスク切り換えイベントの割込みを発生す
る。タスクタイマーに設定される値は、あらかじめコン
テキスト退避メモリに設定されている。また、タスク切
り換え時にはタスクタイマーの内容は常にゼロであるた
め、コンテキスト退避メモリには退避されない。

【００４８】バススイッチ５３は、ＤＲＡＭＢＵＳ５０
５とＣＢＵＳ５０３との間でデータの受け渡しをするバ
ッファである。

【００４９】ＲＡＭアドレス生成部５４は、タスク切り
換え時にＣＰＵが退避、復帰するコンテキストの一部を
格納するＲＡＭ４０２のアドレスを生成する。

【００５０】シーケンサ５５は、ＣＰＵからの起動要求
に応じて、ＣＢＵＳ５０３の制御や転送制御部内のレジ
スタの更新を制御する信号を出力し、タスクのコンテキ
ストを退避、復帰させる。

【００５１】タスク許可フラグ５６は、ＣＰＵが実行す
るタスクの数と同数のビット数から構成され、各ビット
に対応するタスクの実行を許可するか、またはタスクの
実行を禁止するかを指定する。

【００５２】次タスク番号レジスタ５７は、タスク切り
換えのイベントが発生したときに、次に切り換えて実行
するタスクの番号を格納するレジスタで、レジスタの内
容は、シーケンサがタスク許可フラグ５６の内容に基づ
いて決められる。

【００５３】タスク許可レジスタ５６および次タスク番
号レジスタ５７は、ＣＯＲＥＢＵＳ５０８にも接続され
ており、ＣＰＵのプログラム実行によって内容の読み出
しまたは書き込みが出来る。

【００５４】コンテキスト退避メモリアドレスレジスタ
５８は、コンテキスト退避メモリ３をアクセスする番地
を格納するレジスタで、シーケンサ５５がコンテキスト
退避メモリをアクセスする際に参照される。

【００５５】図４は、図２のマイクロコンピュータの転
送制御部５１のより詳細な構成と、コンテキスト退避メ
モリ３のより詳細なデータ構成を示すブロック図であ
る。同図において、タスク許可フラグ制御部５９は、次
タスク番号レジスタ５７に格納されたタスクの番号をデ
コードし、タスク許可フラグ５６のタスク番号に対応す
るビットを１にする。また、命令によりタスク許可フラ
グを変更する場合、タスク許可フラグ制御部５９はＣＯ
ＲＥＢＵＳ５０８のデータをタスク許可フラグ５６に設
定する。

【００５６】現タスク番号レジスタ６０は、ＣＰＵが現
在実行中のタスクの番号を格納する。前タスク番号レジ
スタ６１は、ＣＰＵが現在実行中のタスクに切り換わる
前に実行していたタスクの番号を格納する。

【００５７】タスク番号制御部６２は、タスク許可フラ
グ５６の内容と現タスク番号レジスタ６０の内容とシー
ケンサ５５が出力するレジスタ書換信号とを入力し、次
タスク番号レジスタ５７、現タスク番号レジスタ６０、
前タスク番号レジスタ６１の内容をそれぞれ更新する。
シーケンサ５５が出力する書換信号のタイミングは、図
９に矢印で示されている。また、タスク番号制御部が次
タスク番号レジスタを更新する内容は、図１１に示され
ている。

【００５８】図９によると、矢印で示されているよう
に、前タスク番号レジスタ６１が書き換えられるのはシ
ーケンサ５５のステート０であり、次タスク番号レジス
タ５７および現タスク番号レジスタ６０が書き換えられ
るのはシーケンサ５５のステート９である。

【００５９】レジスタセットＡ使用フラグ６３は、ＣＰ
Ｕがタスク実行に使用するレジスタセットを指定するフ
ラグであり、レジスタセットＡ使用フラグが１の時、レ
ジスタセットＡを使用し、０の時、レジスタＢを使用す
る。

【００６０】メモリ制御部６４は、コンテキスト退避メ
モリ３の読み出しおよび書き込みと、レジスタファイル
１の読み出しおよび書き込みを制御する。メモリ制御部
６４は、コンテキスト退避メモリ３へのデータの書き込
みを制御するコンテキスト退避メモリ書き込み制御部６
５と、コンテキスト退避メモリ３からのデータの読み出
しを制御するコンテキスト退避メモリ読み出し制御部６
６と、レジスタファイルへのデータの書き込みを制御す
るレジスタ書き込み制御部６７と、レジスタファイルか
らのデータの読み出しを制御するレジスタ読み出し制御
部６８とを有する。

【００６１】図４に示すコンテキスト退避メモリ３は、
タスク数４までに対応する場合の構成を示し、６４バイ
トの容量である。６４バイトを４つに分割し、分割した
各領域のアドレスの若いほうから順に、スタックポイン
タ（ＳＰ）、データレジスタ（Ｄ０、Ｄ１、Ｄ２、Ｄ
３）、アドレスレジスタ（Ａ０、Ａ１）、プロセッサス
テータスワード（ＰＳＷ）、タスクタイマー（ＴＴ）、
オペランドアドレスバッファ（ＯＡＢ）を退避する。１
６ビット幅のレジスタは、下位の８ビットがアドレスの
若いほうに退避される。また、本実施例では分割した各
領域には、２バイトの予備の退避領域が存在する。

【００６２】図５は、タスク切り換え時の処理のフロー
チャートである。同図において、「ＣＰＵ、転送部」、
「転送部」はそれぞれ、タスク切り換え時にＣＰＵ２お
よび転送部５が同期して並行に処理するフローと転送部
５単独で処理するフローを示す。

【００６３】同図のフローチャートは、ＣＰＵ２がレジ
スタセットＡを使用してタスク１を実行中に、タスク切
り換え要求が発生し、タスク２に切り換わるフローを示
している。ＣＰＵ２は、タスク切り換え要求が発生する
と、実行中のタスクを一次停止し、タスク切り換え処理
に移行する。このタスク切り換えは、ＣＰＵ２は割込み
処理と同様にＰＬＡ２０９により処理され、転送部５は
シーケンサ５５により処理される。

【００６４】図６、図７、図８は、タスク切り換え処理
のタイミングチャートを示す図である。同図には、タイ
ミング（Ｔ２、Ｔ１）、ＩＡＢ２０２、ＰＦＣ２０３、
ＩＲ２０７、ＭＩＲ２１０、ＡＢＵＳ５０１、ＢＢＵＳ
５０２、ＣＢＵＳ５０３、ＡＬＵ２１１、ＡＬＢ２１
２、ＯＡＢ２１３、ＳＴＢ２１４、ＬＤＢ２１５、ＡＲ
ＡＭＢＵＳ５０４、ＤＲＡＭＢＵＳ５０５の内容が、各
サイクル毎にそれぞれ示されている。なお同図において
右方向が時間軸である。

【００６５】また、ＡＢＵＳ、ＢＢＵＳ、ＣＢＵＳの網
かけは転送部５により制御されていることを示してい
る。

【００６６】図９は、転送部５のシーケンサ５５による
各部の動作を示した図であり、シーケンサ５５のステー
トおよびタイミング毎に、コンテキスト退避メモリ３の
アドレス（ａｄｄｒｅｓｓ）とデータ（ｄａｔａ）と転
送方向（Ｒ／Ｗ）、バス（ＡＢＵＳ、ＢＢＵＳ、ＣＢＵ
Ｓ）、タスク番号レジスタ（ＰＲＶＴＳＫ、ＣＲＮＴＴ
ＳＫ、ＮＥＸＴＴＳＫ）、レジスタファイルＡ使用フラ
グ（ＧＲＡＲＵＮ）の状態がそれぞれ図示されている。

【００６７】転送方向のＷはコンテキスト退避メモリへ
の書き込みを、Ｒはコンテキスト退避メモリからの読み
出しをそれぞれ示している。

【００６８】同図のバスの欄にカッコ付きで示されたも
のは、他のバスに出力された内容が転送されていること
を示す。また、「ｏｌｄ」はタスク切り換え要求発生時
点で実行していたタスクのコンテキストを指し、「ｎｅ
ｗ」はタスク切り換え要求により新しく切り換わるタス
クのコンテキストを指す。「ａｄｄｒｅｓｓ」の欄の
「ｃｒｎｔｔｓｋ」、「ｎｅｘｔｔｓｋ」、「ｐｒｖｔ
ｓｋ」はそれぞれ、現タスク番号レジスタＣＲＮＴＴＳ
Ｋ６０、次タスク番号レジスタＮＥＸＴＴＳＫ５７、前
タスク番号レジスタＰＲＶＴＳＫ６１の内容を１６倍し
た値を示し、例えば、ステート０の「ｃｒｎｔｔｓｋ＋
１２」はＣＲＮＴＴＳＫの内容「１」を１６倍した値に
１２を加算した値「２８」をコンテキスト退避メモリの
アドレスにすることを示している。

【００６９】同図のステートおよびタイミングは、図６
Ａから図６Ｃのサイクルの表示に一致している。従っ
て、例えば図７のステート０は、図６Ａのサイクル０に
対応し、タイミングＴ２、タイミングＴ１は、図６のＴ
２の状態１、Ｔ１の状態１にそれぞれ対応している。

【００７０】図１０は、各タスクのプログラムカウンタ
を退避するＲＡＭ４０２の特定領域の構成を示した図で
ある。本実施例では４つのタスクのプログラムカウンタ
の内容を退避する領域が、アドレス０からアドレス７ま
での８バイトの特定領域に設けられている。

【００７１】以下、図５、図６、図７、図８、図９に基
づいてタスク切り換え処理をステートに従って詳細に説
明する。

【００７２】＜ステート０＞ＣＰＵ２はタスク切り換え
要求発生時のＯＡＢ２１３の内容をタイミングＴ２、Ｔ
１でそれぞれＢＢＵＳに出力する。

【００７３】転送部５は、現タスク番号レジスタの内容
が１なので、ＡＢＵＳにはＰＣの退避アドレス２番地の
下位８ビットをタイミングＴ２で、上位８ビットをタイ
ミングＴ１でそれぞれＡＢＵＳに出力するとともに、Ｃ
ＰＵがＢＢＵＳに出力したＯＡＢの内容をＣＢＵＳに転
送し、コンテキスト退避メモリの２８番地と２９番地に
書き込む（ステップ５１）。また、ＣＲＮＴＴＳＫの内
容をＰＲＶＴＳＫに転送する。

【００７４】ＡＢＵＳに出力された退避アドレスは、Ｃ
ＰＵによりＡＬＵを通してＡＬＢ２１２に転送される。

【００７５】＜ステート１＞ＣＰＵはＡＬＢに格納され
た退避アドレスをＩＡＢ２０２に転送するとともに、Ａ
ＲＯＭＢＵＳを通して、ＡＲＡＭＢＵＳに出力する。ま
た、ＡＢＵＳにＰＦＣ２０３の内容を、ＢＢＵＳに定数
「１」をそれぞれ出力し、実行中であったタスク１の戻
り番地（プログラムカウンタの値）をＡＬＵにより計算
する。計算結果の下位８ビットはＳＴＢ２１４に転送さ
れ、タイミングＴ２でＤＲＡＭＢＵＳに出力される。計
算結果の上位８ビットはＡＬＢに格納される。従って、
ＣＰＵはＲＡＭ４０２の２番地に戻り番地の下位８ビッ
トを書き込む（ステップ５２）。

【００７６】転送部はステート１では何もしない。な
お、戻り番地の計算は、計算時の命令バッファ２０６の
先読み量によって制御されるが、本発明には関係ないの
で詳細な説明は省略する。

【００７７】＜ステート２＞ＣＰＵはサイクル１で使用
したＩＡＢの内容をインクリメンタ２０１により＋１
し、ＡＲＯＭＢＵＳを通してＡＲＡＭＢＵＳに出力する
とともに、サイクル１で計算したタスク１の戻り番地の
上位８ビットをＤＲＡＭＢＵＳに出力して、ＲＡＭ４０
２の３番地に書き込む（ステップ５２）。また、タスク
１のＰＳＷの内容をＡＢＵＳに出力する。

【００７８】転送部はタイミングＴ２でＡＢＵＳに出力
されたＰＳＷの内容を、ＣＢＵＳに転送し、コンテキス
ト退避メモリの２６番地に書き込み（ステップ５３）、
タイミングＴ１でコンテキスト退避メモリの３２番地を
読み出す。また、転送部がアクセスするレジスタセット
は、レジスタセットＡ使用フラグの内容を反転した値が
示すレジスタセットを使用する。従って、図７の例で
は、ステート２よりステート８の間では、転送部はレジ
スタセットＢに対してアクセスし、ステート９よりステ
ート１４の間では、レジスタセットＡに対してアクセス
する。

【００７９】＜ステート３＞ＣＰＵは、ＡＢＵＳに出力
されたタスク２の戻り番地が退避されているＲＡＭ４０
２のアドレスをＡＬＵを通してＡＬＢに格納する。

【００８０】転送部は、次タスク番号レジスタの内容
「２」に基づいて、タスク２の戻り番地が退避されてい
るＲＡＭ４０２のアドレス４番地の下位８ビットをタイ
ミングＴ２で、上位８ビットをタイミングＴ１でそれぞ
れＡＢＵＳに出力するとともに、前サイクルのタイミン
グＴ１で読み出したタスク２のＳＰＬを、タイミングＴ
２でＣＢＵＳに出力する。また、タイミングＴ２ではコ
ンテキスト退避メモリの３３番地を読み出し、タイミン
グＴ１でＣＢＵＳに出力する。ＣＢＵＳに出力されたＳ
ＰＬの内容およびＳＰＨの内容はＢＢＵＳに転送され、
レジスタセットＢのＳＰＬおよびＳＰＨに格納される
（ステップ５４）。

【００８１】＜ステート４＞ＣＰＵは、ＡＬＢに格納さ
れたアドレスをＩＡＢに転送するとともに、ＡＲＯＭＢ
ＵＳを通してＡＲＡＭＢＵＳに出力し、ＲＡＭ４０２の
４番地からタスク２の戻り番地の下位８ビットを読み出
して、ＬＤＢに格納する。

【００８２】転送部は、前サイクルのタイミングＴ１で
コンテキスト退避メモリの３４番地から読み出したＤ０
の内容を、ＣＢＵＳに出力し、ＢＢＵＳを通してレジス
タセットＢのＤ０に格納するとともに、タイミングＴ１
でコンテキスト退避メモリの３５番地のＤ１の内容を読
み出してＣＢＵＳに出力し、ＢＢＵＳを通してレジスタ
セットＢのＤ１に格納する（ステップ５４）。

【００８３】＜ステート５＞ＣＰＵは、ＬＤＢの内容を
ＡＢＵＳに出力し、ＡＬＵを通してＡＬＢに格納すると
共に、前サイクルのＩＡＢの内容をインクリメンタによ
り＋１したアドレスをＡＲＡＭＢＵＳに出力して、ＲＡ
Ｍ４０１の５番地からタスク２の戻り番地の上位８ビッ
トを読み出し、ＬＤＢに格納する（ステップ５５）。

【００８４】転送部は、ステート４と同様に、Ｄ２の内
容およびＤ３の内容をコンテキスト退避メモりから読み
出して、レジスタセットＢのＤ２、Ｄ３にそれぞれ格納
する（ステップ５４）。

【００８５】＜ステート６＞ＣＰＵは、ＡＬＢに格納さ
れたタスク２の戻り番地の下位８ビットの内容をＩＡＢ
の下位８ビットに格納すると共に、ＬＤＢの内容をＡＢ
ＵＳに出力し、ＡＬＵを通して再度ＡＢＵＳに出力す
る。ＣＰＵはＡＢＵＳに出力したタスク２の戻り番地の
上位８ビットをＡＬＵを通してＡＬＢに格納する。

【００８６】転送部は、ステート４と同様に、Ａ０の下
位８ビットの内容および上位８ビットの内容をコンテキ
スト退避メモりから読み出して、レジスタセットＢのＡ
０Ｌ、Ａ０Ｈにそれぞれ格納する（ステップ５４）。

【００８７】＜ステート７＞ＣＰＵは、ＡＬＢに格納さ
れたタスク２の戻り番地の上位８ビットの内容をＩＡＢ
の上位８ビットに格納し（ステップ５５）、ＩＡＢの内
容をＡＲＯＭＢＵＳに出力してタスク２の戻り番地から
命令をフェッチしてＩＦＢに格納する。

【００８８】転送部は、ステート４と同様に、Ａ１の下
位８ビットの内容および上位８ビットの内容をコンテキ
スト退避メモりから読み出して、レジスタセットＢのＡ
１Ｌ、Ａ１Ｈにそれぞれ格納する。

【００８９】＜ステート８＞ＣＰＵは、ＢＢＵＳに出力
されたタスク２のＰＳＷの内容をＡＬＵを通してＡＢＵ
Ｓに出力し、ＰＳＷ２０５に格納する（ステップ５
６）。また、前サイクルでフェッチした命令を命令バッ
ファ２０６に転送すると共に、タスク２の戻り番地を＋
１したアドレスから続けて命令をフェッチし、ＩＦＢに
格納する。

【００９０】転送部は、前サイクルのタイミングＴ１で
コンテキスト退避メモリの４２番地から読み出したタス
ク２のＰＳＷの内容を、タイミングＴ２でＣＢＵＳに出
力すると共にＢＢＵＳに転送する。また、タイミングＴ
２で読み出した４３番地の内容を、タスクの実行時間を
決めるタスクタイマ５２に格納する（ステップ５７）。

【００９１】＜ステート９＞ＣＰＵは、タスク２の命令
をＩＲ２０７に格納して命令の解読を開始すると共に、
ＢＢＵＳに出力されたタスク２のＯＡＢの内容をＡＬＵ
を通してＡＬＢに格納する（ステップ５８）。

【００９２】転送部は、前サイクルのタイミングＴ１で
コンテキスト退避メモリの４４番地から読み出したタス
ク２のＯＡＢＬの内容を、タイミングＴ２でＣＢＵＳに
出力すると共にＢＢＵＳに転送する。また、タイミング
Ｔ２で読み出した４５番地の内容を、タイミングＴ１で
ＣＢＵＳに出力すると共にＢＢＵＳに転送する。さら
に、次タスク番号レジスタＮＥＸＴＴＳＫの内容を現タ
スク番号レジスタＣＲＮＴＴＳＫに転送し、ＮＥＸＴＴ
ＳＫの内容を更新する。

【００９３】転送部はさらに、レジスタセットＡ使用フ
ラグ６３を「０」にして、以降でＣＰＵがタスクの実行
に使用するレジスタセットをＢ側にする（ステップ５
９）。

【００９４】＜ステート１０＞ＣＰＵは、ＡＬＢに格納
された内容をタスク２のＯＡＢに格納し、タスク２の命
令を転送部とは独立して実行する（ステップ６１）。従
って、ステート１１以降は、転送部のみの動作を説明す
る。

【００９５】転送部は、タスク切り換え要求発生時のタ
スク１のコンテキストであるＳＰＬおよびＳＰＨをレジ
スタセットＡから読み出してＣＢＵＳに出力し、コンテ
キスト退避メモリの１６番地および１７番地に格納する
（ステップ６２）。

【００９６】＜ステート１１＞転送部は、ステート１０
と同様にタスク切り換え要求発生時のタスク１のコンテ
キストであるＤ０およびＤ１をレジスタセットＡから読
み出してＣＢＵＳに出力し、コンテキスト退避メモリの
１８番地および１９番地に格納する（ステップ６２）。

【００９７】＜ステート１２＞転送部は、ステート１０
と同様にタスク切り換え要求発生時のタスク１のコンテ
キストであるＤ２およびＤ３をレジスタセットＡから読
み出してＣＢＵＳに出力し、コンテキスト退避メモリの
２０番地および２１番地に格納する（ステップ６２）。

【００９８】＜ステート１３＞転送部は、ステート１０
と同様にタスク切り換え要求発生時のタスク１のコンテ
キストであるＡ０ＬおよびＡ０ＨをレジスタセットＡか
ら読み出してＣＢＵＳに出力し、コンテキスト退避メモ
リの２２番地および２３番地に格納する（ステップ６
２）。

【００９９】＜ステート１４＞転送部は、ステート１０
と同様にタスク切り換え要求発生時のタスク１のコンテ
キストであるＡ１ＬおよびＡ１ＨをレジスタセットＡか
ら読み出してＣＢＵＳに出力し、コンテキスト退避メモ
リの２４番地および２５番地に格納する（ステップ６
２）。

【０１００】図１１は、タスク番号制御部６２が次タス
ク番号レジスタＮＥＸＴＴＳＫの値を決定するための動
作を示した図である。

【０１０１】次タスク番号レジスタの値は、タスク許可
フラグＴＳＫＥＮ５６の内容と現タスク番号レジスタＣ
ＲＮＴＴＳＫ６０の内容とによって決定する。タスク許
可フラグのＬＳＢ側が番号の若いタスクに対応してお
り、本実施例では、タスク許可フラグのＬＳＢ側が高い
優先度となっている。従って、タスク許可フラグの複数
のビットがセットされている場合には、番号の若いタス
クから先に実行される。例えば、ＴＳＫＥＮ＝’００１
１’はタスク０とタスク１を許可することを示し、現タ
スク番号が「０」であれば次タスク番号は「１」にな
り、現タスク番号が「１」、「２」、「３」であれば次
タスク番号は「０」になる。この例ではＴＳＫＥＮのビ
ット２、ビット３は「０」になっているので、タスク２
およびタスク３の許可フラグが命令の実行等でクリアさ
れたことを示している。

【０１０２】他の組み合わせ状態も同様であるので、詳
細な説明は省略する。なお、上記実施例の説明ではタス
クの数を４にしたが、これに限定されるものではない。
また、コンテキスト退避メモリやＲＡＭへのタスクの退
避領域のアドレスも限定されるものではない。

【０１０３】上記実施例では、タスクのコンテキストの
うちプログラムカウンタのみをＲＡＭに退避したが、プ
ログラムカウンタ以外にＰＳＷ等をＲＡＭに退避しても
よい。

【０１０４】上記実施例では、ＲＡＭへの退避領域は特
定番地としたが、実行中であったタスクのＳＰが指すス
タック領域にコンテキストを退避してもよい。その場
合、退避するＳＰはタスクの実行を停止した時点の値の
ままでもよい。

【０１０５】図１２は、本発明の第２の実施例における
転送部とＣＰＵとの接続を説明する図である。

【０１０６】同図においてマイコンコア１は、ＣＰＵ２
とレジスタセット３とからなり、ＣＰＵ２は、マイクロ
制御部２１と、コアレジスタ読み出し制御部２２とバッ
ファ２３とを含む。拡張部４は、転送部５と２つのレジ
スタセットＧＲＡ６およびレジスタセットＧＲＢ７とか
らなり、転送部５は、拡張指定部５１と拡張レジスタ読
み出し制御部５２とバッファ５３とバッファ５４とを含
む。マイコンコア１と拡張部４とはＡＢＵＳとＢＢＵＳ
からなる２本の内部バスで接続されている。マイコンコ
ア１は、拡張部４が接続されていない状態でも命令の実
行が可能である。以下では、マイコンコア１に拡張部４
が接続されている場合の動作を説明する。

【０１０７】拡張指定部５１により、拡張部４がマイコ
ンコア１に接続されていることをＣＰＵ２に通知する
と、コアレジスタ読み出し制御部２２は、レジスタセッ
トの読み出しをマイクロ制御部２１から指示されても、
バッファ２３を動作させず、ＡＢＵＳおよびＢＢＵＳに
は何も読み出さないようにする。一方、マイクロ制御部
からのレジスタセット読み出しの指示は、拡張レジスタ
読み出し制御部５２に対しても出される。拡張部４に含
まれる転送部５の動作は、２つのレジスタセットを有す
る本発明の第１の実施例と同様であるので詳細は省略す
る。

【０１０８】図１３は、図１２に示された本発明の第２
の実施例における回路配置を説明する図である。

【０１０９】マイコンコア１はビット当りの回路の繰り
返しから構成されるデータパス部と不規則回路から構成
される制御部とからなり、データパス部は制御部から出
力されるデータパス制御信号により制御される。データ
パス部で処理するデータの流れの方向をＸ軸とすると、
データパス制御信号はＹ軸方向である。制御部、データ
パス部、拡張部の順にＹ軸方向に配置し、データパス制
御信号をデータパス部を貫通させてＹ軸方向に延長する
ことで、同一のデータパス制御信号をデータパス部と拡
張部とに接続する。

【０１１０】また、拡張部を制御する拡張部制御信号
は、制御部から一旦Ｘ軸方向に出力した後、データパス
を通らずに拡張部に接続する。

【０１１１】図１３には省略しているが、ＡＢＵＳおよ
びＢＢＵＳは、データパス部からＹ軸方向に延ばして拡
張部に接続する。

【０１１２】なお、ＡＢＵＳおよびＢＢＵＳは拡張部制
御信号と同様に一旦Ｘ軸方向に延ばした後、拡張部に接
続してもよい。

【０１１３】

【発明の効果】以上説明したように、請求項１の発明に
よれば、コンテキストの退避処理と切り換えた後のタス
クの実行を並行処理できるという効果がある。特に、組
み込み用途のマイクロコンピュータにおいては、ハード
ウェア規模の制約があっても、タスク切り換えを高速に
実現できるので、リアルタイム制御を可能にする。

【０１１４】請求項２の発明によれば、請求項１の効果
に加えて、コンテキストの退避処理を高速に実現できる
という効果がある。

【０１１５】請求項３の発明によれば、請求項１または
請求項２の効果に加えて、タスク切り換え要求が発生し
た後に、次に実行すべきタスクを決定できるという効果
がある。これにより、リアルタイムＯＳ等でタスク処理
の順序を制御する応用においても柔軟に対応できる。

【０１１６】請求項４の発明によれば、請求項１の効果
に加えて、コンテキストの退避処理と切り換えた後のタ
スクの実行との並行処理の時間を短縮する効果がある。
これにより、並行処理中に命令によりコンテキスト退避
メモリをアクセスするような場合の、タスクの待ち時間
が短縮できる。

【０１１７】請求項５の発明によれば、請求項１の効果
に加えて、コンテキストを退避するメモリのアドレス計
算時間を短縮するという効果がある。

【０１１８】請求項６の発明によれば、請求項１の効果
に加えて、コンテキストの退避処理する時間を短縮する
という効果がある。

【０１１９】請求項７の発明によれば、請求項６の効果
に加えて、コンテキストの退避処理の量を減少するとい
う効果がある。

【０１２０】請求項８の発明によれば、タスク切り換え
の機能をＣＰＵに容易に追加して、機能拡張できるとい
う効果がある。

【０１２１】請求項９の発明によれば、請求項８の効果
に加えて、回路の配置をコンパクトにでき、チップの面
積を小さくするという効果がある。

【０１２２】請求項１０の発明によれば、タスク切り換
えの順序をプログラムで柔軟に変更できるという効果が
ある。

【０１２３】請求項１１の発明によれば、請求項１０の
効果に加えて、任意のタスクの起動をプログラムで柔軟
に指定できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例におけるマイクロコンピュータ
の主要な概略構成を示すブロック図

【図２】同実施例における転送部５の詳細な構成を示す
ブロック図

【図３】同実施例におけるマイクロコンピュータのより
詳細な構成を示すブロック図

【図４】同実施例における転送制御部５１のより詳細な
構成と、コンテキスト退避メモリ３のより詳細なデータ
構成を示すブロック図

【図５】同実施例におけるタスク切り換え時の処理のＣ
ＰＵ２および転送部５の動作を示すフローチャート

【図６】同実施例におけるタスク切り換え時の処理のＣ
ＰＵ２および転送部５の動作を示すタイミングチャート

【図７】同実施例におけるタスク切り換え時の処理のＣ
ＰＵ２および転送部５の動作を示すタイミングチャート

【図８】同実施例におけるタスク切り換え時の処理のＣ
ＰＵ２および転送部５の動作を示すタイミングチャート

【図９】同実施例における転送部５のシーケンサ５５に
よる各部の動作を示した図

【図１０】同実施例における各タスクのプログラムカウ
ンタを退避するＲＡＭ４０２の特定領域の構成を示した
図

【図１１】同実施例におけるタスク番号制御部６２が、
次タスク番号レジスタＮＥＸＴＴＳＫの値を決定するた
めの動作を示した図

【図１２】本発明の第２の実施例におけるマイクロコン
ピュータの転送部とＣＰＵとの接続を説明する図

【図１３】同実施例における回路配置を説明する図

【図１４】第１の従来技術におけるマルチタスク処理機
能を有するマイクロコンピュータの説明図

【図１５】第２の従来技術におけるマルチタスク処理機
能を有するマイクロコンピュータの説明図

【符号の説明】

１レジスタファイル２ＣＰＵ３コンテキスト退避メモリ４メモリ５転送部５１転送制御部５２タスクタイマ５３バススイッチ５４ＲＡＭアドレス生成部５５シーケンサ５６タスク許可フラグ５７次タスク番号レジスタ５８コンテキスト退避メモリアドレスレジスタ５９タスク許可フラグ制御部６０現タスク番号レジスタ６１前タスク番号レジスタ６２タスク番号制御部６３レジスタセットＡ使用フラグ６４メモリ制御部６５コンテキスト退避メモリ書き込み制御部６６コンテキスト退避メモリ読み出し制御部６７レジスタ書き込み制御部６８レジスタ読み出し制御部

Claims

【特許請求の範囲】

【請求項１】複数のタスクを順に切り換えながら実行す
るマイクロコンピュータであって、同一のレジスタ構成で、タスクの実行に１つが使用され
る少なくとも２つ以上のレジスタセットと、実行中でないタスクのコンテキストデータを保持する第
１のメモリと、ＣＰＵがデータ処理に使用する第２のメモリと、前記第１のメモリおよび前記第２のメモリから次に実行
するタスクのコンテキストデータをレジスタセットに復
帰した時点で、レジスタセットを切り換えるレジスタ切
り換え手段と、前記レジスタセットと前記第１のメモリおよび前記第２
のメモリとに接続され、タスク切り換え時にタスクのコ
ンテキストデータの一部を前記第２のメモリに転送し、
切り換えられる前に使用していたレジスタセットの内容
を新規タスクの実行中に前記第１のメモリに退避する転
送手段とを備えることを特徴とするマイクロコンピュー
タ。
【請求項２】前記転送手段は、ＣＰＵからの起動要求に
より動作を開始するシーケンサと、タスクが使用していたレジスタセットのデータを読み出
す読み出し手段と、レジスタ読み出し手段により読み出したデータを前記第
１のメモリに書き込む書き込み手段と、次に実行するタスクのコンテキストデータを前記第１の
メモリから読み出すメモリ読み出し手段と、メモリ読み出し手段により読み出したデータを次に実行
するタスクが使用するレジスタセットに書き込むレジス
タ書き込み手段と、前記シーケンサに接続され、前記メモリ書き込み手段ま
たは前記メモリ読み出し手段がアクセスするアドレスを
指定する第１のアドレスレジスタと、前記シーケンサに接続され、前記第２のメモリのアドレ
スを指定する第２のアドレスレジスタと、前記シーケンサに接続され、タスクが使用中のレジスタ
セットを指定するレジスタセット番号指定手段とを備え
ることを特徴とする請求項１記載のマイクロコンピュー
タ。
【請求項３】前記転送手段は、現在実行中のタスクの番号を指定する現タスク番号レジ
スタと、次に実行するタスクの番号を指定する次タスク番号レジ
スタと、前回実行したタスクの番号を指定する前タスク番号レジ
スタと、前記シーケンサのステートに基づいて、前記現タスク番
号レジスタの内容を前記前タスク番号レジスタに転送
し、前記次タスク番号レジスタの内容を前記現タスク番
号レジスタに転送するタスク番号制御手段とを備えるこ
とを特徴とする請求項２記載のマイクロコンピュータ。
【請求項４】前記転送手段は、前記レジスタセットと前記第１のメモリとに接続され、
かつデータバスを介して前記第２のメモリとに接続され
る内部バスを備え、ＣＰＵが前記第２のメモリを使用中
にレジスタセットの読み出しと前記第１のメモリへの書
き込みを並行処理することを特徴とする請求項１記載の
マイクロコンピュータ。
【請求項５】前記転送手段は、コンテキストの一部を前
記第２のメモリのあらかじめ割り当てられた特定番地に
格納することを特徴とする請求項１記載のマイクロコン
ピュータ。
【請求項６】前記転送手段は、コンテキストの一部を前
記第２のメモリに割り当てられたスタック領域に格納す
ることを特徴とする請求項１記載のマイクロコンピュー
タ。
【請求項７】前記レジスタセットは、ＣＰＵが使用する
スタックの最終位置を示すスタックポインタを備え、前
記スタックポインタは、コンテキストを前記第２のメモ
リのスタック領域に格納後、スタックの最終位置とは異
なるアドレスを保持することを特徴とする請求項６記載
のマイクロコンピュータ。
【請求項８】複数のタスクを順に切り換えながら実行す
るマイクロコンピュータであって、同一のレジスタ構成で、タスクの実行に１つが使用され
る少なくとも２つ以上のレジスタセットと、実行中でないタスクのコンテキストデータを保持する第
１のメモリと、ＣＰＵがデータ処理に使用する第２のメモリと、前記第１のメモリおよび前記第２のメモリから次に実行
するタスクのコンテキストデータをレジスタセットに復
帰した時点で、レジスタセットを切り換えるレジスタ切
り換え手段と、前記レジスタセットと前記第１のメモリおよび前記第２
のメモリとに接続され、タスク切り換え時にタスクのコ
ンテキストデータの一部を前記第２のメモリに転送し、
切り換えられる前に使用していたレジスタセットの内容
を新規タスクの実行中に前記第１のメモリに退避する転
送手段と、命令を処理するマイクロ制御手段と、前記マイクロ制御手段が出力する制御信号と内部のバス
とを出力するＣＰＵと、ＣＰＵ内部にあって、前記マイクロ制御手段によりレジ
スタセットを内部バスに読み出すレジスタ読み出し手段
と、前記ＣＰＵの制御信号と内部バスとに接続され、前記Ｃ
ＰＵと同一のレジスタセットを備える拡張手段と、前記拡張手段が前記ＣＰＵに接続されていることを通知
し、前記読み出し手段の動作を停止させる拡張指定手段
とを備えたことを特徴とするマイクロコンピュータ。
【請求項９】前記ＣＰＵはデータを処理するデータパス
部と前記データパスを制御する制御部とからなり、前記
制御部は前記データパスを制御するデータパス制御信号
と、前記拡張部を制御する拡張部制御信号を出力し、デ
ータパス制御信号はデータパス部のデータ処理の流れと
は垂直方向に配置されてデータパス部および前記拡張部
に入力され、拡張部制御信号は、データパス部のデータ処理の流れと
水平方向に配置されて制御部から出力された後に、前記
拡張部に入力されることを特徴とする請求項８記載のマ
イクロコンピュータ。
【請求項１０】複数のタスクを順に切り換えながら実行
するマイクロコンピュータであって、ｎ個のタスクの起動を許可するか禁止するかを示すｎビ
ットの第１のフラグを備え、前記第１のフラグが許可さ
れたタスクのみをタスク番号の昇順または降順に順次実
行することを特徴とするマイクロコンピュータ。
【請求項１１】次に実行する予定のタスク番号を示すｍ
ビットであってかつ、ｍをべきとする２のべき乗値が前
記第１のフラグの値以下である第２のフラグと、前記第２のフラグに所望のタスク番号を設定すること
で、前記第１のフラグの該当するビットをセットするタ
スク許可フラグ制御手段とを備え、所望のタスクを直接起動することを特徴とする請求項１
０記載のマイクロコンピュータ。