JPH10209161A - 簡略型ホール相互接続方法 - Google Patents
簡略型ホール相互接続方法Info
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/942—Masking
- Y10S438/948—Radiation resist
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体ウエハにおけるホール相互接続プロセ
スを簡略化すること。 【解決手段】 半導体ウエハ（２００）は、コンタクト
又はバイア層（２１０）上に位置する少なくとも１つの
相互接続層を含むが、本発明によるコンタクト又はバイ
ア層は、そこに形成された複数のパターニングされた開
口を含み、これらの開口は、相互のオフセットなく実質
的に位置合わせされている。
スを簡略化すること。 【解決手段】 半導体ウエハ（２００）は、コンタクト
又はバイア層（２１０）上に位置する少なくとも１つの
相互接続層を含むが、本発明によるコンタクト又はバイ
ア層は、そこに形成された複数のパターニングされた開
口を含み、これらの開口は、相互のオフセットなく実質
的に位置合わせされている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料（物
質）の処理方法の分野に関し、更に詳しくは、相互接続
層とコンタクト層との間に、又は、相互接続層とバイア
層との間に存在し得る、半導体製造におけるアライメン
ト・オフセットの問題を克服し、それによって、簡略化
されたホール相互接続プロセスを提供する方法に関す
る。
質）の処理方法の分野に関し、更に詳しくは、相互接続
層とコンタクト層との間に、又は、相互接続層とバイア
層との間に存在し得る、半導体製造におけるアライメン
ト・オフセットの問題を克服し、それによって、簡略化
されたホール相互接続プロセスを提供する方法に関す
る。
【０００２】
【従来の技術】多くの半導体プロセスで、隣接する相互
接続及びコンタクト層に、又は、隣接する相互接続及び
バイア層に、位置合わせされた（アライメントのとられ
た）開口が形成される製造ステップが用いられる。相互
接続層は、典型的には、金属層であり、コンタクト層又
はバイア層は、典型的には、絶縁／誘電層である。しか
し、ミスアライメントを回避する実質的な措置がとられ
なければ、相互接続層における開口は、相互に実質的に
位置合わせされずに、処理の間に容易にオフセットを生
じてしまうという深刻な問題が存在する。
接続及びコンタクト層に、又は、隣接する相互接続及び
バイア層に、位置合わせされた（アライメントのとられ
た）開口が形成される製造ステップが用いられる。相互
接続層は、典型的には、金属層であり、コンタクト層又
はバイア層は、典型的には、絶縁／誘電層である。しか
し、ミスアライメントを回避する実質的な措置がとられ
なければ、相互接続層における開口は、相互に実質的に
位置合わせされずに、処理の間に容易にオフセットを生
じてしまうという深刻な問題が存在する。
【０００３】このオフセット・アライメント問題を克服
するために、多数の追加的なインクリメンタルなステッ
プが導入され、従来技術による半導体１００の製造プロ
セスを増加させる。既知の商業的なプロセスでは、コン
タクト又はバイア・ホール・パターンの形成には、多く
のステップが必要となる。例えば、図１に示されている
ように、最初に、絶縁／誘電層１１２が、基板層１１０
の上に積層（deposit、デポ）される。次に、一連のレ
ジスト・フォトマスキング・プロセスが行われなければ
ならない。
するために、多数の追加的なインクリメンタルなステッ
プが導入され、従来技術による半導体１００の製造プロ
セスを増加させる。既知の商業的なプロセスでは、コン
タクト又はバイア・ホール・パターンの形成には、多く
のステップが必要となる。例えば、図１に示されている
ように、最初に、絶縁／誘電層１１２が、基板層１１０
の上に積層（deposit、デポ）される。次に、一連のレ
ジスト・フォトマスキング・プロセスが行われなければ
ならない。
【０００４】図２に示されるように、レジスト層１１４
は、例えば、先に下位にあるシリコン・ウエハ基板１１
０の上に積層されているコンタクト絶縁／誘電層１１２
の上にスピンによって積層される。そして、図３に示さ
れているように、レジスト１１４は、紫外光を用いて露
光され現像されて、レジスト層にあり下方の絶縁／誘電
層１１２に至る開口１１６を含む所定のパターンの３次
元レリーフ・イメージが形成される。次に、絶縁／誘電
層１１２は、レジスト層１１４にあり下方のシリコン基
板１１０に至るコンタクト開口１１６を介して、従来型
のエッチング技術を用いてエッチングされ（図４を参
照）、その後で、レジスト層１１４を、絶縁／誘電層１
１２の表面から除去する（図５を参照）。
は、例えば、先に下位にあるシリコン・ウエハ基板１１
０の上に積層されているコンタクト絶縁／誘電層１１２
の上にスピンによって積層される。そして、図３に示さ
れているように、レジスト１１４は、紫外光を用いて露
光され現像されて、レジスト層にあり下方の絶縁／誘電
層１１２に至る開口１１６を含む所定のパターンの３次
元レリーフ・イメージが形成される。次に、絶縁／誘電
層１１２は、レジスト層１１４にあり下方のシリコン基
板１１０に至るコンタクト開口１１６を介して、従来型
のエッチング技術を用いてエッチングされ（図４を参
照）、その後で、レジスト層１１４を、絶縁／誘電層１
１２の表面から除去する（図５を参照）。
【０００５】図６では、典型的には金属材料によって形
成されている相互接続層１２０が、コンタクト開口１１
６の中へ、そして、パターニングされた絶縁／誘電層１
１２の上へ積層される。これにより、後でエッチングさ
れた相互接続パターンにおける開口と先に形成された絶
縁／誘電層ホール・パターン（図７）における開口とを
位置合わせするのに要する処理ステップを含む別のレジ
スト・フォトマスキング・シーケンスを用いることが必
要になる。いったんレジスト層１１４がスピン・オンさ
れそこに必要な所定のパターンが形成されると、従来型
のエッチング技術を用いて、レジスト層１１４にあり下
位の絶縁／誘電層１１２に至る開口１１８を介し、相互
接続層１２０がエッチングされる。相互接続層１２０の
エッチングが完了した後で、下位のコンタクト膜上に残
存している相互接続パターンは、その後で特殊な平坦化
技術を必要とするトポグラフィを生じる。
成されている相互接続層１２０が、コンタクト開口１１
６の中へ、そして、パターニングされた絶縁／誘電層１
１２の上へ積層される。これにより、後でエッチングさ
れた相互接続パターンにおける開口と先に形成された絶
縁／誘電層ホール・パターン（図７）における開口とを
位置合わせするのに要する処理ステップを含む別のレジ
スト・フォトマスキング・シーケンスを用いることが必
要になる。いったんレジスト層１１４がスピン・オンさ
れそこに必要な所定のパターンが形成されると、従来型
のエッチング技術を用いて、レジスト層１１４にあり下
位の絶縁／誘電層１１２に至る開口１１８を介し、相互
接続層１２０がエッチングされる。相互接続層１２０の
エッチングが完了した後で、下位のコンタクト膜上に残
存している相互接続パターンは、その後で特殊な平坦化
技術を必要とするトポグラフィを生じる。
【０００６】
【発明が克服しようとする課題】上述の既知の方法の短
所は、フォトマスキング及びエッチングのステップの数
が増加すること、相互接続層とホール層との間において
追加的なアライメント公差が必要になること、相互接続
領域と非相互接続領域との間のステップの高さが上昇す
ること、そして、追加的な相互接続後のコンタクト平坦
化処理のステップが必要であることである。
所は、フォトマスキング及びエッチングのステップの数
が増加すること、相互接続層とホール層との間において
追加的なアライメント公差が必要になること、相互接続
領域と非相互接続領域との間のステップの高さが上昇す
ること、そして、追加的な相互接続後のコンタクト平坦
化処理のステップが必要であることである。
【０００７】従って、上述のプロセスを簡略化して半導
体ウエハ製造のコストを低下させ、同時に、相互接続層
とコンタクト層との間、又は、相互接続層とバイア層と
の間のアライメント・オフセット問題を克服するプロセ
スを提供する必要性が存在している。
体ウエハ製造のコストを低下させ、同時に、相互接続層
とコンタクト層との間、又は、相互接続層とバイア層と
の間のアライメント・オフセット問題を克服するプロセ
スを提供する必要性が存在している。
【０００８】
【課題を解決するための手段】上述の必要性は、本発明
によるほうほうによって充足される。この方法によれ
ば、上述の設計規則におけるホール及び相互接続層の間
の上述の位置合わせ（アライメント）公差の除去が可能
になり、それによって、設計規則の密度が上昇する。更
に、半導体ウエハの製造コストが、複数のフォトマスキ
ング、エッチング及び平坦化ステップが不要になること
によって大きく低下し、同時に、欠陥密度（defect den
sity）が向上し、材料、労働及びスループット時間に関
するコストの削減が可能になる。また、平坦化が向上す
ることによって、フォトリソグラフィ及びエッチ・プロ
セスのウィンドウが拡大され、製造可能なプロセスが拡
大される。
によるほうほうによって充足される。この方法によれ
ば、上述の設計規則におけるホール及び相互接続層の間
の上述の位置合わせ（アライメント）公差の除去が可能
になり、それによって、設計規則の密度が上昇する。更
に、半導体ウエハの製造コストが、複数のフォトマスキ
ング、エッチング及び平坦化ステップが不要になること
によって大きく低下し、同時に、欠陥密度（defect den
sity）が向上し、材料、労働及びスループット時間に関
するコストの削減が可能になる。また、平坦化が向上す
ることによって、フォトリソグラフィ及びエッチ・プロ
セスのウィンドウが拡大され、製造可能なプロセスが拡
大される。
【０００９】本発明は、半導体ウエハを製造する方法に
関する。これらのウエハは、コンタクト又はバイア層の
上に位置する少なくとも１つの相互接続層を含む。上述
した従来技術の方法に従って製造された半導体ウエハと
対照的に、本発明のコンタクト又はバイア層は、オフセ
ットなく相互に実質的に位置合わせされている複数のパ
ターニングされた開口を有している。
関する。これらのウエハは、コンタクト又はバイア層の
上に位置する少なくとも１つの相互接続層を含む。上述
した従来技術の方法に従って製造された半導体ウエハと
対照的に、本発明のコンタクト又はバイア層は、オフセ
ットなく相互に実質的に位置合わせされている複数のパ
ターニングされた開口を有している。
【００１０】更に詳しくは、本発明の方法は、シリコン
・ウエハ基板と、特定の量及び波長の紫外光をレジスト
材料の上に選択されたパターンで送信する光源と、選択
された光によるパターニング・ステップの間にシリコン
・ウエハ基板が位置する作業空間と、を提供する。
・ウエハ基板と、特定の量及び波長の紫外光をレジスト
材料の上に選択されたパターンで送信する光源と、選択
された光によるパターニング・ステップの間にシリコン
・ウエハ基板が位置する作業空間と、を提供する。
【００１１】次に、コンタクト又はバイア層が、シリコ
ン・ウエハ基板上に形成される。このコンタクト又はバ
イア層は、絶縁／誘電層を含み、相互接続層は、金属層
を含む。
ン・ウエハ基板上に形成される。このコンタクト又はバ
イア層は、絶縁／誘電層を含み、相互接続層は、金属層
を含む。
【００１２】そして、上述のシリコン・ウエハ基板は、
コンタクト又はバイア層の外側表面上に形成された多機
能（multi-functional）のマスキング材料の層を有す
る。このマスキング材料は、紫外光源によってレジスト
材料に送信されているパターニングされた光の量及び波
長にそれぞれが直接に依存する複数の現像率を有してい
る。この多機能マスキング材料は、好ましくは、ＤＵＶ
フォトレジスト材料を含み、更に詳しくは、正のトーン
のＤＵＶフォトレジスト材料を含む。
コンタクト又はバイア層の外側表面上に形成された多機
能（multi-functional）のマスキング材料の層を有す
る。このマスキング材料は、紫外光源によってレジスト
材料に送信されているパターニングされた光の量及び波
長にそれぞれが直接に依存する複数の現像率を有してい
る。この多機能マスキング材料は、好ましくは、ＤＵＶ
フォトレジスト材料を含み、更に詳しくは、正のトーン
のＤＵＶフォトレジスト材料を含む。
【００１３】フォトマスクされた半導体ウエハは、次
に、作業空間の中に導かれる。この作業空間は、典型的
には、ステッパ、スキャナ、又はステップ・アンド・リ
ピート投影システムの中に配置される。半導体ウエハを
この作業空間から除去することなく、マスキング材料の
中の選択された位置に複数のレジスト厚を有する選択さ
れたマスキング・パターンの開口の組が、光源からの選
択された波長の光を様々な現像率で選択されたレジスト
・パターンで化学反応を生じさせる選択された光パター
ンで選択された位置に送信することによって、形成され
る。
に、作業空間の中に導かれる。この作業空間は、典型的
には、ステッパ、スキャナ、又はステップ・アンド・リ
ピート投影システムの中に配置される。半導体ウエハを
この作業空間から除去することなく、マスキング材料の
中の選択された位置に複数のレジスト厚を有する選択さ
れたマスキング・パターンの開口の組が、光源からの選
択された波長の光を様々な現像率で選択されたレジスト
・パターンで化学反応を生じさせる選択された光パター
ンで選択された位置に送信することによって、形成され
る。
【００１４】好ましくは、作業空間の中のマスキング材
料の選択された位置において選択されたマスキング・パ
ターンで複数の開口を形成する上述のステップは、マス
キング材料を第１のマスキング・パターンに露光させマ
スキング材料の中のコンタクト又はバイア絶縁層に実質
的に至る深さに開口を形成するステップを含む。
料の選択された位置において選択されたマスキング・パ
ターンで複数の開口を形成する上述のステップは、マス
キング材料を第１のマスキング・パターンに露光させマ
スキング材料の中のコンタクト又はバイア絶縁層に実質
的に至る深さに開口を形成するステップを含む。
【００１５】次に、マスキング材料は、第２のマスキン
グ・パターンに露光され、コンタクト又はバイア絶縁層
の上のマスキング材料の中に開口が形成される。更に、
第２のマスキング・パターンを、フォトレジスト材料の
厚さの約５０％の深さにおいてフォトレジスト材料の中
に開口を形成するように、設計することができる。選択
されたマスキング・パターンは、更に好適には、レジス
ト厚の約１００％の深さにおけるフォトレジスト材料の
中の完全に開いたコンタクト又はバイアと、相互接続ラ
インが後に形成されるレジスト厚の約５０％の深さにお
けるフォトレジスト材料の中の部分的に開いた領域と、
相互接続ライン又はコンタクト又はバイアが後に形成さ
れることがない領域の上に残存している完全なレジスト
厚を有するフォトレジスト材料の中の開かれていない領
域と、を含む。
グ・パターンに露光され、コンタクト又はバイア絶縁層
の上のマスキング材料の中に開口が形成される。更に、
第２のマスキング・パターンを、フォトレジスト材料の
厚さの約５０％の深さにおいてフォトレジスト材料の中
に開口を形成するように、設計することができる。選択
されたマスキング・パターンは、更に好適には、レジス
ト厚の約１００％の深さにおけるフォトレジスト材料の
中の完全に開いたコンタクト又はバイアと、相互接続ラ
インが後に形成されるレジスト厚の約５０％の深さにお
けるフォトレジスト材料の中の部分的に開いた領域と、
相互接続ライン又はコンタクト又はバイアが後に形成さ
れることがない領域の上に残存している完全なレジスト
厚を有するフォトレジスト材料の中の開かれていない領
域と、を含む。
【００１６】フォトレジスト材料において作成されるフ
ォトレジスト・パターンの深さを直接的に変動させる１
つの方法は、フォトマスクのクロム（chrome）の送信を
変動させることである。これは、好ましくは、マスキン
グ材料における選択された位置に選択されたマスキング
・パターンで開口の組を形成することによって達成され
るが、これは、選択された波長の第１の量の光を、光源
から、第１の選択された光パターンのコンタクト又はバ
イア・ホール・パターンの０％の送信クロムを伴う第１
のレチクル（reticle）を通過して、選択された位置サ
イトまで送信することによって、達成される。そして、
半導体ウエハを作業空間から取り除かずに、選択された
波長の第２の量の光が、前記光源から、第２の選択され
た光パターンの好ましくは約５０％の送信クロムの相互
接続パターンを伴う第２のレチクルを通過して、選択さ
れた位置サイトまで送信される。
ォトレジスト・パターンの深さを直接的に変動させる１
つの方法は、フォトマスクのクロム（chrome）の送信を
変動させることである。これは、好ましくは、マスキン
グ材料における選択された位置に選択されたマスキング
・パターンで開口の組を形成することによって達成され
るが、これは、選択された波長の第１の量の光を、光源
から、第１の選択された光パターンのコンタクト又はバ
イア・ホール・パターンの０％の送信クロムを伴う第１
のレチクル（reticle）を通過して、選択された位置サ
イトまで送信することによって、達成される。そして、
半導体ウエハを作業空間から取り除かずに、選択された
波長の第２の量の光が、前記光源から、第２の選択され
た光パターンの好ましくは約５０％の送信クロムの相互
接続パターンを伴う第２のレチクルを通過して、選択さ
れた位置サイトまで送信される。
【００１７】コンタクト又はバイア層及び相互接続層の
パターンが、次に、選択された開口位置の組において現
像され、相互にオフセットがなく実質的に位置合わせさ
れている複数のパターニングされた開口が形成される。
次に、複数ステップのエッチが行われるが、このエッチ
では、部分的なコンタクト又はバイア層のエッチ・ステ
ップがなされ、それに続き、相互接続層を表す５０％の
レジスト厚を除去するレジスト・エッチと、次に、コン
タクト又はバイア開口における絶縁層を完全に除去し相
互接続開口における絶縁層を部分的に除去する部分的な
絶縁層エッチが、行われる。エッチング・ステップがい
ったん完了すると、フォトレジスト材料の層が除去され
る。
パターンが、次に、選択された開口位置の組において現
像され、相互にオフセットがなく実質的に位置合わせさ
れている複数のパターニングされた開口が形成される。
次に、複数ステップのエッチが行われるが、このエッチ
では、部分的なコンタクト又はバイア層のエッチ・ステ
ップがなされ、それに続き、相互接続層を表す５０％の
レジスト厚を除去するレジスト・エッチと、次に、コン
タクト又はバイア開口における絶縁層を完全に除去し相
互接続開口における絶縁層を部分的に除去する部分的な
絶縁層エッチが、行われる。エッチング・ステップがい
ったん完了すると、フォトレジスト材料の層が除去され
る。
【００１８】最後に、相互接続材料が、コンタクト又は
バイア開口と相互接続層開口とに積層される。そして、
積層された相互接続材料は、好ましくは、化学的機械的
研磨法を用いてコンタクト又はバイア層の表面まで研磨
され、結果的に、相互にオフセットがなく実質的に位置
合わせがなされた選択された開口位置が生じる。
バイア開口と相互接続層開口とに積層される。そして、
積層された相互接続材料は、好ましくは、化学的機械的
研磨法を用いてコンタクト又はバイア層の表面まで研磨
され、結果的に、相互にオフセットがなく実質的に位置
合わせがなされた選択された開口位置が生じる。
【００１９】本発明によって提案される方法には、多数
の長所がある。第１に、ホール及び相互接続パターン層
の間の位置合わせ（アライメント）公差は、効果的にゼ
ロまで減少する。その理由は、ウエハをステージから取
り外すことなく、同じモデリング係数を用いて、ステッ
パ又はスキャナ上で、これらの層の両方が位置合わせさ
れるからである。これによって、はるかに緊密な設計規
則が可能になり、結果的に、パッキング密度が高くなる
からである。第２に、このプロセスの相互接続のそれぞ
れのレベルにおいて、１つのフォトマスキング・ステッ
プの全体、１つのエッチ・ステップの全体、そして、１
つの平坦化ステップの全体が、不要になる。これによっ
て、欠陥密度が向上するだけでなく、スループット時間
も短縮できる。第３に、トポグラフィが不要になり、そ
の結果として、フォトリソグラフィにおける合焦プロセ
スの深さに関する許容度が向上し、トポグラフィ・ホー
ルの高低のエッチングに関する要件が緩和される。従っ
て、密度及び生産性の両方が改善される。第４に、相互
接続スクライブライン（scribeline）の位置合わせ、測
定、及びエッチ・モニタ構造が不要になり、これ以外の
テスト構造の余地が生じるし、スクライブライン領域を
減少させることも可能であり得る。第５に、溶解後の残
りの厚さはレチクル・クロム送信パーセンテージに依存
する新たなＤＵＶの正のトーンのフォトレジストを用い
ることができる。第６に、ダマシン・プロセスが実現で
き、結果的に、単一プロセス・ホール及び相互接続パタ
ーンの画定を伴うフラット・トポグラフィが生じる。
の長所がある。第１に、ホール及び相互接続パターン層
の間の位置合わせ（アライメント）公差は、効果的にゼ
ロまで減少する。その理由は、ウエハをステージから取
り外すことなく、同じモデリング係数を用いて、ステッ
パ又はスキャナ上で、これらの層の両方が位置合わせさ
れるからである。これによって、はるかに緊密な設計規
則が可能になり、結果的に、パッキング密度が高くなる
からである。第２に、このプロセスの相互接続のそれぞ
れのレベルにおいて、１つのフォトマスキング・ステッ
プの全体、１つのエッチ・ステップの全体、そして、１
つの平坦化ステップの全体が、不要になる。これによっ
て、欠陥密度が向上するだけでなく、スループット時間
も短縮できる。第３に、トポグラフィが不要になり、そ
の結果として、フォトリソグラフィにおける合焦プロセ
スの深さに関する許容度が向上し、トポグラフィ・ホー
ルの高低のエッチングに関する要件が緩和される。従っ
て、密度及び生産性の両方が改善される。第４に、相互
接続スクライブライン（scribeline）の位置合わせ、測
定、及びエッチ・モニタ構造が不要になり、これ以外の
テスト構造の余地が生じるし、スクライブライン領域を
減少させることも可能であり得る。第５に、溶解後の残
りの厚さはレチクル・クロム送信パーセンテージに依存
する新たなＤＵＶの正のトーンのフォトレジストを用い
ることができる。第６に、ダマシン・プロセスが実現で
き、結果的に、単一プロセス・ホール及び相互接続パタ
ーンの画定を伴うフラット・トポグラフィが生じる。
【００２０】本発明の以上の及びそれ以外の目的、特徴
及び効果は、添付の図面を参照してなされる次の詳細な
説明から明らかになる。
及び効果は、添付の図面を参照してなされる次の詳細な
説明から明らかになる。
【００２１】
【発明の実施の形態】図１０を参照すると、基板２０２
と本発明によるコンタクト又はバイア（contact or vi
a）層として機能し得る絶縁／誘電層２１０とを含む半
導体ウエハ２００が示されている。絶縁／誘電層２１０
は、基板２０２のための保護バリアを形成し、これによ
って、以下で更に詳細に説明するが、種々の材料が選択
的なエッチングによって露出されることが可能になる。
と本発明によるコンタクト又はバイア（contact or vi
a）層として機能し得る絶縁／誘電層２１０とを含む半
導体ウエハ２００が示されている。絶縁／誘電層２１０
は、基板２０２のための保護バリアを形成し、これによ
って、以下で更に詳細に説明するが、種々の材料が選択
的なエッチングによって露出されることが可能になる。
【００２２】絶縁／誘電層２１０の厚さは、半導体ウエ
ハ２００が絶縁／誘電層２１０の様々な修正を受けるこ
とが可能となるように選択される。典型的には、絶縁／
誘電層２１０は、第１のホール・パターンに関しては、
好ましくは、７０００Åから１００００Åの間の厚さを
有し、それ以後のホール・パターンに関しては、好まし
くは、１００００Åから２００００Åの間の厚さを有す
る。
ハ２００が絶縁／誘電層２１０の様々な修正を受けるこ
とが可能となるように選択される。典型的には、絶縁／
誘電層２１０は、第１のホール・パターンに関しては、
好ましくは、７０００Åから１００００Åの間の厚さを
有し、それ以後のホール・パターンに関しては、好まし
くは、１００００Åから２００００Åの間の厚さを有す
る。
【００２３】絶縁／誘電層２１０は、種々の既知のプロ
セスによって形成される。しかし、最も通常の方法は、
低い圧力及び温度（典型的には、４００から４５０℃）
で酸素を用いてシラン（silane）を酸化し、低い圧力で
６５０℃から７５０℃の間の温度で、酸素を用いて又は
用いずに、テトラエチルオルトシリケート（tetraethyl
orthosilicate）又はテトラエトキシシラン（tetraetho
xysilane）を分解する方法である。好適な形成プロセス
は、第１のホール・パターンに関してはＣＶＤであり、
いったん金属相互接続層パターンがウエハ上に形成され
ているホール・パターンに関してはＰＥＣＶＤである
が、これは、典型的には、４００度以下の低い温度で行
うことができる。
セスによって形成される。しかし、最も通常の方法は、
低い圧力及び温度（典型的には、４００から４５０℃）
で酸素を用いてシラン（silane）を酸化し、低い圧力で
６５０℃から７５０℃の間の温度で、酸素を用いて又は
用いずに、テトラエチルオルトシリケート（tetraethyl
orthosilicate）又はテトラエトキシシラン（tetraetho
xysilane）を分解する方法である。好適な形成プロセス
は、第１のホール・パターンに関してはＣＶＤであり、
いったん金属相互接続層パターンがウエハ上に形成され
ているホール・パターンに関してはＰＥＣＶＤである
が、これは、典型的には、４００度以下の低い温度で行
うことができる。
【００２４】次に、図１１を参照すると、いったん絶縁
／誘電層２１０が基板２０２上に積層（デポ）される
と、単一のフォトレジスト・マスキング・ステップが行
われる。この場合には、送信される紫外光の量によって
決まる現像率（develop rate）を有する多機能のフォト
レジスト材料が用いられ、この材料には、選択された複
数の開口構成から成るパターンを形成することができ
る。従来型の光学的なリソグラフィ技術が一般に用いら
れる。光学的リソグラフィ（フォトリソグラフィ）装置
は、典型的には、紫外（ＵＶ）光源と、フォトマスク
と、光学システムと、フォトレジスト層によって被覆さ
れたウエハとから構成される。マスクは、光源からの大
量の紫外光を受けて、マスク・パターンが、光学システ
ムによって、レジスト上に画像化される。フォトリソグ
ラフィで最も広く用いられている紫外光源は、高圧アー
ク・ランプ及びレーザ源である。放出された光スペクト
ルの３つの領域が、フォトレジストのパターニングの目
的のために、容易に区別される。すなわち、２００から
３００ｎｍのレンジの深い紫外光領域（deep ultraviol
et= DUV）、３００から３６０ｎｍのレンジの中間的な
紫外光領域（mid-UV）及び３６０から４５０ｎｍのレン
ジの近い紫外光領域（near-UV）である。フォトレジス
ト層２２０を形成する例示的な多機能フォトレジストの
形成プロセスを次に述べる。すなわち、 ａ．ヘキサメチルジシラザン（hexamethyldisilazane）
などの接着促進剤を用いて、ウエハを前処理する。
／誘電層２１０が基板２０２上に積層（デポ）される
と、単一のフォトレジスト・マスキング・ステップが行
われる。この場合には、送信される紫外光の量によって
決まる現像率（develop rate）を有する多機能のフォト
レジスト材料が用いられ、この材料には、選択された複
数の開口構成から成るパターンを形成することができ
る。従来型の光学的なリソグラフィ技術が一般に用いら
れる。光学的リソグラフィ（フォトリソグラフィ）装置
は、典型的には、紫外（ＵＶ）光源と、フォトマスク
と、光学システムと、フォトレジスト層によって被覆さ
れたウエハとから構成される。マスクは、光源からの大
量の紫外光を受けて、マスク・パターンが、光学システ
ムによって、レジスト上に画像化される。フォトリソグ
ラフィで最も広く用いられている紫外光源は、高圧アー
ク・ランプ及びレーザ源である。放出された光スペクト
ルの３つの領域が、フォトレジストのパターニングの目
的のために、容易に区別される。すなわち、２００から
３００ｎｍのレンジの深い紫外光領域（deep ultraviol
et= DUV）、３００から３６０ｎｍのレンジの中間的な
紫外光領域（mid-UV）及び３６０から４５０ｎｍのレン
ジの近い紫外光領域（near-UV）である。フォトレジス
ト層２２０を形成する例示的な多機能フォトレジストの
形成プロセスを次に述べる。すなわち、 ａ．ヘキサメチルジシラザン（hexamethyldisilazane）
などの接着促進剤を用いて、ウエハを前処理する。
【００２５】ｂ．フォトレジスト材料をスピンして、フ
ォトレジスト層２２０を形成する。
ォトレジスト層２２０を形成する。
【００２６】ｃ．フォトレジスト材料のすべてのエッジ
・ビーズ（edge bead）を除去する。
・ビーズ（edge bead）を除去する。
【００２７】ｄ．フォトレジスト材料をソフトベークし
て、レジスト溶剤を除去し、レジスト・ウエハ間の接着
を強化する。
て、レジスト溶剤を除去し、レジスト・ウエハ間の接着
を強化する。
【００２８】フォトレジスト２２０は、有機フィルムと
して、スピン・オンされる。フォトレジスト２２０の厚
さは、エッチングに対して、絶縁層２１０の下位の領域
をマスクするように選択される。フォトレジスト・マス
クのための典型的な厚さは、約０．７μｍから１．５μ
ｍの間であり、好ましくは、約０．８μｍから１．０μ
ｍの間である。
して、スピン・オンされる。フォトレジスト２２０の厚
さは、エッチングに対して、絶縁層２１０の下位の領域
をマスクするように選択される。フォトレジスト・マス
クのための典型的な厚さは、約０．７μｍから１．５μ
ｍの間であり、好ましくは、約０．８μｍから１．０μ
ｍの間である。
【００２９】この多機能フォトレジスト形成プロセスを
用いることによって、コンタクト又はバイア層の開口２
３０と相互接続層の開口２４０とを、要求されるオフセ
ット公差の範囲内で、それぞれ、製造することができ
る。フォトレジストを現像するプロセスの全体は、半導
体ウエハ２００をフォトレジスト形成領域における与え
られた作業空間ないに維持している間に行われる。半導
体ウエハ２００は、フォトレジスト・マスク２２０のス
ピン・オンの後の図１１に示されている。
用いることによって、コンタクト又はバイア層の開口２
３０と相互接続層の開口２４０とを、要求されるオフセ
ット公差の範囲内で、それぞれ、製造することができ
る。フォトレジストを現像するプロセスの全体は、半導
体ウエハ２００をフォトレジスト形成領域における与え
られた作業空間ないに維持している間に行われる。半導
体ウエハ２００は、フォトレジスト・マスク２２０のス
ピン・オンの後の図１１に示されている。
【００３０】多機能フォトレジスト層２２０は、好まし
くは、ＤＵＶフォトレジスト材料であり、更に好ましく
は、フォトマスクを通して送信されるＤＵＶ光に直接的
に依存する現像率を有する正のトーンのＤＵＶフォトレ
ジストである。例えば、正のＤＵＶレジストが用いられ
る場合には、０％のクロム（chrome）パターンでは、１
００％のフォトレジスト厚が残存し、５０％の送信クロ
ム・パターンでは、約５０％のフォトレジスト厚が残存
し、送信クロム・パターンがない場合には、約０％のフ
ォトレジスト厚が残存する。このようにして、複数のコ
ンタクト又はバイア層の開口が選択され、マスキング・
パターンを、この多機能フォトレジスト層２２０を用い
ることにより、半導体ウエハ２００をフォトマスク印刷
領域の作業空間から取り除かずに、形成することができ
る。単一の作業空間においてマスク・パターニングを実
行することができることによって、マスキング材料の選
択された位置に選択されたマスキング・パターンで開口
を形成することが容易になり、これらの開口は、図１か
ら図９に示した従来技術による方法の場合とは異なり、
相互にオフセットなく位置合わせがなされている。本発
明の方法で用いられる好適なＤＵＶフォトレジスト材料
は、ＩＢＭによって開発され製造されているＤＵＶフォ
トレジストである。
くは、ＤＵＶフォトレジスト材料であり、更に好ましく
は、フォトマスクを通して送信されるＤＵＶ光に直接的
に依存する現像率を有する正のトーンのＤＵＶフォトレ
ジストである。例えば、正のＤＵＶレジストが用いられ
る場合には、０％のクロム（chrome）パターンでは、１
００％のフォトレジスト厚が残存し、５０％の送信クロ
ム・パターンでは、約５０％のフォトレジスト厚が残存
し、送信クロム・パターンがない場合には、約０％のフ
ォトレジスト厚が残存する。このようにして、複数のコ
ンタクト又はバイア層の開口が選択され、マスキング・
パターンを、この多機能フォトレジスト層２２０を用い
ることにより、半導体ウエハ２００をフォトマスク印刷
領域の作業空間から取り除かずに、形成することができ
る。単一の作業空間においてマスク・パターニングを実
行することができることによって、マスキング材料の選
択された位置に選択されたマスキング・パターンで開口
を形成することが容易になり、これらの開口は、図１か
ら図９に示した従来技術による方法の場合とは異なり、
相互にオフセットなく位置合わせがなされている。本発
明の方法で用いられる好適なＤＵＶフォトレジスト材料
は、ＩＢＭによって開発され製造されているＤＵＶフォ
トレジストである。
【００３１】多機能フォトレジスト層２２０のための好
適なフォトレジスト・エッチ・パターンの現像方式は、
図１２、図１３及び図１４に示されている。最も一般的
に用いられている画像化技術は、マスク・パターンをマ
スクから典型的には数センチメートルの距離だけ離間し
た半導体ウエハ２００上に合焦するレンズ・アセンブリ
が用いられる従来型のイメージ投影システムを用いる投
影印刷（projection printing）である。今日用いられ
ている最も普及した印刷技術は、ステップ・アンド・リ
ピート投影システムである。また、スキャナも、フォト
マスク印刷の目的で用いられる。このフォトレジスト・
プロセスは、これらのイメージ投影システムのどれで
も、行うことができる。
適なフォトレジスト・エッチ・パターンの現像方式は、
図１２、図１３及び図１４に示されている。最も一般的
に用いられている画像化技術は、マスク・パターンをマ
スクから典型的には数センチメートルの距離だけ離間し
た半導体ウエハ２００上に合焦するレンズ・アセンブリ
が用いられる従来型のイメージ投影システムを用いる投
影印刷（projection printing）である。今日用いられ
ている最も普及した印刷技術は、ステップ・アンド・リ
ピート投影システムである。また、スキャナも、フォト
マスク印刷の目的で用いられる。このフォトレジスト・
プロセスは、これらのイメージ投影システムのどれで
も、行うことができる。
【００３２】図１２に示されているように、第１のホー
ル・パターン２３０が、標準的な０％の送信クロムの標
準的な線量を用いて露光される従来型のステッパ又はス
キャナなどのイメージ投影システムにおける先に位置合
わせされロードされた第１のホール・パターン・レチク
ルを用いて、発生される。第１のホール・パターン２３
０の形成に必要なこのＤＵＶ光源からの所定の線量の光
を発生するための好適な条件は、次の通りである。
ル・パターン２３０が、標準的な０％の送信クロムの標
準的な線量を用いて露光される従来型のステッパ又はス
キャナなどのイメージ投影システムにおける先に位置合
わせされロードされた第１のホール・パターン・レチク
ルを用いて、発生される。第１のホール・パターン２３
０の形成に必要なこのＤＵＶ光源からの所定の線量の光
を発生するための好適な条件は、次の通りである。
【００３３】ａ．必要なフォトレジスト材料によってコ
ーティングされた合焦／露光マトリクス・サンプル・ウ
エハを形成する。
ーティングされた合焦／露光マトリクス・サンプル・ウ
エハを形成する。
【００３４】ｂ．標準的なレジスト現像サイクルを介し
て、先のステップａからウエハを取り出す。
て、先のステップａからウエハを取り出す。
【００３５】ｃ．ＣＤＳＥＭ度量衡（metrology）ツー
ルを用いて、形成された開口の寸法を測定する。
ルを用いて、形成された開口の寸法を測定する。
【００３６】ｄ．与えられた開口のサイズに対して最適
の線量及び合焦を決定する。
の線量及び合焦を決定する。
【００３７】次に、ウエハ２００を用いているイメージ
投影システムの境界から取り除くことなく、図１３に示
されるように、逆の相互接続パターンが、露光され後の
相互接続開口２５０に要求される幅を有する開口２４０
を形成する先に位置合わせされロードされた逆の相互接
続パターン・レチクルから、５０％の送信クロムの標準
的な線量を用いて、発生される（図１７を参照）。相互
接続開口パターンの形成に必要なＤＵＶ光源から所定の
線量の光を発生するための好適な条件は、次の通りであ
る。
投影システムの境界から取り除くことなく、図１３に示
されるように、逆の相互接続パターンが、露光され後の
相互接続開口２５０に要求される幅を有する開口２４０
を形成する先に位置合わせされロードされた逆の相互接
続パターン・レチクルから、５０％の送信クロムの標準
的な線量を用いて、発生される（図１７を参照）。相互
接続開口パターンの形成に必要なＤＵＶ光源から所定の
線量の光を発生するための好適な条件は、次の通りであ
る。
【００３８】ａ．必要なフォトレジスト材料によってコ
ーティングされた合焦／露光マトリクス・サンプル・ウ
エハを形成する。
ーティングされた合焦／露光マトリクス・サンプル・ウ
エハを形成する。
【００３９】ｂ．５０％の送信クロム・レチクルを用い
て、標準的なレジスト現像サイクルを介して、先のステ
ップａからウエハを取り出す。
て、標準的なレジスト現像サイクルを介して、先のステ
ップａからウエハを取り出す。
【００４０】ｃ．ＣＤＳＥＭ度量衡ツールを用いて形成
された開口の寸法を、そして、アトミック・フォース・
マイクロスコープ・ツールを用いて深さを測定する。
された開口の寸法を、そして、アトミック・フォース・
マイクロスコープ・ツールを用いて深さを測定する。
【００４１】ｄ．与えられた開口のサイズと深さとに対
して、最適な線量と合焦とを決定する。
して、最適な線量と合焦とを決定する。
【００４２】本発明の別の実施例では、ホール・パター
ンと逆相互接続パターン・レチクルが、単一のレチクル
に組み合わされる。より詳しくは、組合せ開口及び逆相
互接続パターン・レチクルが提供されるが、０％送信
（不透明）、５０％送信（半透明）及び１００％送信
（透明）のクロム領域を含む。単一のレチクル構造を用
いることにより、ステッパ又はスキャナ・レチクルの位
置合わせエラーをすべて除去するのと同時に、余分なレ
チクルのロード及びウエハ露光ステップを取り除くこと
ができる。
ンと逆相互接続パターン・レチクルが、単一のレチクル
に組み合わされる。より詳しくは、組合せ開口及び逆相
互接続パターン・レチクルが提供されるが、０％送信
（不透明）、５０％送信（半透明）及び１００％送信
（透明）のクロム領域を含む。単一のレチクル構造を用
いることにより、ステッパ又はスキャナ・レチクルの位
置合わせエラーをすべて除去するのと同時に、余分なレ
チクルのロード及びウエハ露光ステップを取り除くこと
ができる。
【００４３】次に、ウエハは、標準的な露光後ベーク
（ＰＥＢ）を受けるが、これは、主に、レジスト・エッ
ジにおけるリッジ（ridge）を減少させることによって
定常波（standing wave）効果を減少させ、ＤＵＶレジ
ストの内部への空中汚染の影響を減少させるために行わ
れる。そして、レジストは、従来型の現像技術を用いて
現像される。現像は、レジスト処理において重要なステ
ップであり、レジスト・プロファイルの形状を定義し相
互接続層のライン幅を制御する際に主要な役割を演じ
る。最後に、現像後のハードベークが、標準的な方法に
よって行われ、残りのレジスト・イメージに、この場合
であればエッチングなどのその後の処理ステップに耐え
るのに必要な接着を与える。
（ＰＥＢ）を受けるが、これは、主に、レジスト・エッ
ジにおけるリッジ（ridge）を減少させることによって
定常波（standing wave）効果を減少させ、ＤＵＶレジ
ストの内部への空中汚染の影響を減少させるために行わ
れる。そして、レジストは、従来型の現像技術を用いて
現像される。現像は、レジスト処理において重要なステ
ップであり、レジスト・プロファイルの形状を定義し相
互接続層のライン幅を制御する際に主要な役割を演じ
る。最後に、現像後のハードベークが、標準的な方法に
よって行われ、残りのレジスト・イメージに、この場合
であればエッチングなどのその後の処理ステップに耐え
るのに必要な接着を与える。
【００４４】図１４に示されている半導体ウエハは、次
に、一連のシーケンシャルなエッチング・ステップを施
される。例示的なシーケンスが、図１５から図１７に記
載されている。ここで記載されている標準的なエッチン
グ・ステップは、反応性イオン・エッチ（ＲＩＥ）を用
いたＣＦ４、Ｃ２Ｆ６又はＣＨＦ２ガス・ケミストリ、
ＭＥＲＩＥ（磁気的に強化されたＲＩＥ）、又はＩＣＰ
（Inductive CoupledRF Plasma）エッチング技術などの
標準的な異方性エッチである。当初のエッチング・ステ
ップが、図１５に示すように、絶縁／誘電層２１０の開
口の深さの約半分に到達するまで継続される。
に、一連のシーケンシャルなエッチング・ステップを施
される。例示的なシーケンスが、図１５から図１７に記
載されている。ここで記載されている標準的なエッチン
グ・ステップは、反応性イオン・エッチ（ＲＩＥ）を用
いたＣＦ４、Ｃ２Ｆ６又はＣＨＦ２ガス・ケミストリ、
ＭＥＲＩＥ（磁気的に強化されたＲＩＥ）、又はＩＣＰ
（Inductive CoupledRF Plasma）エッチング技術などの
標準的な異方性エッチである。当初のエッチング・ステ
ップが、図１５に示すように、絶縁／誘電層２１０の開
口の深さの約半分に到達するまで継続される。
【００４５】次に、エッチング・ケミストリが変更さ
れ、５０％のレジスト厚領域を取り除き図１６に示され
ている構成を生じるために、レジストの選択性を減少さ
せる。これは、標準的なエッチングを用いることによっ
て達成される。例えば、ＲＩＥ、ＭＥＲＩＥ又はＩＣＰ
エッチング技術を用いて、メインのエッチング・ガスに
おける酸素（Ｏ２）及びアルゴン・ガスの比率を修正す
る。
れ、５０％のレジスト厚領域を取り除き図１６に示され
ている構成を生じるために、レジストの選択性を減少さ
せる。これは、標準的なエッチングを用いることによっ
て達成される。例えば、ＲＩＥ、ＭＥＲＩＥ又はＩＣＰ
エッチング技術を用いて、メインのエッチング・ガスに
おける酸素（Ｏ２）及びアルゴン・ガスの比率を修正す
る。
【００４６】最後のエッチング・ステップは、上述した
ように、異方性エッチに戻る。これによって、ホールの
深さの全体を完全にエッチングによって取り除き、図１
７に示すように、後の相互接続ラインのためのトレンチ
を定義する。
ように、異方性エッチに戻る。これによって、ホールの
深さの全体を完全にエッチングによって取り除き、図１
７に示すように、後の相互接続ラインのためのトレンチ
を定義する。
【００４７】相互接続層２７０を形成する準備におい
て、フォトレジスト・マスク２２０が、半導体ウエハ２
００から取り除かれる。次に、図１７を参照すると、フ
ォトレジスト・マスク２２０の除去の後の半導体ウエハ
２００の断面図が示されている。フォトレジスト・マス
ク２２０は、そのフォトレジスト材料に適した化学溶剤
によって、又は、既知の「アッシング」（ashing）プロ
セスを用いて酸素プラズマの中でフォトレジスト材料を
エッチングすることによって、除去される。図１８に
は、絶縁層２１０によって形成された露光された表面を
有する半導体ウエハ２００が示されている。
て、フォトレジスト・マスク２２０が、半導体ウエハ２
００から取り除かれる。次に、図１７を参照すると、フ
ォトレジスト・マスク２２０の除去の後の半導体ウエハ
２００の断面図が示されている。フォトレジスト・マス
ク２２０は、そのフォトレジスト材料に適した化学溶剤
によって、又は、既知の「アッシング」（ashing）プロ
セスを用いて酸素プラズマの中でフォトレジスト材料を
エッチングすることによって、除去される。図１８に
は、絶縁層２１０によって形成された露光された表面を
有する半導体ウエハ２００が示されている。
【００４８】最後に、相互接続層２７０が、金属層を図
１９に示されているように絶縁層２１０によって形成さ
れる露光された表面に積層し、次に、標準的な化学的機
械的研磨（ＣＭＰ）を実行して図２０に示されているよ
うに半導体ウエハ２００の全体に亘って平坦な表面を達
成することによって、形成される。これにより、相互接
続ラインを形成する相互接続充填コンタクト・トレンチ
が残る。相互接続層２７０は、次の金属材料によって形
成することができる。すなわち、ＴｉＮ又はＴｉＷなど
のバリア金属、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、又はＣ
ｕ自体などの金属アロイである。層２７０は、次の積層
技術の任意のものを用いることによる形成することがで
きる。すなわち、反応性蒸着、反応性スパッタリング、
単一ターゲット・スパッタリング、ＰＶＤ、ＣＶＤなど
である。
１９に示されているように絶縁層２１０によって形成さ
れる露光された表面に積層し、次に、標準的な化学的機
械的研磨（ＣＭＰ）を実行して図２０に示されているよ
うに半導体ウエハ２００の全体に亘って平坦な表面を達
成することによって、形成される。これにより、相互接
続ラインを形成する相互接続充填コンタクト・トレンチ
が残る。相互接続層２７０は、次の金属材料によって形
成することができる。すなわち、ＴｉＮ又はＴｉＷなど
のバリア金属、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、又はＣ
ｕ自体などの金属アロイである。層２７０は、次の積層
技術の任意のものを用いることによる形成することがで
きる。すなわち、反応性蒸着、反応性スパッタリング、
単一ターゲット・スパッタリング、ＰＶＤ、ＣＶＤなど
である。
【００４９】次に、図２１を参照すると、本発明の製造
方法の概略を示す流れ図が与えられている。酸化物バリ
ア２１０が、基板２０２の上に形成され（３１０）、レ
ジスト層２２０が、その上に形成される（３２０）。レ
ジスト層２２０における第１の開口パターン２３０の位
置が定義される（３３０）。レジスト層２２０における
第２の開口パターン２４０の位置が定義される（３４
０）。そして、パターン２３０及び２４０が現像される
（３５０）。最初のエッチング・ステップ３６０によっ
て、下方に、５０％の深さまで、酸化物層２６０が除去
される。第２のエッチング・ステップ（３７０）によっ
て、５０％のフォトレジスト・マスクが除去される。第
３のエッチング・ステップ３８０によって、完全な開口
の深さ２５０が形成され、それにより、相互接続ライン
のためのトレンチが定義される。次に、残りのレジスト
材料が、ウエハ２００から除去される（３８５）。最後
に、相互接続層が、内部及び外部バリア金属層２７０及
び２８０の形態で、ウエハ２００の上に積層される（３
９０）。このようにして、平坦な表面がＣＭＰによっ
て、ウエハ２００全体に亘って形成される（３９５）。
方法の概略を示す流れ図が与えられている。酸化物バリ
ア２１０が、基板２０２の上に形成され（３１０）、レ
ジスト層２２０が、その上に形成される（３２０）。レ
ジスト層２２０における第１の開口パターン２３０の位
置が定義される（３３０）。レジスト層２２０における
第２の開口パターン２４０の位置が定義される（３４
０）。そして、パターン２３０及び２４０が現像される
（３５０）。最初のエッチング・ステップ３６０によっ
て、下方に、５０％の深さまで、酸化物層２６０が除去
される。第２のエッチング・ステップ（３７０）によっ
て、５０％のフォトレジスト・マスクが除去される。第
３のエッチング・ステップ３８０によって、完全な開口
の深さ２５０が形成され、それにより、相互接続ライン
のためのトレンチが定義される。次に、残りのレジスト
材料が、ウエハ２００から除去される（３８５）。最後
に、相互接続層が、内部及び外部バリア金属層２７０及
び２８０の形態で、ウエハ２００の上に積層される（３
９０）。このようにして、平坦な表面がＣＭＰによっ
て、ウエハ２００全体に亘って形成される（３９５）。
【００５０】本発明による簡略化されたホール相互接続
プロセスを用いることができる別の半導体形成シーケン
スは、デュアル・ダマシン・プロセスを用いるものであ
る。本発明の教示に従って位置合わせされた開口を有す
る複数の酸化物層を含む多層構造を形成する用いられる
デュアル・ダマシン・プロセスの特定の好適な形態が、
図２２から図２９に図解されている。
プロセスを用いることができる別の半導体形成シーケン
スは、デュアル・ダマシン・プロセスを用いるものであ
る。本発明の教示に従って位置合わせされた開口を有す
る複数の酸化物層を含む多層構造を形成する用いられる
デュアル・ダマシン・プロセスの特定の好適な形態が、
図２２から図２９に図解されている。
【００５１】更に詳しくは、図２２は、シリコン基板４
０２の上に積層されたＰＥＣＶＤ酸化物層４１０上の、
所定のエッチ・パターンで現像された多機能のレジスト
層４２０を示している。次に、ＰＥＣＶＤ酸化物層４１
０が、上述したように標準的な異方性エッチングを用い
てエッチングされ、開口４１２を形成する。このエッチ
ング・ステップは、図２３に示されているように、フォ
トレジスト・マスク４２０を除去した後で、開口４１２
が所望の深さに達するまで、継続される。ここで用いら
れるエッチング及びレジスト除去技術は、上述のものと
同じである。
０２の上に積層されたＰＥＣＶＤ酸化物層４１０上の、
所定のエッチ・パターンで現像された多機能のレジスト
層４２０を示している。次に、ＰＥＣＶＤ酸化物層４１
０が、上述したように標準的な異方性エッチングを用い
てエッチングされ、開口４１２を形成する。このエッチ
ング・ステップは、図２３に示されているように、フォ
トレジスト・マスク４２０を除去した後で、開口４１２
が所望の深さに達するまで、継続される。ここで用いら
れるエッチング及びレジスト除去技術は、上述のものと
同じである。
【００５２】次に、相互接続層が、金属の複数の層と、
外側の層４３０及び内側の層４３２を、図２４に示すよ
うに、ＰＥＣＶＤ酸化物層４１０の上に積層することに
よって、形成される。ここで提供される金属の組合せ
は、Ｔｉの内側の層と、Ｃｕの外側の層とである。しか
し、先に挙げたような他の金属の組合せを用いることも
できる。外側の層４３０は、標準的なＣＭＰを実行する
ことによって平坦化され、エッチングされた開口４１２
ないの半導体ウエハ全体に亘る平坦な表面が達成され
る。相互接続層２７０は、上述の積層技術を用いて形成
することができる。
外側の層４３０及び内側の層４３２を、図２４に示すよ
うに、ＰＥＣＶＤ酸化物層４１０の上に積層することに
よって、形成される。ここで提供される金属の組合せ
は、Ｔｉの内側の層と、Ｃｕの外側の層とである。しか
し、先に挙げたような他の金属の組合せを用いることも
できる。外側の層４３０は、標準的なＣＭＰを実行する
ことによって平坦化され、エッチングされた開口４１２
ないの半導体ウエハ全体に亘る平坦な表面が達成され
る。相互接続層２７０は、上述の積層技術を用いて形成
することができる。
【００５３】図２５に示すように、第２の酸化物層４５
０が、先のメタライゼーション・ステップにおいて形成
されたウエハ４００の外側表面の上に積層される。積層
は、やはり、ＰＥＣＶＤ技術による。次に、好適なフォ
トレジスト・エッチ・パターン現像方式が、図１２、図
１３及び図１４に示された層２００と類似する多機能フ
ォトレジスト層を用いて、図２６及び図２７に示される
ように反復され、開口４６０、４６２、４６４、４６
６、又は、異なる又は類似する所定の構造を有する他の
開口が形成される。上述のように、最初に形成される開
口が、それ以後の相互接続開口の形成を容易にするよう
な寸法を有していることが重要である。
０が、先のメタライゼーション・ステップにおいて形成
されたウエハ４００の外側表面の上に積層される。積層
は、やはり、ＰＥＣＶＤ技術による。次に、好適なフォ
トレジスト・エッチ・パターン現像方式が、図１２、図
１３及び図１４に示された層２００と類似する多機能フ
ォトレジスト層を用いて、図２６及び図２７に示される
ように反復され、開口４６０、４６２、４６４、４６
６、又は、異なる又は類似する所定の構造を有する他の
開口が形成される。上述のように、最初に形成される開
口が、それ以後の相互接続開口の形成を容易にするよう
な寸法を有していることが重要である。
【００５４】最後に、第２のメタライゼーション・ステ
ップが行われ、内側層４７２と外側層４７０とが積層さ
れ、次に、図２８及び図２９に示されているように、外
側の層４７０を平坦化するが、これは、上述した図２４
に示したメタライゼーション・ステップと類似する態様
で行われる。
ップが行われ、内側層４７２と外側層４７０とが積層さ
れ、次に、図２８及び図２９に示されているように、外
側の層４７０を平坦化するが、これは、上述した図２４
に示したメタライゼーション・ステップと類似する態様
で行われる。
【００５５】以上で、本発明の原理を好適な実施例を用
いて図解し説明したが、当業者には、本発明は、この原
理から逸脱せずに構成及び細部において修正することが
可能である。これらの修正は、冒頭の特許請求の範囲が
定める技術思想及び技術的範囲に含まれるものである。
いて図解し説明したが、当業者には、本発明は、この原
理から逸脱せずに構成及び細部において修正することが
可能である。これらの修正は、冒頭の特許請求の範囲が
定める技術思想及び技術的範囲に含まれるものである。
【図１】従来技術の方法による処理の第１の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図２】従来技術の方法による処理の第２の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図３】従来技術の方法による処理の第３の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図４】従来技術の方法による処理の第４の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図５】従来技術の方法による処理の第５の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図６】従来技術の方法による処理の第６の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図７】従来技術の方法による処理の第７の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図８】従来技術の方法による処理の第８の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図９】従来技術の方法による処理の第９の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１０】本発明の方法による処理の第１の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１１】本発明の方法による処理の第２の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１２】本発明の方法による処理の第３の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１３】本発明の方法による処理の第４の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１４】本発明の方法による処理の第５の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１５】本発明の方法による処理の第６の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１６】本発明の方法による処理の第７の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１７】本発明の方法による処理の第８の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１８】本発明の方法による処理の第９の段階におけ
る半導体基板の断面図である。
る半導体基板の断面図である。
【図１９】本発明の方法による処理の第１０の段階にお
ける半導体基板の断面図である。
ける半導体基板の断面図である。
【図２０】本発明の方法による処理の第１１の段階にお
ける半導体基板の断面図である。
ける半導体基板の断面図である。
【図２１】図１０から図２０に示した処理の各段階を表
す流れ図である。
す流れ図である。
【図２２】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
【図２３】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
【図２４】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
【図２５】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
【図２６】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
【図２７】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
【図２８】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
【図２９】デュアル・ダマシン・プロセスを用いる場合
の本発明による別の相互接続層形成方法の断面図であ
る。
の本発明による別の相互接続層形成方法の断面図であ
る。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年２月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】
Claims (20)
- 【請求項１】 コンタクト又はバイア層の上に位置する
少なくとも１つの相互接続層を有する半導体ウエハを製
造する方法であって、前記コンタクト又はバイア層は、
オフセットなく相互に実質的に位置合わせされている複
数のパターニングされた開口を有している、方法におい
て、 （ａ）シリコン・ウエハ基板と、特定の量及び波長の紫
外光をレジスト材料の上に選択されたパターンで送信す
る光源と、前記選択された光によるパターニング・ステ
ップの間に前記シリコン・ウエハ基板が位置する作業空
間と、を提供するステップと、 （ｂ）前記コンタクト又はバイア層を、前記シリコン・
ウエハ基板上に形成するステップと、 （ｃ）前記コンタクト又はバイア層と前記コンタクト層
とがその上に形成されている前記シリコン・ウエハ基板
を前記作業空間に導くステップと、 （ｄ）多機能マスキング材料の層を前記コンタクト又は
バイア層の外側表面上に形成するステップであって、前
記マスキング材料は、前記紫外光源によって前記レジス
ト材料に送信されているパターニングされた光の量及び
波長にそれぞれが直接に依存する複数の現像率を有す
る、ステップと、 （ｅ）前記作業空間において、前記半導体ウエハをそこ
から除去せずに、前記マスキング材料の中の選択された
位置に複数のレジスト厚を有する選択されたマスキング
・パターンの開口の組を、光源からの選択された波長の
光を前記レジストを様々な現像率で選択されたレジスト
・パターンで現像する前記選択された光パターンで前記
選択された位置に送信することによって、形成するステ
ップと、 （ｆ）前記コンタクト又はバイア層を、前記選択された
開口位置の組における前記選択されたレジスト・パター
ンにエッチングして、複数のレジスト厚を有し相互にオ
フセットがなく実質的に位置合わせされている複数のパ
ターニングされた開口を形成するステップと、 （ｇ）マスキング材料の前記層を除去するステップと、 （ｈ）前記相互接続層を、相互にオフセットがなく実質
的に位置合わせされている前記選択された開口位置の内
部の前記コンタクト又はバイア層上に形成するステップ
と、 を含むことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、前記多機
能マスキング材料は、ＤＵＶフォトレジスト材料を含む
ことを特徴とする方法。 - 【請求項３】 請求項２記載の方法において、前記ＤＵ
Ｖフォトレジスト材料は、正又は負のトーンのＤＵＶフ
ォトレジスト材料を含むことを特徴とする方法。 - 【請求項４】 請求項１記載の方法において、前記コン
タクト又はバイア層は絶縁又は誘電層を含み、前記相互
接続層は金属又は金属複合物層を含むことを特徴とする
方法。 - 【請求項５】 請求項１記載の方法において、前記作業
空間の中の前記マスキング材料の選択された位置におい
て選択されたマスキング・パターンで複数の開口を形成
する前記ステップは、 前記マスキング材料を第１のマスキング・パターンに露
光させ前記マスキング材料の中の前記コンタクト又はバ
イア層に開口を形成するステップと、 前記マスキング材料を第２のマスキング・パターンに露
光させ前記マスキング材料の中の前記コンタクト又はバ
イア層に前記開口を形成するステップと、 を含むことを特徴とする方法。 - 【請求項６】 請求項５記載の方法において、前記第２
のマスキング・パターンは、前記マスキング材料の厚さ
の約５０％の深さにある前記コンタクト又はバイア層に
おいて開口を形成するように設計されていることを特徴
とする方法。 - 【請求項７】 請求項１記載の方法において、前記選択
されたマスキング・パターンは、相互接続ラインが後に
形成される領域の上の前記レジスト厚の約５０％の深さ
と、相互接続ラインが後に形成されない領域の上の前記
レジスト厚の約１００％の深さとにおける前記フォトレ
ジスト材料の中の完全に開いたコンタクト又はバイアを
含むことを特徴とする方法。 - 【請求項８】 請求項１記載の方法において、そのフォ
トマスクを通過して送信されている紫外光を変動させる
フォトマスクの送信クロームの送信パーセントを変動さ
せ、よって、前記フォトレジスト材料の中に作られるフ
ォトレジスト・パターンの深さを直接的に変動させるス
テップを更に含むことを特徴とする方法。 - 【請求項９】 請求項１記載の方法において、前記作業
空間は、ステッパ、スキャナ又はステップ・アンド・リ
ピート投影システムの内部に位置することを特徴とする
方法。 - 【請求項１０】 請求項８記載の方法において、選択さ
れたマスキング・パターンの開口の前記組を前記マスキ
ング材料の中の選択された位置において形成する前記ス
テップは、 選択された波長の第１の量の光を、光源から、第１の選
択された光パターンの第１のレチクルを通過して、前記
選択された位置サイトまで送信するステップと、 次に、前記半導体ウエハを前記作業空間から取り除かず
に、選択された波長の第２の量の光を、前記光源から、
第２の選択された光パターンの第２のレチクルを通過し
て、前記選択された位置サイトまで送信するステップ
と、 を含むことを特徴とする方法。 - 【請求項１１】 フォトマスク形成のためのイメージ投
影システムを用いてコンタクト又はバイア層の上に位置
する少なくとも１つの相互接続層を有する半導体ウエハ
を製造する方法であって、前記コンタクト又はバイア層
は、オフセットなく相互に実質的に位置合わせされてい
る複数のパターニングされた開口を有している、方法に
おいて、 （ａ）シリコン・ウエハ基板と、特定の量及び波長の紫
外光をレジスト材料の上に選択されたパターンで送信す
る光源と、前記選択された光によるパターニング・ステ
ップの間に前記シリコン・ウエハ基板が位置する作業空
間を定義するフォトマスク形成のための前記イメージ投
影システムと、を提供するステップと、 （ｂ）前記コンタクト又はバイア層を、前記シリコン・
ウエハ基板上に形成するステップと、 （ｃ）前記コンタクト又はバイア層と前記コンタクト層
とがその上に形成されている前記シリコン・ウエハ基板
を前記作業空間に導くステップと、 （ｄ）多機能マスキング材料の層を前記コンタクト又は
バイア層の外側表面上に形成するステップであって、前
記マスキング材料は、前記紫外光源によって前記レジス
ト材料に送信されているパターニングされた光の量及び
波長にそれぞれが直接に依存する複数の現像率を有す
る、ステップと、 （ｅ）前記作業空間において、前記半導体ウエハをそこ
から除去せずに、前記マスキング材料の中の選択された
位置に複数のレジスト厚を有する選択されたマスキング
・パターンの開口の組を、光源からの選択された波長の
光を前記レジストを様々な現像率で選択されたレジスト
・パターンに現像する前記選択された光パターンで前記
選択された位置に送信することによって、形成するステ
ップと、 （ｆ）前記コンタクト又はバイア層を、前記選択された
開口位置の組における前記選択されたレジスト・パター
ンにエッチングして、複数のレジスト厚を有し相互にオ
フセットがなく実質的に位置合わせされている複数のパ
ターニングされた開口を形成するステップと、 （ｇ）マスキング材料の前記層を除去するステップと、 （ｈ）前記相互接続層を、相互にオフセットがなく実質
的に位置合わせされている前記選択された開口位置の内
部の前記コンタクト又はバイア層上に形成するステップ
と、 を含むことを特徴とする方法。 - 【請求項１２】 請求項１１記載の方法において、前記
多機能マスキング材料は、ＤＵＶフォトレジスト材料を
含むことを特徴とする方法。 - 【請求項１３】 請求項１２記載の方法において、前記
ＤＵＶフォトレジスト材料は、正又は負のトーンのＤＵ
Ｖフォトレジスト材料を含むことを特徴とする方法。 - 【請求項１４】 請求項１１記載の方法において、前記
コンタクト又はバイア層は絶縁又は誘電層を含み、前記
相互接続層は金属又は金属複合物層を含むことを特徴と
する方法。 - 【請求項１５】 請求項１１記載の方法において、前記
作業空間の中の前記マスキング材料の選択された位置に
おいて選択されたマスキング・パターンで複数の開口を
形成する前記ステップは、 前記マスキング材料を第１のマスキング・パターンに露
光させ前記シリコン・ウエハ基板に実質的に至る深さに
おいて前記コンタクト又はバイア層に開口を形成するス
テップと、 前記マスキング材料を第２のマスキング・パターンに露
光させ前記シリコン・ウエハ基板に実質的に至る深さに
おいて前記コンタクト又はバイア層に前記開口を形成す
るステップと、 を含むことを特徴とする方法。 - 【請求項１６】 請求項１５記載の方法において、前記
第２のマスキング・パターンは、前記絶縁又は誘電層の
厚さの約５０％の深さにある前記コンタクト又はバイア
層において開口を形成するように設計されていることを
特徴とする方法。 - 【請求項１７】 請求項１１記載の方法において、前記
選択されたマスキング・パターンは、相互接続ラインが
後に形成される領域の上の前記レジスト厚の約５０％の
深さにおける前記フォトレジスト材料の第２のマスキン
グ・パターンと、相互接続ライン又はコンタクト又はバ
イア層が後に形成されない領域の上の前記レジスト厚の
約１００％の深さとにおける開かれた領域とにおける、
完全に開いたコンタクト又はバイアを含むことを特徴と
する方法。 - 【請求項１８】 請求項１１記載の方法において、その
フォトマスクを通過して送信されている紫外光を変動さ
せるフォトマスクの送信クロームのを変動させ、よっ
て、前記フォトレジスト材料の中に作られるフォトレジ
スト・パターンの深さを直接的に変動させるステップを
更に含むことを特徴とする方法。 - 【請求項１９】 請求項１１記載の方法において、前記
作業空間は、ステッパ、スキャナ又はステップ・アンド
・リピート投影システムの内部に位置することを特徴と
する方法。 - 【請求項２０】 請求項１８記載の方法において、選択
されたマスキング・パターンの開口の前記組を前記マス
キング材料の中の選択された位置において形成する前記
ステップは、 選択された波長の第１の量の光を、光源から、第１の選
択された光パターンの第１のレチクルを通過して、前記
選択された位置サイトまで送信するステップと、 次に、前記半導体ウエハを前記作業空間から取り除かず
に、選択された波長の第２の量の光を、前記光源から、
第２の選択された光パターンの第２のレチクルを通過し
て、前記選択された位置サイトまで送信するステップ
と、 を含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US786695 | 1991-11-01 | ||
| US08/786,695 US5869395A (en) | 1997-01-22 | 1997-01-22 | Simplified hole interconnect process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209161A true JPH10209161A (ja) | 1998-08-07 |
Family
ID=25139343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10010700A Pending JPH10209161A (ja) | 1997-01-22 | 1998-01-22 | 簡略型ホール相互接続方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5869395A (ja) |
| JP (1) | JPH10209161A (ja) |
| KR (1) | KR100470181B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7510961B2 (en) | 1997-02-14 | 2009-03-31 | Micron Technology, Inc. | Utilization of energy absorbing layer to improve metal flow and fill in a novel interconnect structure |
| US5985753A (en) * | 1998-08-19 | 1999-11-16 | Advanced Micro Devices, Inc. | Method to manufacture dual damascene using a phantom implant mask |
| TW406369B (en) * | 1998-12-18 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing damascene |
| US6080654A (en) * | 1999-08-20 | 2000-06-27 | Advanced Micro Devices, Inc. | Simplified method of forming self-aligned vias in a semiconductor device |
| US6211061B1 (en) | 1999-10-29 | 2001-04-03 | Taiwan Semiconductor Manufactuirng Company | Dual damascene process for carbon-based low-K materials |
| US6551923B1 (en) * | 1999-11-01 | 2003-04-22 | Advanced Micro Devices, Inc. | Dual width contact for charge gain reduction |
| US6355399B1 (en) | 2000-01-18 | 2002-03-12 | Chartered Semiconductor Manufacturing Ltd. | One step dual damascene patterning by gray tone mask |
| US6284606B1 (en) | 2000-01-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd | Process to achieve uniform groove depth in a silicon substrate |
| US6306769B1 (en) * | 2000-01-31 | 2001-10-23 | Advanced Micro Devices | Use of dual patterning masks for printing holes of small dimensions |
| JP2002026122A (ja) * | 2000-07-04 | 2002-01-25 | Sony Corp | 半導体装置の製造方法 |
| US6576543B2 (en) * | 2001-08-20 | 2003-06-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for selectively depositing diffusion barriers |
| JP2003109943A (ja) * | 2001-09-28 | 2003-04-11 | Mitsubishi Electric Corp | パターン形成方法 |
| US6903446B2 (en) * | 2001-10-23 | 2005-06-07 | Cree, Inc. | Pattern for improved visual inspection of semiconductor devices |
| US6461887B1 (en) * | 2002-01-03 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form an inverted staircase STI structure by etch-deposition-etch and selective epitaxial growth |
| US6948619B2 (en) * | 2002-07-05 | 2005-09-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Reticle pod and reticle with cut areas |
| US8042267B2 (en) * | 2003-01-17 | 2011-10-25 | microTec Gesellschaft für Mikrotechnologie mbH | Method for producing microsystems |
| TWI220774B (en) * | 2003-11-03 | 2004-09-01 | Univ Nat Sun Yat Sen | Method for patterning low dielectric constant film and method for manufacturing dual damascene structure |
| KR100593745B1 (ko) * | 2004-12-17 | 2006-06-28 | 삼성전자주식회사 | 캐패시터의 스토리지 노드 형성방법 |
| KR100640952B1 (ko) * | 2004-12-29 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
| US7332425B2 (en) * | 2005-05-11 | 2008-02-19 | Texas Instruments Incorporated | Simultaneous deposition and etch process for barrier layer formation in microelectronic device interconnects |
| US7396755B2 (en) * | 2005-05-11 | 2008-07-08 | Texas Instruments Incorporated | Process and integration scheme for a high sidewall coverage ultra-thin metal seed layer |
| KR100664807B1 (ko) * | 2005-08-26 | 2007-01-04 | 동부일렉트로닉스 주식회사 | 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법 |
| US20090275972A1 (en) * | 2006-04-19 | 2009-11-05 | Shuji Uemura | Minimally-invasive methods for implanting obesity treatment devices |
| CN103515228B (zh) * | 2012-06-18 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637065A (ja) * | 1992-05-20 | 1994-02-10 | Internatl Business Mach Corp <Ibm> | 基板中に多段構造を作製する方法 |
| JPH08107143A (ja) * | 1994-10-03 | 1996-04-23 | Toshiba Corp | 多層配線層の形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758305A (en) * | 1986-03-11 | 1988-07-19 | Texas Instruments Incorporated | Contact etch method |
| JP2694097B2 (ja) * | 1992-03-03 | 1997-12-24 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 反射防止コーティング組成物 |
| US5288660A (en) * | 1993-02-01 | 1994-02-22 | Avantek, Inc. | Method for forming self-aligned t-shaped transistor electrode |
| US5691238A (en) * | 1995-06-07 | 1997-11-25 | Advanced Micro Devices, Inc. | Subtractive dual damascene |
-
1997
- 1997-01-22 US US08/786,695 patent/US5869395A/en not_active Expired - Lifetime
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637065A (ja) * | 1992-05-20 | 1994-02-10 | Internatl Business Mach Corp <Ibm> | 基板中に多段構造を作製する方法 |
| JPH08107143A (ja) * | 1994-10-03 | 1996-04-23 | Toshiba Corp | 多層配線層の形成方法 |
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| Publication number | Publication date |
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