JPH10209263A

JPH10209263A - 半導体装置及びその製造方法

Info

Publication number: JPH10209263A
Application number: JP964397A
Authority: JP
Inventors: Yasuhiro Yamamura; 育弘山村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-01-22
Filing date: 1997-01-22
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】トレンチ素子分離領域形成工程において、埋
め込んだ絶縁膜の平坦化工程でのばらつきを緩和するこ
とができる半導体装置及びその製造方法を提供する。【解決手段】本発明はトレンチ素子分離領域を有する
半導体装置の製造方法に関するものである。まず、シリ
コン基板５９上にシリコン酸化膜６０およびポリシリコ
ン膜を形成し、さらにトレンチ素子分離領域をパターン
ニングしたレジストを形成する。つぎに、ポリシリコン
膜、シリコン酸化膜６０、およびシリコン基板５９をエ
ッチングして溝を形成した後、レジストを除去する。つ
ぎに、溝の内側にシリコン酸化膜６２を形成した後、Ｃ
ＶＤ法によりシリコン酸化膜を堆積して溝を埋め込む。
つぎに、埋め込んだシリコン酸化膜６１をエッチングす
る。つぎに、埋め込んだシリコン酸化膜６１上にシリコ
ン窒化膜を堆積する。つぎに、シリコン窒化膜を選択的
にエッチングしてサイドウォール６３を形成する。つぎ
に、ポリシリコン膜を選択的にエッチングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば超ＬＳＩな
どの集積回路に適用して好適な半導体装置及びその製造
方法に関し、特に、トレンチ素子分離領域形成工程にお
いて、埋め込んだ絶縁膜の平坦化工程でのばらつきを緩
和するために、埋め込み絶縁膜上にサイドウォールを形
成した半導体装置及びその製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来、
誘電体分離の方法としては、デバイスの側面のみを酸化
膜や高抵抗多結晶シリコンで囲む方法とデバイスの側面
及び底面を全て誘電体で囲む方法が知られている。

【０００３】デバイスの側面のみを誘電体で囲む方法と
しては、シリコン窒化膜をマスクとして素子分離領域の
Ｓｉ表面を選択的に酸化する技術が一般的である。

【０００４】しかし、Ｓｉ表面の選択的酸化において
は、酸化が深さ方向だけでなく横方向にもほぼ同じ寸法
だけ進むため、厚い酸化膜で分離する場合には分離領域
が広がる（バーズビーク）ことになる。１μｍパターン
の超ＬＳＩでは、この等方的酸化の効果が無視し得なく
なってくる。

【０００５】選択酸化膜の横方向広がりを軽減するため
に、ＳＩＰＯＳ、ＩＰＯＳなどの異方性酸化を利用した
技術が試みられている。素子分離領域に溝を掘り、表面
平坦化のため溝中にＣＶＤ酸化膜や多結晶シリコンを埋
め込むいわゆる埋め込み素子分離（以下、「トレンチ素
子分離」という。）技術が開発されている。

【０００６】ここで、従来技術におけるトレンチ素子分
離形成工程を、図１０及び１１を参照しながら、説明す
る。まず、図１０Ａに示すように、シリコン基板４の表
面を熱酸化し、シリコン酸化膜５を形成する。つぎに、
後の平坦化工程において埋め込み酸化膜に比べエッチン
グ速度の遅いシリコン窒化膜６を堆積し、ストッパー層
を形成する。

【０００７】つぎに、リソグラフィー技術によりレジス
ト７を用いて、トレンチ素子分離領域８をパターニング
する。つぎに、シリコン窒化膜６、シリコン酸化膜５を
反応性イオンエッチング（ＲＩＥ）によりエッチングす
る。この後、レジスト７を除去する。

【０００８】つぎに、図１０Ｂに示すように、シリコン
窒化膜１１をマスクとしてＲＩＥにより、シリコン基板
９をエッチングし、溝１２を形成する。つぎに、熱酸化
法により、溝１２の内側にシリコン酸化膜１３を形成す
る。

【０００９】つぎに、図１０Ｃに示すように、化学気相
成長法（ＣＶＤ法）により、溝１２にシリコン酸化膜１
７を埋め込む。つぎに、化学的機械的研磨（ＣＭＰ）法
を用いて平坦化することにより、シリコン窒化膜１６上
の埋め込みシリコン酸化膜１７を除去する。

【００１０】つぎに、図１１Ａに示すように、シリコン
窒化膜２０を燐酸処理により除去する。

【００１１】つぎに、図１１Ｂに示すように、ｎウェル
２４、ｐウェル２５を形成した後、シリコン酸化膜１９
をフッ化水素酸処理により除去する。つぎに、熱酸化法
により、ゲート酸化膜２７を形成し、その上にゲート電
極２３を堆積する。

【００１２】上述した工程を用いた場合、化学的機械的
研磨（ＣＭＰ）法を用いて平坦化することにより、シリ
コン窒化膜１６上の埋め込みシリコン酸化膜１７を除去
する工程、すなわち、埋め込みシリコン酸化膜の平坦化
工程において、シリコン窒化膜１６がエッチング防止膜
として不十分であるため、平坦化工程のばらつきにより
トレンチ素子分離領域のシリコン基板面に対する高さが
ばらつく問題がある。

【００１３】加えて、トレンチ素子分離領域形成後の、
ｎウェル２４、ｐウェル２５を形成した後に、シリコン
酸化膜１９をフッ化水素酸処理によって除去する工程に
より、埋め込み酸化膜がエッチングされ、その結果十分
な凸量（シリコン酸化膜２６の上面がシリコン基板の上
面より高い場合の、双方の上面の高さの差）が得られな
いという問題がある。

【００１４】そのため、トレンチ素子分離技術におい
て、図１１Ｂに示すように、トレンチ素子分離領域に埋
め込んだ酸化膜２６の上面がゲート酸化膜２７と接する
シリコン基板２２の上面（図１１Ｂにおいては、ゲート
酸化膜と接するｎウェル２４またはｐウェル２５の上
面）に対して低くなる、もしくは十分高くできないた
め、トランジスタの素子分離領域近傍において電界が集
中し、そこでのしきい値電圧が低下する問題が生じてく
る。

【００１５】本発明はこのような課題に鑑みてなされた
ものであり、トレンチ素子分離領域形成工程において、
埋め込んだ絶縁膜の平坦化工程でのばらつきを緩和する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とする。

【００１６】

【課題を解決するための手段】本発明の半導体装置は、
シリコン基板の上面に、絶縁膜を埋め込んだ溝を設ける
ことにより、トレンチ素子分離領域を形成した半導体装
置において、絶縁膜上にサイドウォールを設けたもので
ある。

【００１７】また、本発明の半導体装置の製造方法は、
シリコン基板上にシリコン酸化膜およびポリシリコン膜
を形成し、さらにトレンチ素子分離領域をパターンニン
グしたレジストを形成する工程と、ポリシリコン膜、シ
リコン酸化膜、およびシリコン基板をエッチングして溝
を形成した後、レジストを除去する工程と、溝の内側に
シリコン酸化膜を形成した後、ＣＶＤ法によりシリコン
酸化膜を堆積して溝を埋め込む工程と、埋め込んだシリ
コン酸化膜をエッチングする工程と、埋め込んだシリコ
ン酸化膜上に、シリコン窒化膜を堆積する工程と、シリ
コン窒化膜を選択的にエッチングしてサイドウォールを
形成する工程と、ポリシリコン膜を選択的にエッチング
する工程を有するものである。

【００１８】また、本発明の半導体装置の製造方法は、
シリコン基板上にシリコン酸化膜およびシリコン窒化膜
を形成し、さらにトレンチ素子分離領域をパターンニン
グしたレジストを形成する工程と、シリコン窒化膜をエ
ッチングした後、レジストを除去する工程と、シリコン
酸化膜およびシリコン基板をエッチングして溝を形成す
る工程と、溝の内側にシリコン酸化膜を形成した後、Ｃ
ＶＤ法によりシリコン酸化膜を堆積して溝を埋め込む工
程と、埋め込んだシリコン酸化膜をエッチングする工程
と、埋め込んだシリコン酸化膜上に、ポリシリコン膜を
堆積する工程と、ポリシリコン膜を選択的にエッチング
してサイドウォールを形成する工程と、ポリシリコンを
熱酸化法により酸化して、シリコン酸化膜からなるサイ
ドォールを形成する工程と、シリコン窒化膜を選択的に
エッチングする工程を有するものである。

【００１９】本発明の半導体装置によれば、シリコン基
板の上面に、絶縁膜を埋め込んだ溝を設けることによ
り、トレンチ素子分離領域を形成した半導体装置におい
て、絶縁膜上にサイドウォールを設けたことにより、ト
ランジスタの素子分離領域近傍において電界の集中を緩
和することができる。

【００２０】

【発明の実施の形態】以下、本発明半導体装置及びその
製造方法の実施例について説明する。本発明はトレンチ
素子分離領域形成工程において、埋め込んだ絶縁膜の平
坦化工程でのばらつきを、埋め込み絶縁膜上にサイドウ
ォールを形成することにより緩和した半導体装置及びそ
の製造方法に関するものである。

【００２１】加えて、埋め込みシリコン酸化膜に比べ、
フッ化水素酸に対するエッチング速度の遅い膜によりサ
イドウォールを形成することにより、前記問題点を解決
するものである。

【００２２】まず、本発明の半導体装置の製造方法につ
いて、技術的思想の上位概念を、図１〜３を用いて説明
する。

【００２３】まず、トレンチ素子分離形成工程におい
て、図１Ａに示すように、シリコン基板２８上に従来技
術を用いてシリコン酸化膜２９を形成する。また、後の
平坦化工程でのストッパー層３０を堆積し、その後、リ
ソグラフィーを用いてレジスト３１をパターニングす
る。すなわち、ストッパー層３０上に、トレンチ素子分
離領域３２をパターンニングしたレジスト３１を形成す
る。つぎに、従来技術を用いて、ストッパー層３０をエ
ッチングした後、レジスト３１を除去する。

【００２４】つぎに、図１Ｂに示すように、シリコン酸
化膜３４、シリコン基板３３をエッチングして溝３６を
形成する。

【００２５】つぎに、図１Ｃに示すように、従来技術の
熱酸化法により溝３６の内側に、シリコン酸化膜４０を
形成した後、埋め込み絶縁膜（１）４１を形成する。

【００２６】つぎに、図２Ａに示すように、埋め込み絶
縁膜（１）４６をストッパー層４４と選択的にストッパ
ー層４４上の埋め込み絶縁膜（１）４６がなくなるまで
エッチングする。この場合、埋め込み絶縁膜（１）４６
の上面はシリコン基板４２の上面よりも低くなってい
る。

【００２７】つぎに、図２Ｂに示すように、新たな絶縁
膜（２）５２を堆積する。この後、ストッパー層４９、
埋め込み絶縁膜（１）５１と選択的に絶縁膜（２）５２
をエッチングする

【００２８】この結果、図２Ｃに示すように、絶縁膜
（２）からなるサイドウォール５８を形成する。なお、
サイドウォール５８の高さは、少なくともシリコン酸化
膜５４と接するシリコン基板５３の上面よりも高くする
必要がある。

【００２９】つぎに、図３に示すように、ストッパー層
を選択的にエッチングし、トレンチ素子分離構造を得る
ことができる。その後、従来技術を用いてトランジスタ
を形成する。

【００３０】本発明を用いることにより、平坦化時のば
らつきにより埋め込み絶縁膜（１）のシリコン基板の上
面に対する高さのばらつきは、サイドウォール６３によ
り自己整合的に補正され、均一なシリコン基板上面に対
する高さを有するトレンチ素子分離が形成できる。

【００３１】つぎに、本発明の半導体装置の製造方法に
ついて具体的な実施例をもって、図１〜図９を参照しな
がら説明する。

【００３２】実施例１トレンチ素子分離形成工程において、図４Ａに示すよう
に、シリコン基板６４上に従来技術を用いてシリコン酸
化膜６５を例えば８ｎｍの厚さで形成する。つぎに、後
の平坦化工程でのストッパー層として多結晶シリコン
（ポリシリコン）膜６６を例えば１００ｎｍの厚さで堆
積する。つぎに、リソグラフィーを用いてレジスト６７
をパターニングする。すなわち、ポリシリコン膜６６上
に、トレンチ素子分離領域６８をパターンニングしたレ
ジスト６７を形成する。

【００３３】つぎに、図４Ｂに示すように、従来技術を
用いて、ＲＩＥによりポリシリコン膜７１、シリコン酸
化膜７０、シリコン基板６９を例えば３００ｎｍをエッ
チングし、溝７２を形成した後、レジスト６７を除去す
る。

【００３４】つぎに、図４Ｃに示すように、従来技術を
用いて、熱酸化法によりシリコン酸化膜７６を溝の内側
に例えば２０ｎｍ形成した後、ＣＶＤ法によりシリコン
酸化膜７７を例えば６００ｎｍ堆積し、溝を埋め込む。

【００３５】つぎに、従来技術によりシリコン酸化膜７
７をＲＩＥ法によりポリシリコン膜７５と選択的にポリ
シリコン膜７５上のシリコン酸化膜７７がなくなるま
で、例えば６００ｎｍエッチングする。この結果、図５
Ａに示す状態になる。

【００３６】この場合、シリコン酸化膜８２の上面はシ
リコン基板７８の上面よりも低くなっている。なお、こ
のシリコン酸化膜７７のエッチングは、上述のＲＩＥ法
ばかりでなく、ウェットエッチング法によっても行うこ
とができる。

【００３７】つぎに、図５Ｂに示すように、シリコン窒
化膜８８を例えば１００ｎｍ堆積する。この後、ポリシ
リコン膜８５、シリコン酸化膜８７と選択的にＲＩＥ法
によりシリコン窒化膜８８を例えば１００ｎｍエッチン
グする。この結果、図５Ｃに示すような、シリコン窒化
膜からなるサイドウォール９４が形成される。なお、サ
イドウォール９４の高さは、少なくともシリコン酸化膜
９０と接するシリコン基板８９の上面よりも高くする必
要がある。

【００３８】つぎに、ポリシリコン膜９１を選択的にエ
ッチングすることにより、図６に示すようなトレンチ素
子分離構造を得ることができる。

【００３９】つぎに、ｎウェル、ｐウェルを形成した
後、シリコン酸化膜９６をフッ化水素酸処理により除去
する。ここで、サイドウォール９９はシリコン窒化膜か
らなっているので、ＣＶＤ法により得られたシリコン酸
化膜９７より、フッ化水素酸に対するエッチング速度を
遅くすることができるという特徴を有している。

【００４０】つぎに、熱酸化法により、ゲート酸化膜を
形成し、その上にゲート電極を堆積する。

【００４１】実施例２トレンチ素子分離形成工程において、図７Ａに示すよう
に、シリコン基板１００上に従来技術を用いてシリコン
酸化膜１０１を例えば８ｎｍの厚さで形成する。つぎ
に、後の平坦化工程でのストッパー層としてシリコン窒
化膜１０２を例えば１００ｎｍの厚さで堆積する。つぎ
に、リソグラフィーを用いてレジスト１０３をパターニ
ングする。すなわち、シリコン窒化膜１０２上に、トレ
ンチ素子分離領域１０４をパターンニングしたレジスト
１０３を形成する。

【００４２】つぎに、従来技術を用いて、ＲＩＥにより
シリコン窒化膜１０２をエッチングした後、レジスト１
０３を除去する。

【００４３】つぎに、図７Ｂに示すように、シリコン酸
化膜１０７、シリコン基板１０５を例えば３００ｎｍエ
ッチングし、溝１０８を形成する。

【００４４】つぎに、図７Ｃに示すように、従来技術を
用いて、熱酸化法によりシリコン酸化膜１１２を溝の内
側に例えば２０ｎｍ形成した後、ＣＶＤ法によりシリコ
ン酸化膜１１３を例えば６００ｎｍ堆積し、溝を埋め込
む。つぎに、従来技術を用いてシリコン酸化膜１１３を
ＲＩＥ法によりシリコン窒化膜１１１と選択的にシリコ
ン窒化膜１１１上のシリコン酸化膜１１３がなくなるま
で、例えば６００ｎｍエッチングする。この結果、図８
Ａに示す状態になる。

【００４５】この場合、シリコン酸化膜１１８の上面は
シリコン基板１１４の上面よりも低くなっている。な
お、このシリコン酸化膜１１３のエッチングは、上述の
ＲＩＥ法ばかりでなく、ウェットエッチング法によって
も行うことができる。

【００４６】つぎに、図８Ｂに示すように、ポリシリコ
ン膜１２４を例えば１００ｎｍ堆積し、シリコン窒化膜
１２１、シリコン酸化膜１２３と選択的にＲＩＥ法によ
りポリシリコン膜１２４を例えば１００ｎｍエッチング
する。

【００４７】このことにより、図８Ｃに示すような、ポ
リシリコン膜からなるサイドウォール１３０を形成する
ことができる。なお、サイドウォール１３０の高さは、
少なくともシリコン酸化膜１２６と接するシリコン基板
１２５の上面よりも高くする必要がある。

【００４８】つぎに、図９Ａに示すように、従来技術の
熱酸化法を用いて、ポリシリコン１３０を酸化し、シリ
コン酸化膜からなるサイドォール１３６を形成する。

【００４９】つぎに、シリコン窒化膜１３３を選択的に
エッチングすることにより、図９Ｂに示すような、トレ
ンチ素子分離構造を得ることができる。

【００５０】つぎに、ｎウェル、ｐウェルを形成した
後、シリコン酸化膜１３８をフッ化水素酸処理により除
去する。ここで、サイドウォール１４１は熱酸化法によ
るシリコン酸化膜からなっているので、ＣＶＤ法により
得られたシリコン酸化膜１４０よりも、フッ化水素酸に
対するエッチング速度を遅くすることができるという特
徴を有している。

【００５１】つぎに、熱酸化法により、ゲート酸化膜を
形成し、その上にゲート電極を堆積する。

【００５２】以上のことから、本例によれば、トレンチ
素子分離形成工程において埋め込んだ絶縁膜の平坦化
が、従来技術のみを用いることによって、容易に可能と
なる。

【００５３】また、前述の平坦化工程でのばらつきを、
本発明のサイドウォール構造を用いることにより、自己
整合的になくすことができる。

【００５４】また、本発明のサイドウォール構造を用い
ることにより、トレンチ素子分離領域上面をシリコン基
板面に対して十分高くでき、またゲート酸化前のフッ化
水素酸処理により埋め込み絶縁膜がエッチングされるこ
とがないため、トランジスタの素子分離領域近傍におい
て電界の集中を緩和できる。

【００５５】なお、本発明は上述の実施例に限らず本発
明の要旨を逸脱することなくその他種々の構成を採り得
ることはもちろんである。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
次のような効果を容易に達成することができる。

【００５７】平坦化工程でのばらつきを、サイドウォー
ル構造を用いることにより、自己整合的になくすことが
できる。

【００５８】また、サイドウォール構造を用いることに
より、トレンチ素子分離領域上面をシリコン基板面に対
して十分高くでき、またゲート酸化前のフッ化水素酸処
理により埋め込み絶縁膜がエッチングされることがない
ため、トランジスタの素子分離領域近傍において電界の
集中を緩和できる。

【図面の簡単な説明】

【図１】上位概念における半導体装置の製造の工程を示
す断面図である（その１）。

【図２】上位概念における半導体装置の製造の工程を示
す断面図である（その２）。

【図３】上位概念における半導体装置の製造の工程を示
す断面図である（その３）。

【図４】実施例１における半導体装置の製造の工程を示
す断面図である（その１）。

【図５】実施例１における半導体装置の製造の工程を示
す断面図である（その２）。

【図６】実施例１における半導体装置の製造の工程を示
す断面図である（その３）。

【図７】実施例２における半導体装置の製造の工程を示
す断面図である（その１）。

【図８】実施例２における半導体装置の製造の工程を示
す断面図である（その２）。

【図９】実施例２における半導体装置の製造の工程を示
す断面図である（その３）。

【図１０】従来における半導体装置の製造の工程を示す
断面図である（その１）。

【図１１】従来における半導体装置の製造の工程を示す
断面図である（その２）。

【符号の説明】

２８，３３，３７，４２，４７，５３，５９シリコン
基板、２９，３４，３８，４３，４８，５４，６０シ
リコン酸化膜、３０，３５，３９，４４，４９，５５
ストッパー層、３１レジスト、３２トレンチ素子分
離領域、３６溝、４０，４５，５０，５６，６２シ
リコン酸化膜、４１，４６，５１，５７，６１埋め込
み絶縁層（１）、５２，５８，６３絶縁膜（２）

Claims

【特許請求の範囲】

【請求項１】シリコン基板の上面に、絶縁膜を埋め込
んだ溝を設けることにより、トレンチ素子分離領域を形
成した半導体装置において、上記絶縁膜上にサイドウォールを設けたことを特徴とす
る半導体装置。
【請求項２】サイドウォールの高さは、少なくともシ
リコン基板の上面よりも高いことを特徴とする請求項１
記載の半導体装置。
【請求項３】絶縁膜とサイドウォールは、互いに組成
または組織が異なることを特徴とする請求項１記載の半
導体装置。
【請求項４】絶縁膜とサイドウォールは、互いに組成
または組織が異り、サイドウォールの高さは、少なくともシリコン基板の上
面よりも高いことを特徴とする請求項１記載の半導体装
置。
【請求項５】サイドウォールは、フッ化水素酸に対す
るエッチング速度が、絶縁膜のそれよりも遅いことを特
徴とする請求項１記載の半導体装置。
【請求項６】サイドウォールは、フッ化水素酸に対す
るエッチング速度が、絶縁膜のそれよりも遅く、サイドウォールの高さは、少なくともシリコン基板の上
面よりも高いことを特徴とする請求項１記載の半導体装
置。
【請求項７】絶縁膜は、ＣＶＤ法によるシリコン酸化
膜からなり、サイドウォールは、シリコン窒化膜からなることを特徴
とする請求項１記載の半導体装置。
【請求項８】絶縁膜は、ＣＶＤ法によるシリコン酸化
膜からなり、サイドウォールは、シリコン窒化膜からなり、サイドウォールの高さは、少なくともシリコン基板の上
面よりも高いことを特徴とする請求項１記載の半導体装
置。
【請求項９】絶縁膜は、ＣＶＤ法によるシリコン酸化
膜からなり、サイドウォールは、熱酸化法によるシリコン酸化膜から
なることを特徴とする請求項１記載の半導体装置。
【請求項１０】絶縁膜は、ＣＶＤ法によるシリコン酸
化膜からなり、サイドウォールは、熱酸化法によるシリコン酸化膜から
なり、サイドウォールの高さは、少なくともシリコン基板の上
面よりも高いことを特徴とする請求項１記載の半導体装
置。
【請求項１１】シリコン基板上にシリコン酸化膜およ
びポリシリコン膜を形成し、さらにトレンチ素子分離領
域をパターンニングしたレジストを形成する工程と、上記ポリシリコン膜、上記シリコン酸化膜、および上記
シリコン基板をエッチングして溝を形成した後、上記レ
ジストを除去する工程と、上記溝の内側にシリコン酸化膜を形成した後、ＣＶＤ法
によりシリコン酸化膜を堆積して溝を埋め込む工程と、埋め込んだ上記シリコン酸化膜をエッチングする工程
と、埋め込んだ上記シリコン酸化膜上に、シリコン窒化膜を
堆積する工程と、上記シリコン窒化膜を選択的にエッチングしてサイドウ
ォールを形成する工程と、上記ポリシリコン膜を選択的にエッチングする工程とを
有することを特徴とする半導体装置の製造方法。
【請求項１２】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をＲＩＥ法に
よりエッチングすることを特徴とする請求項１１記載の
半導体装置の製造方法。
【請求項１３】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をＲＩＥ法に
より、ポリシリコン膜と選択的にポリシリコン膜上の上
記シリコン酸化膜がなくなるまでエッチングすることを
特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をウェットエ
ッチング法によりエッチングすることを特徴とする請求
項１１記載の半導体装置の製造方法。
【請求項１５】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をウェットエ
ッチング法により、ポリシリコン膜と選択的にポリシリ
コン膜上の上記シリコン酸化膜がなくなるまでエッチン
グすることを特徴とする請求項１１記載の半導体装置の
製造方法。
【請求項１６】シリコン窒化膜を選択的にエッチング
してサイドウォールを形成する工程は、シリコン窒化膜
を選択的にＲＩＥ法によりエッチングして、サイドウォ
ールを形成することを特徴とする請求項１１記載の半導
体装置の製造方法。
【請求項１７】シリコン窒化膜を選択的にエッチング
してサイドウォールを形成する工程は、シリコン窒化膜
を選択的にＲＩＥ法によりエッチングして、その高さが
少なくともシリコン基板の上面よりも高いサイドウォー
ルを形成することを特徴とする請求項１１記載の半導体
装置の製造方法。
【請求項１８】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をＲＩＥ法に
よりエッチングし、シリコン窒化膜を選択的にエッチングしてサイドウォー
ルを形成する工程は、シリコン窒化膜を選択的にＲＩＥ
法によりエッチングして、サイドウォールを形成するこ
とを特徴とする請求項１１記載の半導体装置の製造方
法。
【請求項１９】シリコン基板上にシリコン酸化膜およ
びシリコン窒化膜を形成し、さらにトレンチ素子分離領
域をパターンニングしたレジストを形成する工程と、上記シリコン窒化膜をエッチングした後、上記レジスト
を除去する工程と、上記シリコン酸化膜および上記シリコン基板をエッチン
グして溝を形成する工程と、上記溝の内側にシリコン酸化膜を形成した後、ＣＶＤ法
によりシリコン酸化膜を堆積して溝を埋め込む工程と、埋め込んだ上記シリコン酸化膜をエッチングする工程
と、埋め込んだ上記シリコン酸化膜上に、ポリシリコン膜を
堆積する工程と、上記ポリシリコン膜を選択的にエッチングしてサイドウ
ォールを形成する工程と、上記ポリシリコンを熱酸化法により酸化して、シリコン
酸化膜からなるサイドォールを形成する工程と、上記シリコン窒化膜を選択的にエッチングする工程とを
有することを特徴とする半導体装置の製造方法。
【請求項２０】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をＲＩＥ法に
よりエッチングすることを特徴とする請求項１９記載の
半導体装置の製造方法。
【請求項２１】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をＲＩＥ法に
より、シリコン窒化膜と選択的にシリコン窒化膜上の上
記シリコン酸化膜がなくなるまでエッチングすることを
特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２２】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をウェットエ
ッチング法によりエッチングすることを特徴とする請求
項１９記載の半導体装置の製造方法。
【請求項２３】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をウェットエ
ッチング法により、シリコン窒化膜と選択的にシリコン
窒化膜上の上記シリコン酸化膜がなくなるまでエッチン
グすることを特徴とする請求項１９記載の半導体装置の
製造方法。
【請求項２４】ポリシリコン膜を選択的にエッチング
してサイドウォールを形成する工程は、ポリシリコン膜
を選択的にＲＩＥ法によりエッチングして、サイドウォ
ールを形成することを特徴とする請求項１９記載の半導
体装置の製造方法。
【請求項２５】ポリシリコン膜を選択的にエッチング
してサイドウォールを形成する工程は、ポリシリコン膜
を選択的にＲＩＥ法によりエッチングして、その高さが
少なくともシリコン基板の上面よりも高いサイドウォー
ルを形成することを特徴とする請求項１９記載の半導体
装置の製造方法。
【請求項２６】埋め込んだシリコン酸化膜をエッチン
グする工程は、埋め込んだシリコン酸化膜をＲＩＥ法に
よりエッチングし、ポリシリコン膜を選択的にエッチングしてサイドウォー
ルを形成する工程は、ポリシリコン膜を選択的にＲＩＥ
法によりエッチングして、サイドウォールを形成するこ
とを特徴とする請求項１９記載の半導体装置の製造方
法。