JPH10209282A - トリミング回路 - Google Patents
トリミング回路Info
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- JPH10209282A JPH10209282A JP2596897A JP2596897A JPH10209282A JP H10209282 A JPH10209282 A JP H10209282A JP 2596897 A JP2596897 A JP 2596897A JP 2596897 A JP2596897 A JP 2596897A JP H10209282 A JPH10209282 A JP H10209282A
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- 238000009966 trimming Methods 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ツェナーザップトリミングに必要なザップ端子
を削減し、ザップ端子を減らしても、ツェナーダイオー
ドを破壊する前に、破壊する最適なツェナーダイオード
を決定することができるトリミング回路の提供。 【解決手段】複数のツェナーダイオードをそれぞれ電圧
入力端子１４へ選択的に接続させるためのスイッチ回路
１２と、スイッチ回路１２のオン／オフ状態を制御端子
１５の入力電圧により選択する選択回路１３を設け、電
圧入力端子１４と選択回路１３に印加する電圧の組合せ
でツェナーザップトリミングを行う。
を削減し、ザップ端子を減らしても、ツェナーダイオー
ドを破壊する前に、破壊する最適なツェナーダイオード
を決定することができるトリミング回路の提供。 【解決手段】複数のツェナーダイオードをそれぞれ電圧
入力端子１４へ選択的に接続させるためのスイッチ回路
１２と、スイッチ回路１２のオン／オフ状態を制御端子
１５の入力電圧により選択する選択回路１３を設け、電
圧入力端子１４と選択回路１３に印加する電圧の組合せ
でツェナーザップトリミングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、トリミング回路に
関し、特に高精度なアナログ半導体集積回路を実現する
ために用いて好適とされるトリミング回路に関する。
関し、特に高精度なアナログ半導体集積回路を実現する
ために用いて好適とされるトリミング回路に関する。
【０００２】
【従来の技術】高精度なアナログ半導体集積回路を実現
するために、製造工程で生じたばらつきを製造後に補正
する手段として、「ツェナーザップトリミング」という
オンチップトリミングの調整方法が広く行なわれてい
る。これは、ツェナーダイオードがそのブレークダウン
電圧以下のバイアス状態では回路的に存在しないに等し
く、一方、そのツェナーダイオードにブレークダウン以
上の電圧を外部から印加し、大きな電流を流すと、ダイ
オードが破壊（ザッピング）されて永久的に短絡（ショ
ート）するという性質を利用したものである。そしてこ
のようなツェナーダイオードを予め回路中にいくつか配
置しておき、ザッピングしない場合にはダイオードは順
方向に導通せず、逆方向にツェナー電圧以上の電圧が加
わらないようなバイアス条件のもとでオープン状態と
し、トリミングの際に、回路誤差をみながら指定箇所を
決めてザッピングし、いくつかの適当な組合せのみをシ
ョートさせることによりトータルな誤差を減らしてい
く。
するために、製造工程で生じたばらつきを製造後に補正
する手段として、「ツェナーザップトリミング」という
オンチップトリミングの調整方法が広く行なわれてい
る。これは、ツェナーダイオードがそのブレークダウン
電圧以下のバイアス状態では回路的に存在しないに等し
く、一方、そのツェナーダイオードにブレークダウン以
上の電圧を外部から印加し、大きな電流を流すと、ダイ
オードが破壊（ザッピング）されて永久的に短絡（ショ
ート）するという性質を利用したものである。そしてこ
のようなツェナーダイオードを予め回路中にいくつか配
置しておき、ザッピングしない場合にはダイオードは順
方向に導通せず、逆方向にツェナー電圧以上の電圧が加
わらないようなバイアス条件のもとでオープン状態と
し、トリミングの際に、回路誤差をみながら指定箇所を
決めてザッピングし、いくつかの適当な組合せのみをシ
ョートさせることによりトータルな誤差を減らしてい
く。
【０００３】従来のトリミング回路の一例を図５に示
す。図５を参照して、この回路は、トランジスタＱ1、
Ｑ2、抵抗Ｒ1〜Ｒ7によりカレントミラー回路が構成さ
れており、トランジスタＱ1のエミッタに接続された抵
抗Ｒ1と、トランジスタＱ2のエミッタに直列形態に接続
されたＲ2〜Ｒ7の抵抗比を変化させることにより、入力
端子に入力する電流と、出力端子より出力される電流の
関係を変化することができる。
す。図５を参照して、この回路は、トランジスタＱ1、
Ｑ2、抵抗Ｒ1〜Ｒ7によりカレントミラー回路が構成さ
れており、トランジスタＱ1のエミッタに接続された抵
抗Ｒ1と、トランジスタＱ2のエミッタに直列形態に接続
されたＲ2〜Ｒ7の抵抗比を変化させることにより、入力
端子に入力する電流と、出力端子より出力される電流の
関係を変化することができる。
【０００４】まず、ザップ端子Ｐ1〜Ｐ6を全てオープン
状態として、所定の入力電流を入力端子に印加した時の
出力端子の出力電流を測定し、次にザップ端子Ｐ1とＰ2
をショートして、上記と同様に出力電流を測定し、以下
ザップ端子の組合せを順次ショートしてみて、どのツェ
ナーダイオードがショートした時に、所望の出力電流が
得られるかを調べる。
状態として、所定の入力電流を入力端子に印加した時の
出力端子の出力電流を測定し、次にザップ端子Ｐ1とＰ2
をショートして、上記と同様に出力電流を測定し、以下
ザップ端子の組合せを順次ショートしてみて、どのツェ
ナーダイオードがショートした時に、所望の出力電流が
得られるかを調べる。
【０００５】そしてザッピングするツェナーダイオード
が決定したら、該ツェナーダイオードの両端のザップ端
子間にツェナーダイオードのブレークダウン電圧以上の
電圧を外部より印加すれば、ツェナーダイオードが破壊
（ショート）して、ツェナーダイオードと並列に接続さ
れていた抵抗はほぼゼロオームとなったことになり、ツ
ェナーザップトリミングが完了する。
が決定したら、該ツェナーダイオードの両端のザップ端
子間にツェナーダイオードのブレークダウン電圧以上の
電圧を外部より印加すれば、ツェナーダイオードが破壊
（ショート）して、ツェナーダイオードと並列に接続さ
れていた抵抗はほぼゼロオームとなったことになり、ツ
ェナーザップトリミングが完了する。
【０００６】図５に示した従来のトリミング回路では、
カレントミラー回路の出力電流を所望の値にトリミング
を行っているが、このカレントミラー回路の出力電流値
によって特性が制御できる他の回路ブロックと組合せて
使用される場合には、他の回路ブロックの特定の特性を
測定しながら、上記と同様の手順でツェナーザップトリ
ミングが行なわれる。
カレントミラー回路の出力電流を所望の値にトリミング
を行っているが、このカレントミラー回路の出力電流値
によって特性が制御できる他の回路ブロックと組合せて
使用される場合には、他の回路ブロックの特定の特性を
測定しながら、上記と同様の手順でツェナーザップトリ
ミングが行なわれる。
【０００７】しかしながら、図５に示した従来のトリミ
ング回路では、ツェナーザップトリミングを行うための
ザップ端子が多数必要となり、このザップ端子はトリミ
ングが完了した後には、回路的に何ら役に立たず、経済
的に損失となる。
ング回路では、ツェナーザップトリミングを行うための
ザップ端子が多数必要となり、このザップ端子はトリミ
ングが完了した後には、回路的に何ら役に立たず、経済
的に損失となる。
【０００８】特に高精度を求める場合には、モールド封
入時の樹脂によるピエゾ効果を含めてトリミングが必要
となり、モールド後にトリミングが行なえるように、ザ
ップ端子をパッケージの端子として引出す必要があり、
パッケージの端子数の増大となる。
入時の樹脂によるピエゾ効果を含めてトリミングが必要
となり、モールド後にトリミングが行なえるように、ザ
ップ端子をパッケージの端子として引出す必要があり、
パッケージの端子数の増大となる。
【０００９】一方、このパッケージ端子数を減らす目的
で、例えば特開平６−１４０５１２号公報には、デコー
ダ回路を用いて、ツェナーダイオードに対してスイッチ
回路により選択的に破壊電圧を印加するようにしたトリ
ミング回路が提案されている。
で、例えば特開平６−１４０５１２号公報には、デコー
ダ回路を用いて、ツェナーダイオードに対してスイッチ
回路により選択的に破壊電圧を印加するようにしたトリ
ミング回路が提案されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記特
開平６−１４０５１２号公報に提案されるトリミング回
路では、ツェナーダイオードを選択的に破壊することは
できるものの、事前にツェナーダイオードを試しに外部
でショートして測定を行い、破壊するツェナーダイオー
ドの最適な組合せを決定することができない。また、デ
コーダ回路を制御するためのデコーダ入力端子も、トリ
ミングのビット数が増えれば、その端子数が増えてしま
うことになる。
開平６−１４０５１２号公報に提案されるトリミング回
路では、ツェナーダイオードを選択的に破壊することは
できるものの、事前にツェナーダイオードを試しに外部
でショートして測定を行い、破壊するツェナーダイオー
ドの最適な組合せを決定することができない。また、デ
コーダ回路を制御するためのデコーダ入力端子も、トリ
ミングのビット数が増えれば、その端子数が増えてしま
うことになる。
【００１１】上記したように、従来のトリミング回路
は、下記記載の問題点を有している。
は、下記記載の問題点を有している。
【００１２】（１）第１の問題点は、従来のトリミング
回路においては、ザップ端子を多数用意する必要があ
る、ということである。
回路においては、ザップ端子を多数用意する必要があ
る、ということである。
【００１３】その理由は、複数のトリミング用ツェナー
ダイオードのそれぞれの両端にザップ端子を配置する必
要があるからである。
ダイオードのそれぞれの両端にザップ端子を配置する必
要があるからである。
【００１４】（２）第２の問題点は、ザップ端子の数を
減らそうとすると、ツェナーダイオードを破壊する前
に、破壊するツェナーダイオードの最適な組合せを測定
することができない、ことである。
減らそうとすると、ツェナーダイオードを破壊する前
に、破壊するツェナーダイオードの最適な組合せを測定
することができない、ことである。
【００１５】その理由は、ツェナーダイオードを外部か
ら試しにショートするための端子が無くなってしまうか
らである。
ら試しにショートするための端子が無くなってしまうか
らである。
【００１６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ツェナーザップ
トリミングに必要なザップ端子の数を減らし半導体集積
回路の端子数を縮減を達成するトリミング回路を提供す
ることにある。また、本発明の他の目的は、ツェナーザ
ップトリミングに必要なザップ端子を減らしても、ツェ
ナーダイオードを破壊する前に、破壊する最適なツェナ
ーダイオードを決定することができるトリミング回路を
提供することにある。
てなされたものであって、その目的は、ツェナーザップ
トリミングに必要なザップ端子の数を減らし半導体集積
回路の端子数を縮減を達成するトリミング回路を提供す
ることにある。また、本発明の他の目的は、ツェナーザ
ップトリミングに必要なザップ端子を減らしても、ツェ
ナーダイオードを破壊する前に、破壊する最適なツェナ
ーダイオードを決定することができるトリミング回路を
提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成する本発
明のトリミング回路は、複数のツェナーダイオードのい
ずれかを選択的に破壊して所望の特性を得るトリミング
回路において、前記複数のツェナーダイオードの一方の
電極よりそれぞれ対応するスイッチを介して共通の電圧
印加端子へ導出するスイッチ回路と、前記スイッチ回路
の各スイッチのオン／オフ状態を制御端子の入力電圧に
より選択する選択回路と、を備えたことを特徴とする。
明のトリミング回路は、複数のツェナーダイオードのい
ずれかを選択的に破壊して所望の特性を得るトリミング
回路において、前記複数のツェナーダイオードの一方の
電極よりそれぞれ対応するスイッチを介して共通の電圧
印加端子へ導出するスイッチ回路と、前記スイッチ回路
の各スイッチのオン／オフ状態を制御端子の入力電圧に
より選択する選択回路と、を備えたことを特徴とする。
【００１８】［発明の概要］上記のように構成されてな
る本発明によれば、まず、電圧印加端子に共通電位（接
地電位）を印加して制御端子の入力電圧を順次ステップ
印加してスイッチ回路のオンするスイッチを順次切り替
えることにより、ツェナーダイオードを試しにショート
してみて測定が可能となり、測定が完了した後に、最適
な特性が得られるスイッチがオンする制御端子の入力電
圧を印加した状態で、電圧印加端子にツェナーダイオー
ドが破壊する電圧を印加すれば、トリミングが完了す
る。
る本発明によれば、まず、電圧印加端子に共通電位（接
地電位）を印加して制御端子の入力電圧を順次ステップ
印加してスイッチ回路のオンするスイッチを順次切り替
えることにより、ツェナーダイオードを試しにショート
してみて測定が可能となり、測定が完了した後に、最適
な特性が得られるスイッチがオンする制御端子の入力電
圧を印加した状態で、電圧印加端子にツェナーダイオー
ドが破壊する電圧を印加すれば、トリミングが完了す
る。
【００１９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２０】図１は、本発明の実施の形態の構成を示す
図である。図１を参照すると、トランジスタＱ11、Ｑ1
2、抵抗Ｒ11、Ｒ12でカレントミラー回路が構成されて
おり、入力端子１０から入力された入力電流が所定の電
流比をもって出力端子１１から出力電流として出力され
る。
図である。図１を参照すると、トランジスタＱ11、Ｑ1
2、抵抗Ｒ11、Ｒ12でカレントミラー回路が構成されて
おり、入力端子１０から入力された入力電流が所定の電
流比をもって出力端子１１から出力電流として出力され
る。
【００２１】カレントミラー回路の出力側には、トラン
ジスタＱ11、Ｑ12とベースが共通接続され、トランジス
タＱ12とコレクタが共通接続されたトランジスタＱ13〜
Ｑ17を備え、トランジスタＱ13〜Ｑ17の各々のエミッタ
には、抵抗Ｒ13〜Ｒ17、ツェナーダイオードＺＤ11〜Ｚ
Ｄ15がそれぞれ直列形態に接続され、抵抗Ｒ11、Ｒ12、
及びツェナーダイオードＺＤ11〜ＺＤ15のアノードは共
通接続されて低位側電源（接地端子）に接続され、ツェ
ナーダイオードＺＤ11〜ＺＤ15のカソードはスイッチ回
路１２の各スイッチＳＷ1〜ＳＷ5に接続され、各スイッ
チＳＷ1〜ＳＷ5は選択回路１３によりオン・オフが選択
制御されて、電源印加端子１４に接続される。
ジスタＱ11、Ｑ12とベースが共通接続され、トランジス
タＱ12とコレクタが共通接続されたトランジスタＱ13〜
Ｑ17を備え、トランジスタＱ13〜Ｑ17の各々のエミッタ
には、抵抗Ｒ13〜Ｒ17、ツェナーダイオードＺＤ11〜Ｚ
Ｄ15がそれぞれ直列形態に接続され、抵抗Ｒ11、Ｒ12、
及びツェナーダイオードＺＤ11〜ＺＤ15のアノードは共
通接続されて低位側電源（接地端子）に接続され、ツェ
ナーダイオードＺＤ11〜ＺＤ15のカソードはスイッチ回
路１２の各スイッチＳＷ1〜ＳＷ5に接続され、各スイッ
チＳＷ1〜ＳＷ5は選択回路１３によりオン・オフが選択
制御されて、電源印加端子１４に接続される。
【００２２】スイッチ回路１２のスイッチＳＷ1〜ＳＷ5
がオフの時には、ツェナーダイオードＺＤ11〜ＺＤ15は
全てオフしているため、これらの出力電流の補正のため
のカレントミラー回路の出力部は動作していず、出力端
子１１にはトランジスタＱ12、抵抗Ｒ12による出力電流
のみが流れる。
がオフの時には、ツェナーダイオードＺＤ11〜ＺＤ15は
全てオフしているため、これらの出力電流の補正のため
のカレントミラー回路の出力部は動作していず、出力端
子１１にはトランジスタＱ12、抵抗Ｒ12による出力電流
のみが流れる。
【００２３】選択回路１３は、その制御端子１５に印加
される制御電圧が接地電位のときにはスイッチ回路のＳ
Ｗ1〜ＳＷ5の全てがオフとなるように動作する。
される制御電圧が接地電位のときにはスイッチ回路のＳ
Ｗ1〜ＳＷ5の全てがオフとなるように動作する。
【００２４】次に、選択回路１３の制御端子１５に印加
する制御電圧を徐々に上昇させていくと、選択回路１３
はスイッチ回路１２のスイッチのうちまずＳＷ1をオン
（他はオフ）させ、さらに制御電圧を上昇させるとスイ
ッチＳＷ2がオン（他はオフ）となり、以下順次スイッ
チＳＷ1からＳＷ5の順で交互にオンしていく。
する制御電圧を徐々に上昇させていくと、選択回路１３
はスイッチ回路１２のスイッチのうちまずＳＷ1をオン
（他はオフ）させ、さらに制御電圧を上昇させるとスイ
ッチＳＷ2がオン（他はオフ）となり、以下順次スイッ
チＳＷ1からＳＷ5の順で交互にオンしていく。
【００２５】このときスイッチ回路１２の電圧印加端子
に接地電位を与えておけば、スイッチＳＷ1〜ＳＷ5によ
り、ツェナーダイオードＺＤ11〜ＺＤ15が交互にショー
トされた状態となり、ツェナーダイオードＺＤ11〜ＺＤ
15が試しにショートされた状態が実現でき、ツェナーダ
イオードＺＤ11〜ＺＤ15のいずれかがショートされるこ
とにより、出力電流の補正のためのカレントミラー回路
の出力部が動作し、この補正電流の分だけ出力電流が増
加する。
に接地電位を与えておけば、スイッチＳＷ1〜ＳＷ5によ
り、ツェナーダイオードＺＤ11〜ＺＤ15が交互にショー
トされた状態となり、ツェナーダイオードＺＤ11〜ＺＤ
15が試しにショートされた状態が実現でき、ツェナーダ
イオードＺＤ11〜ＺＤ15のいずれかがショートされるこ
とにより、出力電流の補正のためのカレントミラー回路
の出力部が動作し、この補正電流の分だけ出力電流が増
加する。
【００２６】各ツェナーダイオードがショートされてい
るポイントで出力端子１１の出力電流をそれぞれ測定す
れば、どのツェナーダイオードを破壊させれば、最良の
特性が得られるかを決定することができる。
るポイントで出力端子１１の出力電流をそれぞれ測定す
れば、どのツェナーダイオードを破壊させれば、最良の
特性が得られるかを決定することができる。
【００２７】上記の手順により破壊するツェナーダイオ
ードが決定したら、次に目的のツェナーダイオードがシ
ョートされるように設定した制御電圧を選択回路１３の
制御端子に印加し、スイッチ回路１２において、目的の
ダイオードに対応したスイッチをオンさせ、スイッチ回
路１２の電圧印加端子１４にツェナーダイオードが破壊
する電圧を印加すれば、目的のツェナーダイオードだけ
に破壊電流が流れて、かかるツェナーダイオードが破壊
し、トリミングが完了する。
ードが決定したら、次に目的のツェナーダイオードがシ
ョートされるように設定した制御電圧を選択回路１３の
制御端子に印加し、スイッチ回路１２において、目的の
ダイオードに対応したスイッチをオンさせ、スイッチ回
路１２の電圧印加端子１４にツェナーダイオードが破壊
する電圧を印加すれば、目的のツェナーダイオードだけ
に破壊電流が流れて、かかるツェナーダイオードが破壊
し、トリミングが完了する。
【００２８】トリミングが完了して、この半導体集積回
路をセットに実装する時には、選択回路１３の制御端子
１５は接地電位へ接続し、スイッチ回路１２の電圧印加
端子１４はオープンにしておけば良い。
路をセットに実装する時には、選択回路１３の制御端子
１５は接地電位へ接続し、スイッチ回路１２の電圧印加
端子１４はオープンにしておけば良い。
【００２９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
【００３０】図２は、本発明の一実施例として、図１に
示したトリミング回路におけるスイッチ回路１２の構成
の一例を示す図である。図２を参照すると、図１に示し
たスイッチＳＷ1は、トランジスタＱ21とトランジスタ
Ｑ22をコレクタ−エミッタが逆向きに並列接続したトラ
ンジスタスイッチを用いている。ここで、２つのトラン
ジスタをコレクタ−エミッタを逆向きに並列接続してい
るのは、スイッチ回路１２の電圧印加端子１４に接地電
位を与えた場合と、ツェナーダイオードＺＤ11が破壊す
る電圧を印加した場合で電流の向きが逆転するからであ
る。トランジスタＱ21とＱ22の共通ベースには、内部端
子１６1が接続され、トランジスタＱ21、トランジスタ
Ｑ22のベース電流が内部端子１６1に供給されれば、ト
ランジスタＱ21又はトランジスタＱ22がオンして、スイ
ッチＳＷ1がオンしたことになる。スイッチＳＷ2〜ＳＷ
5もスイッチＳＷ1と同じ構成とされている。
示したトリミング回路におけるスイッチ回路１２の構成
の一例を示す図である。図２を参照すると、図１に示し
たスイッチＳＷ1は、トランジスタＱ21とトランジスタ
Ｑ22をコレクタ−エミッタが逆向きに並列接続したトラ
ンジスタスイッチを用いている。ここで、２つのトラン
ジスタをコレクタ−エミッタを逆向きに並列接続してい
るのは、スイッチ回路１２の電圧印加端子１４に接地電
位を与えた場合と、ツェナーダイオードＺＤ11が破壊す
る電圧を印加した場合で電流の向きが逆転するからであ
る。トランジスタＱ21とＱ22の共通ベースには、内部端
子１６1が接続され、トランジスタＱ21、トランジスタ
Ｑ22のベース電流が内部端子１６1に供給されれば、ト
ランジスタＱ21又はトランジスタＱ22がオンして、スイ
ッチＳＷ1がオンしたことになる。スイッチＳＷ2〜ＳＷ
5もスイッチＳＷ1と同じ構成とされている。
【００３１】図３は、本発明の一実施例として、図１に
示したトリミング回路における選択回路１３の構成の一
例を示す図である。
示したトリミング回路における選択回路１３の構成の一
例を示す図である。
【００３２】図３を参照すると、エミッタが共通接続さ
れたＰＮＰトランジスタによる差動対が５組構成され
（Ｑ31とＱ32、Ｑ33とＱ34、Ｑ35とＱ36、Ｑ37とＱ38、
Ｑ39とＱ40の５組の差動対）、各差動対を構成する一方
のトランジスタのベースは、それぞれ抵抗Ｒ31〜Ｒ36に
よって抵抗分割され重みづけされたそれぞれの分割点
（電源電圧の分圧値）に順次接続され、各差動対を構成
する他方のトランジスタのベースは共通接続して制御端
子１５へ接続される。
れたＰＮＰトランジスタによる差動対が５組構成され
（Ｑ31とＱ32、Ｑ33とＱ34、Ｑ35とＱ36、Ｑ37とＱ38、
Ｑ39とＱ40の５組の差動対）、各差動対を構成する一方
のトランジスタのベースは、それぞれ抵抗Ｒ31〜Ｒ36に
よって抵抗分割され重みづけされたそれぞれの分割点
（電源電圧の分圧値）に順次接続され、各差動対を構成
する他方のトランジスタのベースは共通接続して制御端
子１５へ接続される。
【００３３】一方のトランジスタのベースが最も低い電
圧の抵抗分割点に接続された差動対Ｑ31、Ｑ32の動作電
流は、一方のトランジスタのベースが２番目に低い電圧
の抵抗分割点に接続された差動対Ｑ33、Ｑ34より供給さ
れ、以下電位関係に従って順次同様に接続され、一方の
ベースが最も高い電圧の抵抗分割点に接続された差動対
Ｑ39、Ｑ40の動作電流は定電流Ｉ0より供給される。
圧の抵抗分割点に接続された差動対Ｑ31、Ｑ32の動作電
流は、一方のトランジスタのベースが２番目に低い電圧
の抵抗分割点に接続された差動対Ｑ33、Ｑ34より供給さ
れ、以下電位関係に従って順次同様に接続され、一方の
ベースが最も高い電圧の抵抗分割点に接続された差動対
Ｑ39、Ｑ40の動作電流は定電流Ｉ0より供給される。
【００３４】ここで、制御端子１５に印加する電圧が、
まず接地電位の場合は、各差動対のそれぞれのトランジ
スタのベース電圧の関係から、トランジスタＱ32、Ｑ3
4、Ｑ36、Ｑ38、Ｑ40がオンし、定電流Ｉ0はこれらのオ
ンしているトランジスタを経由してトランジスタＱ32の
コレクタから接地電位に流れ、内部端子１７1〜１７5の
いずれにも電流は供給されない。
まず接地電位の場合は、各差動対のそれぞれのトランジ
スタのベース電圧の関係から、トランジスタＱ32、Ｑ3
4、Ｑ36、Ｑ38、Ｑ40がオンし、定電流Ｉ0はこれらのオ
ンしているトランジスタを経由してトランジスタＱ32の
コレクタから接地電位に流れ、内部端子１７1〜１７5の
いずれにも電流は供給されない。
【００３５】次に制御端子１５に印加する電圧を徐々に
上昇させていくと、トランジスタＱ31とトランジスタＱ
32のベース電位が逆転し、トランジスタＱ31がオンし、
トランジスタＱ32がオフする。これによって、定電流Ｉ
0は内部端子１７1に供給されることになる。
上昇させていくと、トランジスタＱ31とトランジスタＱ
32のベース電位が逆転し、トランジスタＱ31がオンし、
トランジスタＱ32がオフする。これによって、定電流Ｉ
0は内部端子１７1に供給されることになる。
【００３６】制御端子１５に印加する電圧をさらに上昇
させていくと、次にトランジスタＱ33とトランジスタＱ
34のベース電位が逆転して、トランジスタＱ33がオン
し、トランジスタＱ34がオフする。これにより定電流Ｉ
0は、内部端子１７2に供給され、トランジスタＱ34がオ
フしているので、トランジスタＱ31とトランジスタＱ32
の差動対には動作電流が供給されないために、内部端子
１７1には定電流Ｉ0が流れなくなる。
させていくと、次にトランジスタＱ33とトランジスタＱ
34のベース電位が逆転して、トランジスタＱ33がオン
し、トランジスタＱ34がオフする。これにより定電流Ｉ
0は、内部端子１７2に供給され、トランジスタＱ34がオ
フしているので、トランジスタＱ31とトランジスタＱ32
の差動対には動作電流が供給されないために、内部端子
１７1には定電流Ｉ0が流れなくなる。
【００３７】同様の動作で、制御端子１５に印加する電
圧を接地電位から順次上昇させていくと、以下の６つの
状態が実現できる。
圧を接地電位から順次上昇させていくと、以下の６つの
状態が実現できる。
【００３８】（１）内部端子１７1〜１７5全てに定電流
Ｉ0が供給されない。
Ｉ0が供給されない。
【００３９】（２）内部端子１７1のみに定電流Ｉ0が供
給される。
給される。
【００４０】（３）内部端子１７2のみに定電流Ｉ0が供
給される。
給される。
【００４１】（４）内部端子１７3のみに定電流Ｉ0が供
給される。
給される。
【００４２】（５）内部端子１７4のみに定電流Ｉ0が供
給される。
給される。
【００４３】（６）内部端子１７5のみに定電流Ｉ0が供
給される。
給される。
【００４４】以上の動作より、図３の内部端子１７1〜
１７5と、図２の内部端子１６1〜１６5の同じ番号（添
字）の端子同士を接続すれば、図１に示した実施の形態
が実現できることになる。
１７5と、図２の内部端子１６1〜１６5の同じ番号（添
字）の端子同士を接続すれば、図１に示した実施の形態
が実現できることになる。
【００４５】図４は、本発明の一実施例のスイッチ回路
と選択回路の内部端子をそれぞれ内部接続して構成され
る全体の回路構成を示す図である。なお、図４におい
て、図１〜図３と同一要素には同一の参照符号を付して
ある。
と選択回路の内部端子をそれぞれ内部接続して構成され
る全体の回路構成を示す図である。なお、図４におい
て、図１〜図３と同一要素には同一の参照符号を付して
ある。
【００４６】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００４７】（１）本発明の第１の効果は、ツェナーザ
ップトリミングに必要なザップ端子数を削減することが
できる、ということである。
ップトリミングに必要なザップ端子数を削減することが
できる、ということである。
【００４８】その理由は、本発明においては、制御端子
と電圧印加端子の２端子のみでツェナーザップトリミン
グの全ての工程を実現することを可能としたことによ
る。
と電圧印加端子の２端子のみでツェナーザップトリミン
グの全ての工程を実現することを可能としたことによ
る。
【００４９】（２）本発明の第２の効果は、ツェナーザ
ップトリミングに必要なザップ端子を減らしても、ツェ
ナーダイオードを破壊する前に、破壊する最適なツェナ
ーダイオードを決定することができる、ということであ
る。
ップトリミングに必要なザップ端子を減らしても、ツェ
ナーダイオードを破壊する前に、破壊する最適なツェナ
ーダイオードを決定することができる、ということであ
る。
【００５０】その理由は、本発明においては、制御端子
と電圧印加端子に印加する電圧の組合せでツェナーダイ
オードを順次試しにショートさせて特性を測定すること
ができる、ためである。
と電圧印加端子に印加する電圧の組合せでツェナーダイ
オードを順次試しにショートさせて特性を測定すること
ができる、ためである。
【図１】本発明の実施の形態を説明するための図であ
る。
る。
【図２】本発明の一実施例としてスイッチ回路の回路構
成の一例を示す図である。
成の一例を示す図である。
【図３】本発明の一実施例として選択回路の回路構成の
一例を示す図である。
一例を示す図である。
【図４】本発明の一実施例の全体の回路構成を示す図で
ある。
ある。
【図５】従来のトリミング回路の構成の一例を示す図で
ある。
ある。
１０ 入力端子 １１ 出力端子 １２ スイッチ回路 １３ 選択回路 １４ 電圧印加端子 １５ 制御端子 １６、１７ 内部端子 Ｑ11〜Ｑ17 ＮＰＮトランジスタ Ｑ31〜Ｑ40 ＰＮＰトランジスタ Ｉ0 定電流源 Ｒ11〜Ｒ17、Ｒ31〜Ｒ36 抵抗 ＺＤ11〜ＺＤ17 ツェナーダイオード ＳＷ１〜ＳＷ５ スイッチ
Claims (4)
- 【請求項１】複数のツェナーダイオードのいずれかを選
択的に破壊して所望の特性を得るトリミング回路におい
て、 前記複数のツェナーダイオードの一方の電極よりそれぞ
れ対応するスイッチを介して共通の電圧印加端子へ導出
するスイッチ回路と、 前記スイッチ回路の各スイッチのオン／オフ状態を制御
端子の入力電圧により選択する選択回路と、を備えたこ
とを特徴とするトリミング回路。 - 【請求項２】複数のツェナーダイオードを共通の電圧印
加端子へ選択的に接続するスイッチ群からなるスイッチ
回路と、前記スイッチ群のオン／オフ状態を制御端子に
供給する電圧値により選択する選択回路と、を備え、前
記電圧印加端子及び前記制御端子に印加する電圧の組合
せにより、ツェナーザップトリミングを行う、ことを特
徴とするトリミング回路。 - 【請求項３】前記選択回路が、定電流源駆動される第１
差動対と、前段の差動対の一方の出力で駆動される少な
くとも１つの差動対とからなる、計ｎ個の差動対、すな
わち第１〜第ｎの差動対を備え、 前記第１〜第ｎの差動対には、それぞれレベルが順次変
位する電圧と前記制御端子に供給される電圧とが印加さ
れ、 前記第１〜第ｎの差動対の各々の他方の出力を前記スイ
ッチ回路のオン／オフを制御するための選択信号とした
ことを特徴とする請求項１又は２記載のトリミング回
路。 - 【請求項４】前記スイッチ回路の各スイッチが、前記選
択回路の選択信号をベースに共通入力しエミッタとコレ
クタを逆向きに接続した二つのトランジスタを含み、一
方のトランジスタのエミッタと他方のトランジスタのコ
レクタの接続点を対応する前記ツェナーダイオードに接
続し、前記一方のトランジスタのコレクタと前記他方の
トランジスタのエミッタの接続点を前記電圧印加端子に
接続した、ことを特徴とする請求項３記載のトリミング
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02596897A JP3228165B2 (ja) | 1997-01-24 | 1997-01-24 | トリミング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02596897A JP3228165B2 (ja) | 1997-01-24 | 1997-01-24 | トリミング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209282A true JPH10209282A (ja) | 1998-08-07 |
| JP3228165B2 JP3228165B2 (ja) | 2001-11-12 |
Family
ID=12180537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02596897A Expired - Fee Related JP3228165B2 (ja) | 1997-01-24 | 1997-01-24 | トリミング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228165B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007066395A1 (ja) * | 2005-12-07 | 2007-06-14 | Fujitsu Limited | 半導体回路及びその制御方法 |
| ITMI20110844A1 (it) * | 2011-05-13 | 2012-11-14 | St Microelectronics Srl | Circuito elettronico di trimming |
-
1997
- 1997-01-24 JP JP02596897A patent/JP3228165B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007066395A1 (ja) * | 2005-12-07 | 2007-06-14 | Fujitsu Limited | 半導体回路及びその制御方法 |
| US7800432B2 (en) | 2005-12-07 | 2010-09-21 | Fujitsu Limited | Semiconductor circuit and controlling method thereof |
| JP4745349B2 (ja) * | 2005-12-07 | 2011-08-10 | 富士通株式会社 | 半導体回路及びその制御方法 |
| ITMI20110844A1 (it) * | 2011-05-13 | 2012-11-14 | St Microelectronics Srl | Circuito elettronico di trimming |
| US8665006B2 (en) | 2011-05-13 | 2014-03-04 | Stmicroelectronics S.R.L. | Electronic trimming circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3228165B2 (ja) | 2001-11-12 |
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