JPH09172359A - 電圧駆動形半導体スイッチング素子のゲート回路 - Google Patents
電圧駆動形半導体スイッチング素子のゲート回路Info
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- JPH09172359A JPH09172359A JP32999295A JP32999295A JPH09172359A JP H09172359 A JPH09172359 A JP H09172359A JP 32999295 A JP32999295 A JP 32999295A JP 32999295 A JP32999295 A JP 32999295A JP H09172359 A JPH09172359 A JP H09172359A
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Abstract
(57)【要約】
【課題】 複数のチップを並列接続して共通のアノード
端子とカソード端子及びゲート端子を有する電圧駆動形
半導体スイッチング素子のチップ間の電流バランスの向
上。 【解決手段】 複数のチップｃｈ１〜ｃｈｎを並列接続
して共通のアノード端子Ａとカソード端子Ｋ及びゲート
端子Ｇを有する電圧駆動形半導体スイッチング素子ＳＤ
において、前記電圧形半導体スイッチング素子ＳＤのオ
ン特性及びオフ特性のそれぞれに適したゲート抵抗Ｒ
Ｐ，ＲＮを前記電圧駆動形半導体スイッチング素子ＳＤ
のゲート駆動回路１と前記ゲート端子Ｇとの間に接続す
る手段ＤＰ，ＤＮを備えた電圧駆動形半導体スイッチン
グ素子のゲート回路。
端子とカソード端子及びゲート端子を有する電圧駆動形
半導体スイッチング素子のチップ間の電流バランスの向
上。 【解決手段】 複数のチップｃｈ１〜ｃｈｎを並列接続
して共通のアノード端子Ａとカソード端子Ｋ及びゲート
端子Ｇを有する電圧駆動形半導体スイッチング素子ＳＤ
において、前記電圧形半導体スイッチング素子ＳＤのオ
ン特性及びオフ特性のそれぞれに適したゲート抵抗Ｒ
Ｐ，ＲＮを前記電圧駆動形半導体スイッチング素子ＳＤ
のゲート駆動回路１と前記ゲート端子Ｇとの間に接続す
る手段ＤＰ，ＤＮを備えた電圧駆動形半導体スイッチン
グ素子のゲート回路。
Description
【０００１】
【発明の属する技術分野】本発明は複数のチップを並列
接続して成る電圧駆動形半導体スイッチング素子（Ｉｎ
ｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａ
ｎｓｉｓｔｏｒ）（以下単に、ＩＥＧＴと記す）のスイ
ッチング時の電流バランスを改良してスイッチング特性
を良好なものにする電圧駆動形半導体スイッチング素子
のゲート回路に関する。
接続して成る電圧駆動形半導体スイッチング素子（Ｉｎ
ｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａ
ｎｓｉｓｔｏｒ）（以下単に、ＩＥＧＴと記す）のスイ
ッチング時の電流バランスを改良してスイッチング特性
を良好なものにする電圧駆動形半導体スイッチング素子
のゲート回路に関する。
【０００２】
【従来の技術】図５に従来のＩＥＧＴのゲート制御回路
を示す。図において、１はゲート駆動回路であり、この
ゲート駆動回路１は図示しない制御回路の出力信号に従
って、オン時には例えば＋１５Ｖの電圧を出力し、ＩＥ
ＧＴ（ＳＤ）をオンし、オフ時には―１５Ｖの電圧を出
力してＩＥＧＴ（ＳＤ）オフさせる。この時のゲ―ト抵
抗Ｒは共通に一個で制御してた。なお、Ａはアノード端
子、Ｇはゲート端子、Ｋはカソード端子である。
を示す。図において、１はゲート駆動回路であり、この
ゲート駆動回路１は図示しない制御回路の出力信号に従
って、オン時には例えば＋１５Ｖの電圧を出力し、ＩＥ
ＧＴ（ＳＤ）をオンし、オフ時には―１５Ｖの電圧を出
力してＩＥＧＴ（ＳＤ）オフさせる。この時のゲ―ト抵
抗Ｒは共通に一個で制御してた。なお、Ａはアノード端
子、Ｇはゲート端子、Ｋはカソード端子である。
【０００３】ここで、ＩＥＧＴ（ＳＤ）は図５に示すよ
うに比較的小さなチップｃｈ１〜ｃｈｎを多数並列接続
して結果的に大容量のＩＥＧＴ（ＳＤ）を作っている。
これらの素子では多数チップｃｈ１〜ｃｈｎの並列接続
を行うため、その電流バランスを良くさせる必要があ
り、オン時の電圧を揃える等の対策を行っていたが、定
常時は良いがスイッチング時は各チップｃｈ１〜ｃｈｎ
間の電流バランスは悪かった。
うに比較的小さなチップｃｈ１〜ｃｈｎを多数並列接続
して結果的に大容量のＩＥＧＴ（ＳＤ）を作っている。
これらの素子では多数チップｃｈ１〜ｃｈｎの並列接続
を行うため、その電流バランスを良くさせる必要があ
り、オン時の電圧を揃える等の対策を行っていたが、定
常時は良いがスイッチング時は各チップｃｈ１〜ｃｈｎ
間の電流バランスは悪かった。
【０００４】
【発明が解決しようとする課題】以上、従来のゲート制
御回路のようにオンとオフ時に同じゲート抵抗ＲでＩＥ
ＧＴ（ＳＤ）を駆動するのではスイッチング時の各チッ
プｃｈ１〜ｃｈｎの電流バランスは良くならない。
御回路のようにオンとオフ時に同じゲート抵抗ＲでＩＥ
ＧＴ（ＳＤ）を駆動するのではスイッチング時の各チッ
プｃｈ１〜ｃｈｎの電流バランスは良くならない。
【０００５】そこで本発明はオン時とオフ時とも各チッ
プｃｈ１〜ｃｈｎの電流バランスを良くしてスイッチン
グ特性を良好なものとすることができる電圧駆動形半導
体スイッチのゲート回路を提供するとを目的とする。
プｃｈ１〜ｃｈｎの電流バランスを良くしてスイッチン
グ特性を良好なものとすることができる電圧駆動形半導
体スイッチのゲート回路を提供するとを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の発明に係る電圧駆動形半導体スイ
ッチング素子のゲート回路は、複数のチップを並列接続
して共通のアノード端子とカソード端子及びゲート端子
を有する電圧駆動形半導体スイッチング素子において、
前記電圧駆動形半導体スイッチング素子のオン特性及び
オフ特性のそれぞれに適したゲート抵抗を前記電圧駆動
形半導体スイッチング素子のゲート駆動回路と前記ゲー
ト端子との間に接続する手段を備えたことを特徴する。
に、請求項１に記載の発明に係る電圧駆動形半導体スイ
ッチング素子のゲート回路は、複数のチップを並列接続
して共通のアノード端子とカソード端子及びゲート端子
を有する電圧駆動形半導体スイッチング素子において、
前記電圧駆動形半導体スイッチング素子のオン特性及び
オフ特性のそれぞれに適したゲート抵抗を前記電圧駆動
形半導体スイッチング素子のゲート駆動回路と前記ゲー
ト端子との間に接続する手段を備えたことを特徴する。
【０００７】又、前記目的を達成するために、請求項２
に記載の発明に係る電圧駆動形半導体スイッチング素子
のゲート回路は、複数のチップを並列接続して共通のア
ノード端子とカソード端子及び独立して前記チップ毎に
ゲート端子を有する電圧駆動形半導体スイッチング素子
において、前記各チップ毎のオン特性、オフ特性のそれ
ぞれに適したゲート抵抗を前記電圧駆動形半導体スイッ
チング素子のゲート駆動回路と前記各ゲート端子との間
に接続する手段を備えたことを特徴とするものである。
に記載の発明に係る電圧駆動形半導体スイッチング素子
のゲート回路は、複数のチップを並列接続して共通のア
ノード端子とカソード端子及び独立して前記チップ毎に
ゲート端子を有する電圧駆動形半導体スイッチング素子
において、前記各チップ毎のオン特性、オフ特性のそれ
ぞれに適したゲート抵抗を前記電圧駆動形半導体スイッ
チング素子のゲート駆動回路と前記各ゲート端子との間
に接続する手段を備えたことを特徴とするものである。
【０００８】
【発明の実施の形態】次に、請求項１に記載の発明に係
る電圧駆動形半導体スイッチング素子のゲート回路の第
１の実施の形態を図１の構成図を参照して説明する。図
１において、１はＩＥＧＴ（ＳＤ）のゲート駆動回路で
図示しない制御回路にしたがってＩＥＧＴ（ＳＤ）のオ
ン時には例えば＋１５Ｖの電圧を出力し、オフ時には−
１５Ｖの電圧を出力してＩＥＧＴ（ＳＤ）のオン・オフ
を制御する。ｃｈ１〜ｃｈｎはＩＥＧＴのチップｃｈ１
〜ｃｈｎであり、複数個のチップｃｈ１〜ｃｈｎを１つ
のパッケージに納めて各チップのアノード、カソード、
ゲートをそれぞれ共通接続して、アノード端子Ａ、カソ
ード端子Ｋ及びゲート端子Ｇを外部端子として導出して
ＩＥＧＴ（ＳＤ）を構成する。
る電圧駆動形半導体スイッチング素子のゲート回路の第
１の実施の形態を図１の構成図を参照して説明する。図
１において、１はＩＥＧＴ（ＳＤ）のゲート駆動回路で
図示しない制御回路にしたがってＩＥＧＴ（ＳＤ）のオ
ン時には例えば＋１５Ｖの電圧を出力し、オフ時には−
１５Ｖの電圧を出力してＩＥＧＴ（ＳＤ）のオン・オフ
を制御する。ｃｈ１〜ｃｈｎはＩＥＧＴのチップｃｈ１
〜ｃｈｎであり、複数個のチップｃｈ１〜ｃｈｎを１つ
のパッケージに納めて各チップのアノード、カソード、
ゲートをそれぞれ共通接続して、アノード端子Ａ、カソ
ード端子Ｋ及びゲート端子Ｇを外部端子として導出して
ＩＥＧＴ（ＳＤ）を構成する。
【０００９】前述のように構成されたＩＥＧＴ（ＳＤ）
において、ＩＥＧＴ（ＳＤ）のオン特性に適したゲート
抵抗ＲＰはゲート駆動回路１とゲート端子Ｇとの間にダ
イオードＤＰを介して接続され、ＩＥＧＴ（ＳＤ）のオ
フ特性に適したゲート抵抗ＲＮはゲート駆動回路１とゲ
ート端子Ｇとの間にダイオードＤＮを介して接続され
る。
において、ＩＥＧＴ（ＳＤ）のオン特性に適したゲート
抵抗ＲＰはゲート駆動回路１とゲート端子Ｇとの間にダ
イオードＤＰを介して接続され、ＩＥＧＴ（ＳＤ）のオ
フ特性に適したゲート抵抗ＲＮはゲート駆動回路１とゲ
ート端子Ｇとの間にダイオードＤＮを介して接続され
る。
【００１０】従って、ＩＥＧＴ（ＳＤ）はオン時、オフ
時において、それぞれに適したゲート抵抗ＲＰ，ＲＮで
制御されるためＩＥＧＴ（ＳＤ）内部のチップのスイッ
チング時の電流バランスを改善することができる。
時において、それぞれに適したゲート抵抗ＲＰ，ＲＮで
制御されるためＩＥＧＴ（ＳＤ）内部のチップのスイッ
チング時の電流バランスを改善することができる。
【００１１】次に、請求項１に記載の発明の他の実施例
に係る電圧駆動形半導体スイッチング素子のゲート回路
の第２の実施の形態を図１と同一部に同一符号を付して
示す図２の構成図を参照して説明する。
に係る電圧駆動形半導体スイッチング素子のゲート回路
の第２の実施の形態を図１と同一部に同一符号を付して
示す図２の構成図を参照して説明する。
【００１２】図２に示す実施例は、図１のＩＥＧＴ（Ｓ
Ｄ）のチップｃｈ１〜ｃｈｎに内部ゲート抵抗Ｒｃｈ１
〜Ｒｃｈｎを予め接続（プロセスで作成しても良い）し
たものである。
Ｄ）のチップｃｈ１〜ｃｈｎに内部ゲート抵抗Ｒｃｈ１
〜Ｒｃｈｎを予め接続（プロセスで作成しても良い）し
たものである。
【００１３】これにより、図１のように外部のみにゲー
ト抵抗ＲＰ，ＲＮを接続したものに比べ更に内部ゲート
抵抗Ｒｃｈ１〜Ｒｃｈｎによりチップ間の差が更に少く
なるためスイッチング時の電流バランスは更に改善され
る。
ト抵抗ＲＰ，ＲＮを接続したものに比べ更に内部ゲート
抵抗Ｒｃｈ１〜Ｒｃｈｎによりチップ間の差が更に少く
なるためスイッチング時の電流バランスは更に改善され
る。
【００１４】次に、請求項２に記載の発明の実施例に係
る電圧駆動形半導体スイッチング素子のゲート回路の第
３の実施の形態を図３の構成図を参照して説明する。図
３において、１はＩＥＧＴ（ＳＤ）のゲート駆動回路で
図示しない制御回路にしたがってＩＥＧＴ（ＳＤ）のオ
ン時には例えば＋１５Ｖの電圧を出力し、オフ時には−
１５Ｖの電圧を出力してＩＥＧＴ（ＳＤ）のオン・オフ
を制御する。ｃｈ１〜ｃｈｎはＩＥＧＴ（ＳＤ）のチッ
プであり、複数個のチップｃｈ１〜ｃｈｎを１つのパッ
ケージに納めて各チップｃｈ１〜ｃｈｎのアノード、カ
ソードをそれぞれ共通接続して、アノード端子Ａ、カソ
ード端子Ｋとして外部へ導出して、更にゲ―トＧはそれ
ぞれ独自に外部ゲート端子Ｇ１〜Ｇｎとして導出してＩ
ＥＧＴ（ＳＤ）を構成する。
る電圧駆動形半導体スイッチング素子のゲート回路の第
３の実施の形態を図３の構成図を参照して説明する。図
３において、１はＩＥＧＴ（ＳＤ）のゲート駆動回路で
図示しない制御回路にしたがってＩＥＧＴ（ＳＤ）のオ
ン時には例えば＋１５Ｖの電圧を出力し、オフ時には−
１５Ｖの電圧を出力してＩＥＧＴ（ＳＤ）のオン・オフ
を制御する。ｃｈ１〜ｃｈｎはＩＥＧＴ（ＳＤ）のチッ
プであり、複数個のチップｃｈ１〜ｃｈｎを１つのパッ
ケージに納めて各チップｃｈ１〜ｃｈｎのアノード、カ
ソードをそれぞれ共通接続して、アノード端子Ａ、カソ
ード端子Ｋとして外部へ導出して、更にゲ―トＧはそれ
ぞれ独自に外部ゲート端子Ｇ１〜Ｇｎとして導出してＩ
ＥＧＴ（ＳＤ）を構成する。
【００１５】本実施例は、ＩＥＧＴ（ＳＤ）の各チップ
ｃｈ１〜ｃｈｎからゲート端子Ｇ１〜Ｇｎを導出して、
ＩＥＧＴ（ＳＤ）のオン特性に適したゲート抵抗ＲＰ１
〜ＲＰｎをゲート駆動回路１と、それぞれのゲート端子
Ｇ１〜Ｇｎとの間にダイオードＤＰ１〜ＤＰｎを介して
接続し、ＩＥＧＴ（ＳＤ）のオフ特性に適したゲート抵
抗ＲＮ１〜ＲＮｎはゲート駆動回路１と、それぞれのゲ
ート端子Ｇ１〜Ｇｎとの間にダイオードＤＮ１〜ＤＮｎ
を介して接続する。
ｃｈ１〜ｃｈｎからゲート端子Ｇ１〜Ｇｎを導出して、
ＩＥＧＴ（ＳＤ）のオン特性に適したゲート抵抗ＲＰ１
〜ＲＰｎをゲート駆動回路１と、それぞれのゲート端子
Ｇ１〜Ｇｎとの間にダイオードＤＰ１〜ＤＰｎを介して
接続し、ＩＥＧＴ（ＳＤ）のオフ特性に適したゲート抵
抗ＲＮ１〜ＲＮｎはゲート駆動回路１と、それぞれのゲ
ート端子Ｇ１〜Ｇｎとの間にダイオードＤＮ１〜ＤＮｎ
を介して接続する。
【００１６】前述のように構成することによって、ＩＥ
ＧＴ（ＳＤ）のオン時はダイオードＤＰ１，ゲート抵抗
ＲＰ１を通してチップｃｈ１がオン、同様にダイオード
ＤＰｎ、ゲート抵抗ＲＰｎを通してチップｃｈｎがオン
する。つまり全チップ独立してオンとなる。
ＧＴ（ＳＤ）のオン時はダイオードＤＰ１，ゲート抵抗
ＲＰ１を通してチップｃｈ１がオン、同様にダイオード
ＤＰｎ、ゲート抵抗ＲＰｎを通してチップｃｈｎがオン
する。つまり全チップ独立してオンとなる。
【００１７】一方、オフ時はダイオードＤＮ１、ゲート
抵抗Ｒｎ１を通してチップｃｈ１がオフ、同様にダイオ
ードＤＮｎ、ゲート抵抗ＲＮｎを通してチップｃｈｎが
オフとなる。つまり全チップ独立にオフとなる。
抵抗Ｒｎ１を通してチップｃｈ１がオフ、同様にダイオ
ードＤＮｎ、ゲート抵抗ＲＮｎを通してチップｃｈｎが
オフとなる。つまり全チップ独立にオフとなる。
【００１８】又、各チップｃｈ１〜ｃｈｎのオン時とオ
フ時でゲート抵抗を変えているのでオン時、オフ時とも
電流バランスが良くなるように自由に設定できる。例え
ば、オフ時にゲート抵抗が大きいと、各チップ間のミラ
ー効果のばらつきが生じ、オフの早い素子は早く切れる
ため遅いチップに電流が集中してしまい電流がアンバラ
ンスになってしまう。そのため、オフは比較的低抵抗で
駆動させてミラー効果時間差のばらつきの影響を小さく
させることによってオフ時の電流バランスを良くさせる
ことができる。
フ時でゲート抵抗を変えているのでオン時、オフ時とも
電流バランスが良くなるように自由に設定できる。例え
ば、オフ時にゲート抵抗が大きいと、各チップ間のミラ
ー効果のばらつきが生じ、オフの早い素子は早く切れる
ため遅いチップに電流が集中してしまい電流がアンバラ
ンスになってしまう。そのため、オフは比較的低抵抗で
駆動させてミラー効果時間差のばらつきの影響を小さく
させることによってオフ時の電流バランスを良くさせる
ことができる。
【００１９】一方、オン時は比較的大きな抵抗で駆動さ
せて、ミラー効果を長くさせてオン時の時間差の影響を
少くさせてオン時の電流アンバランスを無くすることが
できる。
せて、ミラー効果を長くさせてオン時の時間差の影響を
少くさせてオン時の電流アンバランスを無くすることが
できる。
【００２０】以上のように、ＩＥＧＴ（ＳＤ）の各チッ
プｃｈ１〜ｃｈｎを並列接続したとき各チップｃｈ１〜
ｃｈｎを独立に制御できるので、各チップｃｈ１〜ｃｈ
ｎの電流バランスをオン，オフ時とも最適に設定でき
る。
プｃｈ１〜ｃｈｎを並列接続したとき各チップｃｈ１〜
ｃｈｎを独立に制御できるので、各チップｃｈ１〜ｃｈ
ｎの電流バランスをオン，オフ時とも最適に設定でき
る。
【００２１】以上の説明では、ＩＥＧＴ（ＳＤ）のチッ
プレベルの電流バラスについて説明したが、素子を多数
並列接続した時の素子間の電流バランスについても全く
同様なことがいえる。
プレベルの電流バラスについて説明したが、素子を多数
並列接続した時の素子間の電流バランスについても全く
同様なことがいえる。
【００２２】最後に、請求項２に記載の発明の他の実施
例に係る電圧駆動形半導体スイッチング素子のゲート回
路の第４の実施の形態を図３と同一部に同一符号を付し
て示す図４の構成図を参照して説明する。
例に係る電圧駆動形半導体スイッチング素子のゲート回
路の第４の実施の形態を図３と同一部に同一符号を付し
て示す図４の構成図を参照して説明する。
【００２３】図４の実施例では、図３の実施例に比較し
て各チップｃｈ１〜ｃｈｎに内部ゲート抵抗Ｒｃｈ１〜
Ｒｃｈｎを接続してあるためチップｃｈ１〜ｃｈｎ間の
差がさらに少くなるため、スイッチング時の電流バラン
スは更に改善することが出来る。尚、図３及び図４の実
施例において、ダイオードＤＰ１〜ＤＰｎを共通にして
１個とし、又、ダイオードＤＮ１〜ＤＮｎを共通にして
１個としても良い。
て各チップｃｈ１〜ｃｈｎに内部ゲート抵抗Ｒｃｈ１〜
Ｒｃｈｎを接続してあるためチップｃｈ１〜ｃｈｎ間の
差がさらに少くなるため、スイッチング時の電流バラン
スは更に改善することが出来る。尚、図３及び図４の実
施例において、ダイオードＤＰ１〜ＤＰｎを共通にして
１個とし、又、ダイオードＤＮ１〜ＤＮｎを共通にして
１個としても良い。
【００２４】
【発明の効果】以上説明のように、本発明によれば簡単
な方法でスイッチング素子内の多数チップを並列接続し
た場合にオン時、オフ時ともチップ内の電流バランスが
良くなるのでチップの利用率が改善され信頼性を上げる
ことができる。
な方法でスイッチング素子内の多数チップを並列接続し
た場合にオン時、オフ時ともチップ内の電流バランスが
良くなるのでチップの利用率が改善され信頼性を上げる
ことができる。
【図１】請求項１の発明に係る第１の実施の形態を示す
構成図。
構成図。
【図２】請求項１の発明の他の実施例に係る第２の実施
の形態を示す構成図。
の形態を示す構成図。
【図３】請求項２の発明に係る第３の実施の形態を示す
構成図。
構成図。
【図４】請求項２の発明の他の実施例に係る第４の実施
の形態を示す構成図。
の形態を示す構成図。
【図５】従来の電圧駆動形半導体スイッチング素子のゲ
―ト回路の構成図。
―ト回路の構成図。
１ …ゲート駆動回路 ＤＰ１〜
ＤＰｎ…ダイオード ＤＮ１〜ＤＮｎ…ダイオード ＲＰ１〜
ＲＰｎ…ゲート抵抗 ＲＮ１〜ＲＮｎ…ゲート抵抗 Ｇ
…ゲート端子 Ｇ１〜Ｇｎ …ゲート端子 Ａ
…アノード端子 Ｋ …カソード端子 ｃｈ１〜
ｃｈｎ…チップ ＳＤ …電圧駆動形半導体素子
ＤＰｎ…ダイオード ＤＮ１〜ＤＮｎ…ダイオード ＲＰ１〜
ＲＰｎ…ゲート抵抗 ＲＮ１〜ＲＮｎ…ゲート抵抗 Ｇ
…ゲート端子 Ｇ１〜Ｇｎ …ゲート端子 Ａ
…アノード端子 Ｋ …カソード端子 ｃｈ１〜
ｃｈｎ…チップ ＳＤ …電圧駆動形半導体素子
Claims (2)
- 【請求項１】 複数のチップを並列接続して共通
のアノード端子とカソ―ド端子及びゲート端子を有する
電圧駆動形半導体スイッチング素子において、前記電圧
形半導体スイッチング素子のオン特性及びオフ特性のそ
れぞれに適したゲート抵抗を前記電圧駆動形半導体スイ
ッチング素子のゲート駆動回路と前記ゲート端子との間
に接続する手段を備えたことを特徴とした電圧駆動形半
導体スイッチング素子のゲート回路。 - 【請求項２】 複数のチップを並列接続して共通
のアノード端子とカソード端子及び独立して前記チップ
毎にゲート端子を有する電圧駆動形半導体スイッチング
素子において、前記各チップ毎のオン特性、オフ特性の
それぞれに適したゲート抵抗を前記電圧駆動形半導体ス
イッチング素子のゲート駆動回路と前記各ゲート端子と
の間に接続する手段を備えたことを特徴とした電圧駆動
形半導体スイッチング素子のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32999295A JPH09172359A (ja) | 1995-12-19 | 1995-12-19 | 電圧駆動形半導体スイッチング素子のゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32999295A JPH09172359A (ja) | 1995-12-19 | 1995-12-19 | 電圧駆動形半導体スイッチング素子のゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172359A true JPH09172359A (ja) | 1997-06-30 |
Family
ID=18227569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32999295A Pending JPH09172359A (ja) | 1995-12-19 | 1995-12-19 | 電圧駆動形半導体スイッチング素子のゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172359A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11235015A (ja) * | 1998-02-13 | 1999-08-27 | Toshiba Corp | 電圧駆動型電力用半導体装置およびそのゲート制御方法 |
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-
1995
- 1995-12-19 JP JP32999295A patent/JPH09172359A/ja active Pending
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