JPH10209375A - 半導体素子の薄膜キャパシタ製造方法 - Google Patents
半導体素子の薄膜キャパシタ製造方法Info
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- JPH10209375A JPH10209375A JP9330578A JP33057897A JPH10209375A JP H10209375 A JPH10209375 A JP H10209375A JP 9330578 A JP9330578 A JP 9330578A JP 33057897 A JP33057897 A JP 33057897A JP H10209375 A JPH10209375 A JP H10209375A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 キャパシタ誘電膜を均一に形成すると共に薄
膜化を可能にする方法を提供する。 【解決手段】 半導体素子の多層配線時第１電極配線層
１１２ｂを形成すると共にキャパシタ下部電極１１２ａ
を形成する。第１電極配線層１１２ｂとこれと接触する
第２電極配線層１２６ｂの界面抵抗を減少させるための
自然酸化膜除去工程前にまず誘電膜１２０を形成する。
誘電膜１２０上にキャパシタ上部電極１２２を形成す
る。第１電極配線層１２２の表面を露出させてビアコン
タクトホール１２４を形成する。キャパシタ上部電極１
２２と第１電極配線層１１２ｂの表面の自然酸化膜を取
り除く。第１電極配線層１１２ｂと接触する第２電極配
線層１２６ｂを形成すると共にキャパシタ上部電極１２
２と接触するキャパシタ保護層１２６ａを形成する工程
を含む。
膜化を可能にする方法を提供する。 【解決手段】 半導体素子の多層配線時第１電極配線層
１１２ｂを形成すると共にキャパシタ下部電極１１２ａ
を形成する。第１電極配線層１１２ｂとこれと接触する
第２電極配線層１２６ｂの界面抵抗を減少させるための
自然酸化膜除去工程前にまず誘電膜１２０を形成する。
誘電膜１２０上にキャパシタ上部電極１２２を形成す
る。第１電極配線層１２２の表面を露出させてビアコン
タクトホール１２４を形成する。キャパシタ上部電極１
２２と第１電極配線層１１２ｂの表面の自然酸化膜を取
り除く。第１電極配線層１１２ｂと接触する第２電極配
線層１２６ｂを形成すると共にキャパシタ上部電極１２
２と接触するキャパシタ保護層１２６ａを形成する工程
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に誘電膜の厚さを薄膜化して高速及び大容
量化に適した半導体素子の薄膜キャパシタ製造方法に関
する。
法に係り、特に誘電膜の厚さを薄膜化して高速及び大容
量化に適した半導体素子の薄膜キャパシタ製造方法に関
する。
【０００２】
【従来の技術】通常、半導体素子ではモス（ＭＯＳ; Me
tal Oxide Semiconductor）構造、ＰＮ接合構造、ポリ
シリコン−絶縁体−ポリシリコン（ＰＩＰ）構造、金属
−絶縁体−金属（ＭＩＭ）構造などのキャパシタを使用
するが、このうち前記金属−絶縁体−金属（ＭＩＭ）構
造を除いて全ての構造がキャパシタを構成するとき、少
なくとも一方の電極を単結晶シリコンや多結晶シリコン
を用いることにより単結晶シリコンや多結晶シリコンの
物質特性によりキャパシタ電極の抵抗を減少させること
に限界がある。
tal Oxide Semiconductor）構造、ＰＮ接合構造、ポリ
シリコン−絶縁体−ポリシリコン（ＰＩＰ）構造、金属
−絶縁体−金属（ＭＩＭ）構造などのキャパシタを使用
するが、このうち前記金属−絶縁体−金属（ＭＩＭ）構
造を除いて全ての構造がキャパシタを構成するとき、少
なくとも一方の電極を単結晶シリコンや多結晶シリコン
を用いることにより単結晶シリコンや多結晶シリコンの
物質特性によりキャパシタ電極の抵抗を減少させること
に限界がある。
【０００３】これはキャパシタの高速化のためにキャパ
シタ電極の抵抗を減少させて周波数依存性を小さくしよ
うとする研究努力に鑑みるとき極めて適しないもので、
かかる理由で高速のキャパシタが求められる半導体素子
では主に低抵抗のキャパシタ電極構造を容易く実現でき
る金属−絶縁体−金属（ＭＩＭ）構造の薄膜キャパシタ
構造を用いる。
シタ電極の抵抗を減少させて周波数依存性を小さくしよ
うとする研究努力に鑑みるとき極めて適しないもので、
かかる理由で高速のキャパシタが求められる半導体素子
では主に低抵抗のキャパシタ電極構造を容易く実現でき
る金属−絶縁体−金属（ＭＩＭ）構造の薄膜キャパシタ
構造を用いる。
【０００４】また、前記金属−絶縁体−金属（ＭＩＭ）
構造の薄膜キャパシタは電圧や温度によるキャパシタン
ス変化率が低く極めて良好な電気的特性を表すので精密
なアナログ半導体装置に大いに適用される。一方、前記
キャパシタは多くの情報が処理できるように大容量化さ
れつつ、このためにキャパシタ電極間に挿入される誘電
膜の厚さを減少させたり、誘電率の高い物質で誘電膜を
構成したりキャパシタ電極の面積を増加させたり研究が
盛んである。
構造の薄膜キャパシタは電圧や温度によるキャパシタン
ス変化率が低く極めて良好な電気的特性を表すので精密
なアナログ半導体装置に大いに適用される。一方、前記
キャパシタは多くの情報が処理できるように大容量化さ
れつつ、このためにキャパシタ電極間に挿入される誘電
膜の厚さを減少させたり、誘電率の高い物質で誘電膜を
構成したりキャパシタ電極の面積を増加させたり研究が
盛んである。
【０００５】そして、半導体製造工程では半導体素子の
高集積化と微細製造技術の発展につれ多層配線工程が進
行されており、前記金属−絶縁膜−金属（ＭＩＭ）構造
の薄膜キャパシタ製造工程が多層配線工程に伴って一緒
に行われる。図６ないし図９はこのような多層配線工程
に伴って金属−絶縁膜−金属の薄膜キャパシタ構造を形
成する従来の方法を示している。図６を参照すると、既
に形成されている下部構造物を、後続工程により形成さ
れる上部構造物とコンタクトホール（図示せず）を除い
て全ての領域において絶縁させるための層間絶縁膜１０
を形成し、前記層間絶縁膜１０上に前記上部構造物とし
てアルミニウム及び前記アルミニウムのヒロック（hill
-rock）を防止するためのチタン窒化物（ＴｉＮ）を順
次積層させた後、フォト及びエッチング工程で前記アル
ミニウム及びチタン窒化物を選択的に取り除いてキャパ
シタ下部電極１２ａと素子間連結のための第１電極配線
層１２ｂと導電膜１４を形成する。
高集積化と微細製造技術の発展につれ多層配線工程が進
行されており、前記金属−絶縁膜−金属（ＭＩＭ）構造
の薄膜キャパシタ製造工程が多層配線工程に伴って一緒
に行われる。図６ないし図９はこのような多層配線工程
に伴って金属−絶縁膜−金属の薄膜キャパシタ構造を形
成する従来の方法を示している。図６を参照すると、既
に形成されている下部構造物を、後続工程により形成さ
れる上部構造物とコンタクトホール（図示せず）を除い
て全ての領域において絶縁させるための層間絶縁膜１０
を形成し、前記層間絶縁膜１０上に前記上部構造物とし
てアルミニウム及び前記アルミニウムのヒロック（hill
-rock）を防止するためのチタン窒化物（ＴｉＮ）を順
次積層させた後、フォト及びエッチング工程で前記アル
ミニウム及びチタン窒化物を選択的に取り除いてキャパ
シタ下部電極１２ａと素子間連結のための第１電極配線
層１２ｂと導電膜１４を形成する。
【０００６】次いで、図７に示すように、その表面に絶
縁物質を堆積させて絶縁膜１６を形成した後、フォト及
びエッチング工程で前記キャパシタ下部電極１２ａ上部
の前記絶縁膜１６及び導電膜１４を選択的に取り除いて
キャパシタ下部電極１２ａに至るコンタクトホール１８
を形成する。次に、図８に示すように、その表面にＣＶ
Ｄ（Chemical Vapor Deposition）工程によりシリコン
酸化物を堆積させて誘電膜２０を形成した後、フォト及
びエッチング工程で前記第１電極配線層１２ｂ上部の前
記絶縁膜１６及び誘電膜２０を選択的に取り除いてビア
コンタクトホール２４を形成する。
縁物質を堆積させて絶縁膜１６を形成した後、フォト及
びエッチング工程で前記キャパシタ下部電極１２ａ上部
の前記絶縁膜１６及び導電膜１４を選択的に取り除いて
キャパシタ下部電極１２ａに至るコンタクトホール１８
を形成する。次に、図８に示すように、その表面にＣＶ
Ｄ（Chemical Vapor Deposition）工程によりシリコン
酸化物を堆積させて誘電膜２０を形成した後、フォト及
びエッチング工程で前記第１電極配線層１２ｂ上部の前
記絶縁膜１６及び誘電膜２０を選択的に取り除いてビア
コンタクトホール２４を形成する。
【０００７】次いで、図９に示すように、前記第１電極
配線層１２ｂの表面に形成される自然酸化膜などの汚染
物質を除去するためにスパッタリングエッチング工程を
施し、続いて、全面にアルミニウムを蒸着させてからフ
ォト及びエッチング工程を介して前記蒸着されたアルミ
ニウムを選択的に取り除いてキャパシタ上部電極２６ａ
と第２電極配線層２６ｂとを形成する。この際、前記ス
パッタリングエッチング工程でキャパシタ下部電極１２
ａ上部に沈積した誘電膜２０が露出された状態でスパッ
タリングエッチングが施されるので前記誘電膜も一部エ
ッチングされて同図の符号２８のようにその表面が荒く
なることで誘電膜の均一度が劣り、且つ酷い場合は漏れ
電流が生じられる。
配線層１２ｂの表面に形成される自然酸化膜などの汚染
物質を除去するためにスパッタリングエッチング工程を
施し、続いて、全面にアルミニウムを蒸着させてからフ
ォト及びエッチング工程を介して前記蒸着されたアルミ
ニウムを選択的に取り除いてキャパシタ上部電極２６ａ
と第２電極配線層２６ｂとを形成する。この際、前記ス
パッタリングエッチング工程でキャパシタ下部電極１２
ａ上部に沈積した誘電膜２０が露出された状態でスパッ
タリングエッチングが施されるので前記誘電膜も一部エ
ッチングされて同図の符号２８のようにその表面が荒く
なることで誘電膜の均一度が劣り、且つ酷い場合は漏れ
電流が生じられる。
【０００８】これを解決するために前記誘電膜２０の厚
さを１０００オングストローム以上に沈積することもあ
るが（日本国特開平５−２９９５８１号では１３００オ
ングストローム程度の厚さの酸化膜を使用する）、この
ような場合には誘電膜の厚さが大きく増加するので単位
面積当たりキャパシタ容量が大きく減少する。このよう
に従来の薄膜キャパシタ製造方法は、多層配線の際キャ
パシタの誘電膜を均一に形成すると共に１０００オング
ストローム以下に薄膜化することが困るので高速、大容
量のキャパシタが求められる素子には適用し難い問題点
があった。
さを１０００オングストローム以上に沈積することもあ
るが（日本国特開平５−２９９５８１号では１３００オ
ングストローム程度の厚さの酸化膜を使用する）、この
ような場合には誘電膜の厚さが大きく増加するので単位
面積当たりキャパシタ容量が大きく減少する。このよう
に従来の薄膜キャパシタ製造方法は、多層配線の際キャ
パシタの誘電膜を均一に形成すると共に１０００オング
ストローム以下に薄膜化することが困るので高速、大容
量のキャパシタが求められる素子には適用し難い問題点
があった。
【０００９】
【発明が解決しようとする課題】従って、本発明はかか
る従来の問題点を解決するために創出されたもので、そ
の目的はキャパシタ誘電膜を均一に形成すると共に薄膜
化を可能にすることによって、高速、かつ大容量の薄膜
キャパシタを製造できる半導体素子の薄膜キャパシタ製
造方法を提供することにある。
る従来の問題点を解決するために創出されたもので、そ
の目的はキャパシタ誘電膜を均一に形成すると共に薄膜
化を可能にすることによって、高速、かつ大容量の薄膜
キャパシタを製造できる半導体素子の薄膜キャパシタ製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体素子の薄膜キャパシタ製造方法は、第
１電極配線層及び第２電極配線層に多層配線する半導体
素子の製造方法において、前記第１電極配線層を形成す
ることと同時にキャパシタ下部電極を形成する段階と、
前記キャパシタ下部電極と接触するように誘電膜を形成
する段階と、前記誘電膜上にキャパシタ上部電極を形成
する段階と、前記第１電極配線層の表面を露出させてビ
アコンタクトホールを形成する段階と、その表面の自然
酸化膜を取り除く段階と、前記第１電極配線層と接触す
る第２電極配線層を形成することと同時に前記キャパシ
タ上部電極と接触するキャパシタ保護層を形成する段階
とを含むことを特徴とする。
の本発明の半導体素子の薄膜キャパシタ製造方法は、第
１電極配線層及び第２電極配線層に多層配線する半導体
素子の製造方法において、前記第１電極配線層を形成す
ることと同時にキャパシタ下部電極を形成する段階と、
前記キャパシタ下部電極と接触するように誘電膜を形成
する段階と、前記誘電膜上にキャパシタ上部電極を形成
する段階と、前記第１電極配線層の表面を露出させてビ
アコンタクトホールを形成する段階と、その表面の自然
酸化膜を取り除く段階と、前記第１電極配線層と接触す
る第２電極配線層を形成することと同時に前記キャパシ
タ上部電極と接触するキャパシタ保護層を形成する段階
とを含むことを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面に基づき本発明の
望ましい一実施の形態として示した製造方法をさらに詳
しく説明する。図１ないし図５は本発明による半導体素
子の薄膜キャパシタ製造方法の一実施の形態によって金
属−絶縁膜−金属構造をもつ薄膜キャパシタを製造する
工程順序を示す。
望ましい一実施の形態として示した製造方法をさらに詳
しく説明する。図１ないし図５は本発明による半導体素
子の薄膜キャパシタ製造方法の一実施の形態によって金
属−絶縁膜−金属構造をもつ薄膜キャパシタを製造する
工程順序を示す。
【００１２】まず、図１に示すように、シリコン基板に
既に形成されている各種下部構造物を図１から図５に亘
る後続工程により形成される上部構造物とコンタクトホ
ール（図示せず）を除いて全ての領域で電気的に絶縁す
るようにするための層間絶縁膜１１０を形成する。この
とき、前記層間絶縁膜１１０を構成する絶縁物質として
は、ＨＴＯ(High Temperature Oxide)やＢＰＳＧ(Boro-
Phospho SilicatedGlass)などが用いられる。続いて、
前記層間絶縁膜１１０上部にアルミニウム、アルミニウ
ム合金のうちいずれかの一つを蒸着させて金属膜を形成
し、その上に前記アルミニウムのヒロックを防ぐための
チタン窒化物（ＴｉＮ）を順次に積層させた後、フォト
及びエッチング工程により前記金属膜及びチタン窒化物
を選択的に取り除くことによりキャパシタ下部電極１１
２ａと素子間連結のための第１電極配線層１１２ｂ及び
第１導電膜１１４を形成する。
既に形成されている各種下部構造物を図１から図５に亘
る後続工程により形成される上部構造物とコンタクトホ
ール（図示せず）を除いて全ての領域で電気的に絶縁す
るようにするための層間絶縁膜１１０を形成する。この
とき、前記層間絶縁膜１１０を構成する絶縁物質として
は、ＨＴＯ(High Temperature Oxide)やＢＰＳＧ(Boro-
Phospho SilicatedGlass)などが用いられる。続いて、
前記層間絶縁膜１１０上部にアルミニウム、アルミニウ
ム合金のうちいずれかの一つを蒸着させて金属膜を形成
し、その上に前記アルミニウムのヒロックを防ぐための
チタン窒化物（ＴｉＮ）を順次に積層させた後、フォト
及びエッチング工程により前記金属膜及びチタン窒化物
を選択的に取り除くことによりキャパシタ下部電極１１
２ａと素子間連結のための第１電極配線層１１２ｂ及び
第１導電膜１１４を形成する。
【００１３】次に、図２に示すように、その表面にＬＴ
Ｏ（Low Temperature Oxide）やＳＯＧ(Spin On Glass)
を堆積させて金属層間絶縁膜１１６を形成し、前記金属
層間絶縁膜１１６上部に第１フォトレジストパターン１
１７を形成し、これをマスクとして用いて前記キャパシ
タ下部電極１１２ａの上部の金属層間絶縁膜１１６を選
択的にエッチングすることによってコンタクトホール１
１８を形成する。前記エッチング工程は、例えば１次湿
式エッチング実施後２次乾式エッチングを施すなどの二
つのエッチング工程を適切に組み合わせるとか、乾式エ
ッチングだけ実施して所望の構造が得られるようにす
る。
Ｏ（Low Temperature Oxide）やＳＯＧ(Spin On Glass)
を堆積させて金属層間絶縁膜１１６を形成し、前記金属
層間絶縁膜１１６上部に第１フォトレジストパターン１
１７を形成し、これをマスクとして用いて前記キャパシ
タ下部電極１１２ａの上部の金属層間絶縁膜１１６を選
択的にエッチングすることによってコンタクトホール１
１８を形成する。前記エッチング工程は、例えば１次湿
式エッチング実施後２次乾式エッチングを施すなどの二
つのエッチング工程を適切に組み合わせるとか、乾式エ
ッチングだけ実施して所望の構造が得られるようにす
る。
【００１４】次に、図３に示すように、前記第１フォト
レジストパターンを取り除いてその表面にＣＶＤ法によ
りシリコン酸化膜およびシリコン窒化膜のうちいずれか
の一つを約５００〜１０００オングストローム程度の厚
さに堆積させて誘電膜１２０を形成する。続いて、前記
誘電膜１２０上にアルミニウム、アルミニウム合金、銅
及び銅合金のうちいずれかの一つを約５００〜６０００
オングストローム程度の厚さに蒸着させて金属膜を形成
してから前記金属膜をフォト及びエッチング工程で選択
的に取り除いてキャパシタ上部電極１２２を形成する。
レジストパターンを取り除いてその表面にＣＶＤ法によ
りシリコン酸化膜およびシリコン窒化膜のうちいずれか
の一つを約５００〜１０００オングストローム程度の厚
さに堆積させて誘電膜１２０を形成する。続いて、前記
誘電膜１２０上にアルミニウム、アルミニウム合金、銅
及び銅合金のうちいずれかの一つを約５００〜６０００
オングストローム程度の厚さに蒸着させて金属膜を形成
してから前記金属膜をフォト及びエッチング工程で選択
的に取り除いてキャパシタ上部電極１２２を形成する。
【００１５】この際、前記キャパシタ上部電極１２２の
厚さは後続工程のためにシリコン基板との段差があまり
大きく増加しないように調節するのが望ましいが、本実
施例では前記キャパシタ下部電極の厚さより厚くないよ
うにする。そして、図４に示すように、前記結果物の表
面に第２フォトレジストパターン１２３を形成し、これ
をマスクとして用いて前記第１電極配線層１１２ｂ上部
の金属層間絶縁膜１１６および誘電膜１２０を選択的に
エッチングすることでビア（via）コンタクトホール１
２４を形成する。前記エッチング工程は図２の前記コン
タクトホールを形成する時と同様に１次湿式エッチング
を実施してから２次乾式エッチングを行うなど二つのエ
ッチング工程を適切に組み合わせるとか、乾式エッチン
グのみで所望の構造を得られるようにする。
厚さは後続工程のためにシリコン基板との段差があまり
大きく増加しないように調節するのが望ましいが、本実
施例では前記キャパシタ下部電極の厚さより厚くないよ
うにする。そして、図４に示すように、前記結果物の表
面に第２フォトレジストパターン１２３を形成し、これ
をマスクとして用いて前記第１電極配線層１１２ｂ上部
の金属層間絶縁膜１１６および誘電膜１２０を選択的に
エッチングすることでビア（via）コンタクトホール１
２４を形成する。前記エッチング工程は図２の前記コン
タクトホールを形成する時と同様に１次湿式エッチング
を実施してから２次乾式エッチングを行うなど二つのエ
ッチング工程を適切に組み合わせるとか、乾式エッチン
グのみで所望の構造を得られるようにする。
【００１６】また、図５に示されているように、前記第
２フォトレジストパターン１２３を取り除いた後、後続
工程で形成される第２電極配線層１２６ｂのステップカ
バレージを向上させ、前記第１電極配線層１１２ｂ表面
に形成される自然酸化膜などの汚染物質を取り除いて第
１電極配線層１１２ｂと第２電極配線層１２６ｂとの間
の界面抵抗を減少させるとともに前記ビアコンタクトホ
ール１２４の角部分を緩やかにするために不活性気体
中、例えばアルゴンイオン（Ａｒ）を用いてスパッタリ
ングエッチング工程を実施する。
２フォトレジストパターン１２３を取り除いた後、後続
工程で形成される第２電極配線層１２６ｂのステップカ
バレージを向上させ、前記第１電極配線層１１２ｂ表面
に形成される自然酸化膜などの汚染物質を取り除いて第
１電極配線層１１２ｂと第２電極配線層１２６ｂとの間
の界面抵抗を減少させるとともに前記ビアコンタクトホ
ール１２４の角部分を緩やかにするために不活性気体
中、例えばアルゴンイオン（Ａｒ）を用いてスパッタリ
ングエッチング工程を実施する。
【００１７】前記スパッタリングエッチング工程を従来
と比べて見れば、まず従来の場合には誘電膜を形成した
後、誘電膜が露出された状態で実施されることによりキ
ャパシタ上部電極と下部電極間に挿入された誘電膜の表
面が損傷されて（図８及び図９）酷い場合には漏れ電流
が発生し、またこれを防止するためには損傷分を考慮し
て前記誘電膜の厚さを１０００オングストローム以上に
形成しなければならないので高集積、大容量キャパシタ
を製造することが難しかったが、本発明では前記キャパ
シタ上部電極１２２がスパッタリングエッチング工程に
対するマスク役割を果たすので前記誘電膜の損傷無しに
薄膜化を実現することによりキャパシタの高集積化及び
大容量化を実現できる。
と比べて見れば、まず従来の場合には誘電膜を形成した
後、誘電膜が露出された状態で実施されることによりキ
ャパシタ上部電極と下部電極間に挿入された誘電膜の表
面が損傷されて（図８及び図９）酷い場合には漏れ電流
が発生し、またこれを防止するためには損傷分を考慮し
て前記誘電膜の厚さを１０００オングストローム以上に
形成しなければならないので高集積、大容量キャパシタ
を製造することが難しかったが、本発明では前記キャパ
シタ上部電極１２２がスパッタリングエッチング工程に
対するマスク役割を果たすので前記誘電膜の損傷無しに
薄膜化を実現することによりキャパシタの高集積化及び
大容量化を実現できる。
【００１８】次いで、前記スパッタリングエッチング工
程後、その表面にアルミニウム、アルミニウム合金、銅
及び銅合金のうちいずれかの一つを蒸着させて金属膜を
形成し、フォト及びエッチング工程を実施して前記蒸着
した金属膜を選択的に取り除くことによりキャパシタ上
部電極１２２を保護するためのキャパシタ保護層１２６
ａと第２電極配線層１２６ｂを形成する。この際、前記
キャパシタ保護層１２６ａは前記キャパシタ上部電極１
２２を全く覆うようにして前記キャパシタ上部電極１２
２のヒロック発生と腐食を防止する。一方、前記キャパ
シタ保護層１２６ａ及び第２電極配線層１２６ｂ形成工
程前後に保護金属膜を形成するとかヒロック防止用第２
導電膜１２８を形成する工程を加えることができる。
程後、その表面にアルミニウム、アルミニウム合金、銅
及び銅合金のうちいずれかの一つを蒸着させて金属膜を
形成し、フォト及びエッチング工程を実施して前記蒸着
した金属膜を選択的に取り除くことによりキャパシタ上
部電極１２２を保護するためのキャパシタ保護層１２６
ａと第２電極配線層１２６ｂを形成する。この際、前記
キャパシタ保護層１２６ａは前記キャパシタ上部電極１
２２を全く覆うようにして前記キャパシタ上部電極１２
２のヒロック発生と腐食を防止する。一方、前記キャパ
シタ保護層１２６ａ及び第２電極配線層１２６ｂ形成工
程前後に保護金属膜を形成するとかヒロック防止用第２
導電膜１２８を形成する工程を加えることができる。
【００１９】
【発明の効果】以上述べたように、本発明の半導体素子
の薄膜キャパシタ製造方法では、前記誘電膜及びキャパ
シタ上部電極形成後前記キャパシタ上部電極によりキャ
パシタ上、下部電極間に挿入される誘電膜を保護する状
態で前記キャパシタ上部電極及び第１電極配線層の表面
にある酸化膜を含む不純物を除去するので、前記スパッ
タリングエッチング工程によりいろいろな効果、すなわ
ち第２電極配線層のステップカバレージを向上させ、前
記第１電極配線層と第２電極配線層との間の界面抵抗を
減少させ、前記ビアコンタクトホールの角部分を緩やか
に作ることができるばかりでなく、前記キャパシタの誘
電膜が損傷されることを防ぐことによって前記誘電膜の
厚さを薄く維持して所望の容量を有する薄膜キャパシタ
を製造できる効果を奏する。
の薄膜キャパシタ製造方法では、前記誘電膜及びキャパ
シタ上部電極形成後前記キャパシタ上部電極によりキャ
パシタ上、下部電極間に挿入される誘電膜を保護する状
態で前記キャパシタ上部電極及び第１電極配線層の表面
にある酸化膜を含む不純物を除去するので、前記スパッ
タリングエッチング工程によりいろいろな効果、すなわ
ち第２電極配線層のステップカバレージを向上させ、前
記第１電極配線層と第２電極配線層との間の界面抵抗を
減少させ、前記ビアコンタクトホールの角部分を緩やか
に作ることができるばかりでなく、前記キャパシタの誘
電膜が損傷されることを防ぐことによって前記誘電膜の
厚さを薄く維持して所望の容量を有する薄膜キャパシタ
を製造できる効果を奏する。
【図１】 本発明の一実施の形態として示した半導体素
子の薄膜キャパシタ製造方法のうち層間絶縁膜上に第１
電極配線層とキャパシタ下部電極の形成方法を示す断面
図である。
子の薄膜キャパシタ製造方法のうち層間絶縁膜上に第１
電極配線層とキャパシタ下部電極の形成方法を示す断面
図である。
【図２】 本発明の一実施の形態として示した半導体素
子の薄膜キャパシタ製造方法のうち、絶縁膜とコンタク
トホールの形成方法を示す断面図である。
子の薄膜キャパシタ製造方法のうち、絶縁膜とコンタク
トホールの形成方法を示す断面図である。
【図３】 本発明の一実施の形態として示した半導体素
子の薄膜キャパシタ製造方法のうち、前記誘電膜と前記
キャパシタ上部電極の形成方法を示す断面図である。
子の薄膜キャパシタ製造方法のうち、前記誘電膜と前記
キャパシタ上部電極の形成方法を示す断面図である。
【図４】 本発明の一実施の形態として示した半導体素
子の薄膜キャパシタ製造方法のうち、ビアコンタクトホ
ールの形成方法を示す断面図である。
子の薄膜キャパシタ製造方法のうち、ビアコンタクトホ
ールの形成方法を示す断面図である。
【図５】 本発明の一実施の形態として示した半導体素
子の薄膜キャパシタ製造方法のうち、第２電極配線層と
キャパシタ保護層の形成方法を示す断面図である。
子の薄膜キャパシタ製造方法のうち、第２電極配線層と
キャパシタ保護層の形成方法を示す断面図である。
【図６】 従来の技術による半導体素子の薄膜キャパシ
タ製造方法のうち層間絶縁膜上に第１電極配線層とキャ
パシタ下部電極の形成方法を示す断面図である。
タ製造方法のうち層間絶縁膜上に第１電極配線層とキャ
パシタ下部電極の形成方法を示す断面図である。
【図７】 従来の技術による半導体素子の薄膜キャパシ
タ製造方法のうち絶縁膜とコンタクトホールの形成方法
を示す断面図である。
タ製造方法のうち絶縁膜とコンタクトホールの形成方法
を示す断面図である。
【図８】 従来の技術による半導体素子の薄膜キャパシ
タ製造方法のうち誘電膜とビアコンタクトホールの形成
方法を示す断面図である。
タ製造方法のうち誘電膜とビアコンタクトホールの形成
方法を示す断面図である。
【図９】 従来の技術による半導体素子の薄膜キャパシ
タ製造方法のうち第２電極配線層とキャパシタ上部電極
の形成方法を示す断面図である。
タ製造方法のうち第２電極配線層とキャパシタ上部電極
の形成方法を示す断面図である。
１１０ 層間絶縁膜 １１２ａ キャパシタ下部電極 １１２ｂ 第１電極配線層 １１４ 第１導電膜 １１６ 金属層間絶縁膜 １１８ コンタクトホール １２０ 誘電膜 １２２ キャパシタ保護層 １２４ ビアコンタクトホール １２６ａ キャパシタ上部電極 １２６ｂ 第２電極配線層 １２８ 第２導電膜
Claims (12)
- 【請求項１】 第１電極配線層及び第２電極配線層に多
層配線する半導体素子の製造方法において、前記第１電
極配線層を形成することと同時にキャパシタ下部電極を
形成する段階と、前記キャパシタ下部電極と接触するよ
うに誘電膜を形成する段階と、前記誘電膜上にキャパシ
タ上部電極を形成する段階と、前記第１電極配線層の表
面を露出させてビアコンタクトホールを形成する段階
と、前記結果物表面の自然酸化膜を取り除く段階と、前
記第１電極配線層と接触する第２電極配線層を形成する
ことと同時に前記キャパシタ上部電極と接触するキャパ
シタ保護層を形成する段階とを含むことを特徴とする半
導体素子の薄膜キャパシタ製造方法。 - 【請求項２】 前記第１電極配線層と前記キャパシタ下
部電極を形成する段階と前記誘電膜を形成する段階との
間に第１電極配線層と前記キャパシタ下部電極の上部の
ヒロックを防止するための第１導電膜を形成する段階を
さらに含むことを特徴とする請求項１に記載の半導体素
子の薄膜キャパシタ製造方法。 - 【請求項３】 前記キャパシタ上部電極及び前記キャパ
シタ下部電極は金属物質からなることを特徴とする請求
項１に記載の半導体素子の薄膜キャパシタ製造方法。 - 【請求項４】 前記キャパシタ下部電極と前記誘電膜と
が接触するようにする段階は、前記第１電極配線層およ
び前記キャパシタ下部電極の形成後、その表面に金属層
間絶縁膜を形成する段階と、前記キャパシタ下部電極上
部の金属層間絶縁膜を選択的に取り除いてコンタクトホ
ールを形成する段階と、その表面に誘電膜を堆積させる
段階とを含むことを特徴とする請求項１に記載の半導体
素子の薄膜キャパシタ製造方法。 - 【請求項５】 前記誘電膜の厚さが５００〜１０００オ
ングストローム程度であることを特徴とする請求項１に
記載の半導体素子の薄膜キャパシタ製造方法。 - 【請求項６】 前記誘電膜はシリコン酸化物からなるこ
とを特徴とする請求項１または５に記載の半導体素子の
薄膜キャパシタ製造方法。 - 【請求項７】 前記誘電膜はシリコン窒化物からなるこ
とを特徴とする請求項１または５に記載の半導体素子の
薄膜キャパシタ製造方法。 - 【請求項８】 前記キャパシタ上部電極の厚さは前記キ
ャパシタ下部電極の厚さに等しいかもしくは小さいこと
を特徴とする請求項１または３に記載の半導体素子の薄
膜キャパシタ製造方法。 - 【請求項９】 前記キャパシタ上部電極の厚さは５００
〜６０００オングストローム程度であることを特徴とす
る請求項１または３に記載の半導体素子の薄膜キャパシ
タ製造方法。 - 【請求項１０】 前記第２電極配線層及び前記キャパシ
タ保護層形成後、その表面にヒロックを防止するための
第２導電膜を形成する段階をさらに含むことを特徴とす
る請求項１に記載の半導体素子の薄膜キャパシタ製造方
法。 - 【請求項１１】 前記キャパシタ保護層は前記キャパシ
タ上部電極を完全に覆うようになされることを特徴とす
る請求項１に記載の半導体素子の薄膜キャパシタ製造方
法。 - 【請求項１２】 前記第２導電膜はチタン窒化物からな
ることを特徴とする請求項１０に記載の半導体素子の薄
膜キャパシタ製造方法。
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