JPH10209381A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH10209381A JPH10209381A JP9010651A JP1065197A JPH10209381A JP H10209381 A JPH10209381 A JP H10209381A JP 9010651 A JP9010651 A JP 9010651A JP 1065197 A JP1065197 A JP 1065197A JP H10209381 A JPH10209381 A JP H10209381A
- Authority
- JP
- Japan
- Prior art keywords
- operation mode
- switching
- evaluation
- master slice
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】マスタスライス工程で動作モードが設定されて
も、わずかな回路付加により、容易に設定された動作モ
ード以外の動作モードとすることができ、かつ誤動作の
発生を防止する。 【解決手段】組立て不可の場所に設けられ製品完成時に
は使用されない評価用パッド３１及び切換回路３２を含
み、この評価用パッド３１に所定のレベルの電位を与え
てマスタスライス工程で設定された動作モードをこの動
作モード以外の動作モードに切換える評価用モード切換
手段３を設ける。
も、わずかな回路付加により、容易に設定された動作モ
ード以外の動作モードとすることができ、かつ誤動作の
発生を防止する。 【解決手段】組立て不可の場所に設けられ製品完成時に
は使用されない評価用パッド３１及び切換回路３２を含
み、この評価用パッド３１に所定のレベルの電位を与え
てマスタスライス工程で設定された動作モードをこの動
作モード以外の動作モードに切換える評価用モード切換
手段３を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に複数の動作モードの中から所定の動作モードを
選択する手段を備えたマスクスライス型の半導体集積回
路に関する。
し、特に複数の動作モードの中から所定の動作モードを
選択する手段を備えたマスクスライス型の半導体集積回
路に関する。
【０００２】
【従来の技術】近年のこの種の半導体集積回路にはさま
ざまな動作モードが存在する。そしてこれらの動作モー
ドは拡散時または組立時に選択されそれぞれに品種展開
される。この品種展開はユーザの要求によって行われる
ため、モード切り替えはなるべく後ろの工程（例えば組
立時のボンディングオプション）で行われるのがよい。
ざまな動作モードが存在する。そしてこれらの動作モー
ドは拡散時または組立時に選択されそれぞれに品種展開
される。この品種展開はユーザの要求によって行われる
ため、モード切り替えはなるべく後ろの工程（例えば組
立時のボンディングオプション）で行われるのがよい。
【０００３】図３は従来の半導体集積回路の一例（第１
の例）を示す平面模式図である。
の例）を示す平面模式図である。
【０００４】半導体チップ１ａには、モード切換用パッ
ド１１ａ〜１１ｃが設けられ、この半導体チップ１ａの
周囲に設けられたリードフレームの電源電位供給用パッ
ド４及び接地電位供給用パッド５のうちの一方とモード
切換用パッド１１ａ〜１１ｃとの間をボンディング線６
で接続することにより動作モードが選択，設定される。
モード切換用パッド１１ａは動作モード信号ＭＯＤ１を
高レベル又は低レベルとし、同様に、１１ｂはＭＯＤ
２、１１ｃはＭＯＤ３を高レベル又は低レベルとする。
ド１１ａ〜１１ｃが設けられ、この半導体チップ１ａの
周囲に設けられたリードフレームの電源電位供給用パッ
ド４及び接地電位供給用パッド５のうちの一方とモード
切換用パッド１１ａ〜１１ｃとの間をボンディング線６
で接続することにより動作モードが選択，設定される。
モード切換用パッド１１ａは動作モード信号ＭＯＤ１を
高レベル又は低レベルとし、同様に、１１ｂはＭＯＤ
２、１１ｃはＭＯＤ３を高レベル又は低レベルとする。
【０００５】このようにして、この半導体集積回路で
は、３種類の動作モード信号ＭＯＤ１〜ＭＯＤ３の組合
せにより、２の３乗、すなわち８通りの品種を区分し選
択，設定することができる。
は、３種類の動作モード信号ＭＯＤ１〜ＭＯＤ３の組合
せにより、２の３乗、すなわち８通りの品種を区分し選
択，設定することができる。
【０００６】しかし動作モードの多様化に伴い、その切
換えのために必要となってくるパッドの数も増えてしま
う。またその一方ではコスト低減のためにチップの縮小
化が進み、組み立て条件やリードフレームの形状も制限
され、多くの動作モード切換えパッドを自由な組み合わ
せで電源電位供給用リード端子４及び接地電位供給用リ
ード端子５とボンディング接続することは不可能になっ
てきている。
換えのために必要となってくるパッドの数も増えてしま
う。またその一方ではコスト低減のためにチップの縮小
化が進み、組み立て条件やリードフレームの形状も制限
され、多くの動作モード切換えパッドを自由な組み合わ
せで電源電位供給用リード端子４及び接地電位供給用リ
ード端子５とボンディング接続することは不可能になっ
てきている。
【０００７】このためやむを得ず、いくつかの動作モー
ドは拡散時のマスタスライス工程にて動作を切換えねば
ならない状況がある。この場合、半導体チップが出来上
がってしまった後では、評価の際、同一チップをそれぞ
れの動作モードに切換えて行うことは出来ない。
ドは拡散時のマスタスライス工程にて動作を切換えねば
ならない状況がある。この場合、半導体チップが出来上
がってしまった後では、評価の際、同一チップをそれぞ
れの動作モードに切換えて行うことは出来ない。
【０００８】これらの対策として考えられたものの中
に、特開平４−１７３５６号公報記載のようなテストモ
ードにエントリーして動作モードを切換える方法（第２
の例）や、特開平８−２２６９４号公報記載のようなヒ
ューズをカットして動作モードを切換える方法（第３の
例）がある。
に、特開平４−１７３５６号公報記載のようなテストモ
ードにエントリーして動作モードを切換える方法（第２
の例）や、特開平８−２２６９４号公報記載のようなヒ
ューズをカットして動作モードを切換える方法（第３の
例）がある。
【０００９】
【発明が解決しようとする課題】上述した従来の第２の
例では、テストモードにエントリーして動作モード切換
えを行う構成となっているので、そのための回路があら
かじめ必要となり、またテストモードにエントリーさせ
るためのテストプログラムの修正も必要である。また実
際にテストモードにエントリーしてモードが切換わって
いるか確認するのが難しく、逆に必要のない時に誤エン
トリーしてモードが切換わってしまう可能性もある。ま
た、第３の例では、ヒューズをカットして動作モードの
切換えを行う構成となっているので、ヒューズを切断す
るための装置や条件出しが必要であり、その場で簡単に
動作モードを切換えることは出来ない。また一度ヒュー
ズを切断してしまったら元の動作モードに戻すことは出
来ない。
例では、テストモードにエントリーして動作モード切換
えを行う構成となっているので、そのための回路があら
かじめ必要となり、またテストモードにエントリーさせ
るためのテストプログラムの修正も必要である。また実
際にテストモードにエントリーしてモードが切換わって
いるか確認するのが難しく、逆に必要のない時に誤エン
トリーしてモードが切換わってしまう可能性もある。ま
た、第３の例では、ヒューズをカットして動作モードの
切換えを行う構成となっているので、ヒューズを切断す
るための装置や条件出しが必要であり、その場で簡単に
動作モードを切換えることは出来ない。また一度ヒュー
ズを切断してしまったら元の動作モードに戻すことは出
来ない。
【００１０】本発明の目的は、マスタスライスの工程で
動作モードが設定されていても、わずかな回路を付加す
るだけで容易に設定外の動作モードに切換えることがで
き、かつ誤動作の発生を防止することができる半導体集
積回路を提供することにある。
動作モードが設定されていても、わずかな回路を付加す
るだけで容易に設定外の動作モードに切換えることがで
き、かつ誤動作の発生を防止することができる半導体集
積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップに形成され、マスタスライスの工程で
複数の動作モードのうちの所定の動作モードを選択，設
定するマスタスライス動作モード設定手段と、組立て不
可の場所に設けられ製品完成時には使用されない評価用
パッド及び切換回路を含み前記評価用パッドに所定のレ
ベルの電位を与えて前記マスタスライス動作モード設定
手段で設定された動作モードをこの動作モード以外の動
作モードに切換える評価用モード切換手段とを有してい
る。
は、半導体チップに形成され、マスタスライスの工程で
複数の動作モードのうちの所定の動作モードを選択，設
定するマスタスライス動作モード設定手段と、組立て不
可の場所に設けられ製品完成時には使用されない評価用
パッド及び切換回路を含み前記評価用パッドに所定のレ
ベルの電位を与えて前記マスタスライス動作モード設定
手段で設定された動作モードをこの動作モード以外の動
作モードに切換える評価用モード切換手段とを有してい
る。
【００１２】また、前記マスタスライス動作モード設定
手段が、動作モードを設定する第１のスイッチと、動作
モード切換用の第２のスイッチと、前記第１及び第２の
スイッチの論理処理を行う論理ゲートとを含み、前記切
換回路が、前記評価用パッドに与えられた電位と対応す
るレベルを伝達し保持する回路と、この回路の出力信号
を受ける前記第２のスイッチ回路とを含んで構成され
る。
手段が、動作モードを設定する第１のスイッチと、動作
モード切換用の第２のスイッチと、前記第１及び第２の
スイッチの論理処理を行う論理ゲートとを含み、前記切
換回路が、前記評価用パッドに与えられた電位と対応す
るレベルを伝達し保持する回路と、この回路の出力信号
を受ける前記第２のスイッチ回路とを含んで構成され
る。
【００１３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１４】図１は本発明の一実施の形態を示すブロッ
ク図である。
ク図である。
【００１５】この実施の形態は、半導体チップ１に形成
され、マスタスライスの工程で複数の動作モードのうち
の所定の動作モード（動作モード信号ＭＯＤにより決ま
る）を選択，設定するマスタスライス動作モード設定部
２と、組立て不可の場所に設けられ製品完成時には使用
されない評価用パッド３１及び切換回路３２を含み評価
用パッド３１に所定のレベルの電位を与えてマスタスラ
イス動作モード設定部１で設定された動作モードをこの
動作モード以外の動作モードに切換える評価用モード切
換手段とを有する構成となっている。
され、マスタスライスの工程で複数の動作モードのうち
の所定の動作モード（動作モード信号ＭＯＤにより決ま
る）を選択，設定するマスタスライス動作モード設定部
２と、組立て不可の場所に設けられ製品完成時には使用
されない評価用パッド３１及び切換回路３２を含み評価
用パッド３１に所定のレベルの電位を与えてマスタスラ
イス動作モード設定部１で設定された動作モードをこの
動作モード以外の動作モードに切換える評価用モード切
換手段とを有する構成となっている。
【００１６】この実施の形態の具体的な回路例を図２に
示す。
示す。
【００１７】図２の回路では、マスタスライス動作モー
ド設定部２が、動作モードを直接設定する第１のマスタ
スライススイッチＳ１と、動作モード切換用の第２のマ
スタスライススイッチＳ２，Ｓ３と、これら第１，第２
のマスタスライススイッチの論理処理を行うＮＡＮＤゲ
ートＧ１，Ｇ２とを含んで構成され、切換回路３２が、
トランジスタＱ１，Ｑ２及びインバータＩＶ１から成り
評価用パッド３１に与えられた電位と対応するレベルを
伝達し保持する回路と、この回路の出力信号を受けてＮ
ＡＮＤゲートＧ１，Ｇ２に伝達制御する第２のマスタス
ライススイッチＳ２，Ｓ３とを含んで構成される。すな
わち、第２のマスタスライススイッチＳ２，Ｓ３はマス
タスライス動作モード設定部２を切換回路３２とで共用
される。
ド設定部２が、動作モードを直接設定する第１のマスタ
スライススイッチＳ１と、動作モード切換用の第２のマ
スタスライススイッチＳ２，Ｓ３と、これら第１，第２
のマスタスライススイッチの論理処理を行うＮＡＮＤゲ
ートＧ１，Ｇ２とを含んで構成され、切換回路３２が、
トランジスタＱ１，Ｑ２及びインバータＩＶ１から成り
評価用パッド３１に与えられた電位と対応するレベルを
伝達し保持する回路と、この回路の出力信号を受けてＮ
ＡＮＤゲートＧ１，Ｇ２に伝達制御する第２のマスタス
ライススイッチＳ２，Ｓ３とを含んで構成される。すな
わち、第２のマスタスライススイッチＳ２，Ｓ３はマス
タスライス動作モード設定部２を切換回路３２とで共用
される。
【００１８】評価用パッド３１は、製品として組込まれ
完成した時１２はどこにも接続されず（使用されない）
オープン状態である。評価用パッド３１が設置される組
立て不可の場所とは、接続すべきリード端子から位置的
に遠くて接続できないような場所、また他のボンディン
グ線と交差してしまうような場所をいう。評価する時に
は、ピン数の多いセラミックパッケージ等で組めば容易
にボンディングすることが出来る。
完成した時１２はどこにも接続されず（使用されない）
オープン状態である。評価用パッド３１が設置される組
立て不可の場所とは、接続すべきリード端子から位置的
に遠くて接続できないような場所、また他のボンディン
グ線と交差してしまうような場所をいう。評価する時に
は、ピン数の多いセラミックパッケージ等で組めば容易
にボンディングすることが出来る。
【００１９】次にこの実施の形態の動作について、主に
図２を参照して説明する。
図２を参照して説明する。
【００２０】製品（完成品）の状態や評価用パッド３１
がオープン状態のときは、ゲートに電源電位Ｖｃｃを受
けるトランジスタＱ１により節点Ａの電位が接地電位と
なる。従ってインバータＩＶ１の出力端の節点Ｂは高レ
ベルとなり、これをゲートに受けるトランジスタＱ２に
より節点Ａにフィードバックされて高レベルに固定され
る。
がオープン状態のときは、ゲートに電源電位Ｖｃｃを受
けるトランジスタＱ１により節点Ａの電位が接地電位と
なる。従ってインバータＩＶ１の出力端の節点Ｂは高レ
ベルとなり、これをゲートに受けるトランジスタＱ２に
より節点Ａにフィードバックされて高レベルに固定され
る。
【００２１】マスタスライススイッチＳ１〜Ｓ３は拡散
時のマスタスライス工程で接点Ｘ，Ｙの何れか一方に接
続され、ＸまたはＹの２種類の動作モードのうちの一方
を設定する。図２の場合は動作モードはＸであり、マス
タスライススイッチＳ１は接地電位、Ｓ２は電源電位Ｖ
ｃｃ、Ｓ３は節点Ｂに接続されている。
時のマスタスライス工程で接点Ｘ，Ｙの何れか一方に接
続され、ＸまたはＹの２種類の動作モードのうちの一方
を設定する。図２の場合は動作モードはＸであり、マス
タスライススイッチＳ１は接地電位、Ｓ２は電源電位Ｖ
ｃｃ、Ｓ３は節点Ｂに接続されている。
【００２２】ＮＡＮＤゲートＧ１の出力端の節点Ｄは、
マスタスライススイッチＳ１の出力（節点Ｃ）が接地電
位であるので高レベルとなっており、節点Ｂが高レベル
であるので、ＮＡＮＤゲートＧ２の出力の動作モード信
号ＭＯＤは節点Ｃのレベルを反転した低レベルとなる。
すなわち、動作モードＸのときは動作モード信号ＭＯＤ
は低レベルである。また、動作モードＹのときは動作モ
ード信号ＭＯＤは高レベルとなる。
マスタスライススイッチＳ１の出力（節点Ｃ）が接地電
位であるので高レベルとなっており、節点Ｂが高レベル
であるので、ＮＡＮＤゲートＧ２の出力の動作モード信
号ＭＯＤは節点Ｃのレベルを反転した低レベルとなる。
すなわち、動作モードＸのときは動作モード信号ＭＯＤ
は低レベルである。また、動作モードＹのときは動作モ
ード信号ＭＯＤは高レベルとなる。
【００２３】次に、この半導体チップ１が評価用として
組立てられたときの状態とその動作について説明する。
この場合、リードフレーム等に含まれるリード端子は、
製品に使用されるものよりもその数が多くなっていて、
評価用パッド３１もリード端子にボンディング接続され
ている。そしてこの評価用パッド３１が接続されている
リード端子には、高レベル（電源電位）又は低レベル
（接地電位）が供給できるようになっている。
組立てられたときの状態とその動作について説明する。
この場合、リードフレーム等に含まれるリード端子は、
製品に使用されるものよりもその数が多くなっていて、
評価用パッド３１もリード端子にボンディング接続され
ている。そしてこの評価用パッド３１が接続されている
リード端子には、高レベル（電源電位）又は低レベル
（接地電位）が供給できるようになっている。
【００２４】完成品（製品）の状態のときは動作モード
（この場合、動作モードＸ）にしたいときには、評価用
パッド３１はオープン状態のまま、又は低レベル（接地
電位）とする。このときの動作は、前述の動作と同じで
あるので省略する。
（この場合、動作モードＸ）にしたいときには、評価用
パッド３１はオープン状態のまま、又は低レベル（接地
電位）とする。このときの動作は、前述の動作と同じで
あるので省略する。
【００２５】完成品とは異なる動作モード（Ｙ）にする
には、評価用パッド３１が接続されているリード端子に
高レベル（電源電位Ｖｃｃ）を印加する。すると節点Ｂ
は低レベルに固定されるので、ＮＡＮＤゲートＧ２の出
力の動作モード信号ＭＯＤは高レベルとなって動作モー
ドＹとなる。
には、評価用パッド３１が接続されているリード端子に
高レベル（電源電位Ｖｃｃ）を印加する。すると節点Ｂ
は低レベルに固定されるので、ＮＡＮＤゲートＧ２の出
力の動作モード信号ＭＯＤは高レベルとなって動作モー
ドＹとなる。
【００２６】こうして、動作モードＸ及びＹにおける半
導体集積回路の評価を行うことができる。なお上述の例
では、半導体チップ１をリードフレーム等のリード端子
に接続して評価を行うようにしているが、半導体チップ
１のままで行うこともできる。
導体集積回路の評価を行うことができる。なお上述の例
では、半導体チップ１をリードフレーム等のリード端子
に接続して評価を行うようにしているが、半導体チップ
１のままで行うこともできる。
【００２７】
【発明の効果】以上説明したように本発明は、組立て不
可の場所に設けられた製品完成時には使用されない評価
用パッドを含み、この評価用パッドに所定のレベルの電
位を与えてマスタスライスの工程で設定された動作モー
ドをこの動作モード以外の動作モードに切換える評価用
モード切換手段を設けたので、このようなわずかな回路
を設けるだけで、マスタスライスの工程で動作モードが
設定されていても、容易にこの設定された動作モード以
外の動作モードに切換えることができ、また、評価用パ
ッドは製品完成時には使用されないので誤接続、誤エン
トリーもなく、従って誤動作の発生を防止することがで
きる効果がある。
可の場所に設けられた製品完成時には使用されない評価
用パッドを含み、この評価用パッドに所定のレベルの電
位を与えてマスタスライスの工程で設定された動作モー
ドをこの動作モード以外の動作モードに切換える評価用
モード切換手段を設けたので、このようなわずかな回路
を設けるだけで、マスタスライスの工程で動作モードが
設定されていても、容易にこの設定された動作モード以
外の動作モードに切換えることができ、また、評価用パ
ッドは製品完成時には使用されないので誤接続、誤エン
トリーもなく、従って誤動作の発生を防止することがで
きる効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１に示された実施の形態の具体的な回路例を
示す回路図である。
示す回路図である。
【図３】従来の半導体集積回路の一例を示す平面模式図
である。
である。
１，１ａ 半導体チップ ２ マスタスライス動作モード設定部 ３ 評価用モード切換手段 ４ 電源電位供給用リード端子 ５ 接地電位供給用リード端子 ６ ボンディング線 １１ａ〜１１ｃ モード切換用パッド ３１ 評価用パッド ３２ 切換回路
Claims (2)
- 【請求項１】 半導体チップに形成され、マスタスライ
スの工程で複数の動作モードのうちの所定の動作モード
を選択，設定するマスタスライス動作モード設定手段
と、組立て不可の場所に設けられ製品完成時には使用さ
れない評価用パッド及び切換回路を含み前記評価用パッ
ドに所定のレベルの電位を与えて前記マスタスライス動
作モード設定手段で設定された動作モードをこの動作モ
ード以外の動作モードに切換える評価用モード切換手段
とを有することを特徴とする半導体集積回路。 - 【請求項２】 前記マスタスライス動作モード設定手段
が、動作モードを設定する第１のスイッチと、動作モー
ド切換用の第２のスイッチと、前記第１及び第２のスイ
ッチの論理処理を行う論理ゲートとを含み、前記切換回
路が、前記評価用パッドに与えられた電位と対応するレ
ベルを伝達し保持する回路と、この回路の出力信号を受
ける前記第２のスイッチ回路とを含んで構成された請求
項１記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010651A JP2885213B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体集積回路 |
| EP98101071A EP0855742A1 (en) | 1997-01-23 | 1998-01-22 | Semiconductor integrated circuit device produced from master slice and having operation mode easily changeable after selection on master slice |
| KR1019980002138A KR100304001B1 (ko) | 1997-01-23 | 1998-01-23 | 마스터슬라이스로부터제조되고마스터슬라이스상에서선택후용이하게변환가능한동작모드를갖는반도체집적회로장치 |
| US09/012,189 US6107874A (en) | 1997-01-23 | 1998-01-23 | Semiconductor integrated circuit device produced from master slice and having operation mode easily changeable after selection on master slice |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010651A JP2885213B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209381A true JPH10209381A (ja) | 1998-08-07 |
| JP2885213B2 JP2885213B2 (ja) | 1999-04-19 |
Family
ID=11756137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010651A Expired - Fee Related JP2885213B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6107874A (ja) |
| EP (1) | EP0855742A1 (ja) |
| JP (1) | JP2885213B2 (ja) |
| KR (1) | KR100304001B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184585B1 (en) * | 1997-11-13 | 2001-02-06 | International Rectifier Corp. | Co-packaged MOS-gated device and control integrated circuit |
| JP4132232B2 (ja) * | 1998-06-16 | 2008-08-13 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| FR2787912B1 (fr) | 1998-12-23 | 2001-03-02 | St Microelectronics Sa | Circuit electronique configurable |
| DE60130936T2 (de) * | 2000-03-08 | 2008-07-24 | Matsushita Electric Industrial Co., Ltd., Kadoma | Integrierte Halbleiterschaltung |
| JP2006156929A (ja) | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
| US20050289287A1 (en) * | 2004-06-11 | 2005-12-29 | Seung-Man Shin | Method and apparatus for interfacing between test system and embedded memory on test mode setting operation |
| EP2079109A3 (en) * | 2004-11-05 | 2010-06-30 | Fujitsu Semiconductor Limited | Design method for semiconductor integrated circuit |
| US7868432B2 (en) * | 2006-02-13 | 2011-01-11 | Fairchild Semiconductor Corporation | Multi-chip module for battery power control |
| US7675357B2 (en) * | 2008-01-07 | 2010-03-09 | Azurewave Technologies, Inc. | Multi-system module having functional substrate |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4446390A (en) * | 1981-12-28 | 1984-05-01 | Motorola, Inc. | Low leakage CMOS analog switch circuit |
| JPS62185357A (ja) * | 1986-02-10 | 1987-08-13 | Nec Corp | 論理集積回路 |
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-
1997
- 1997-01-23 JP JP9010651A patent/JP2885213B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-22 EP EP98101071A patent/EP0855742A1/en not_active Withdrawn
- 1998-01-23 US US09/012,189 patent/US6107874A/en not_active Expired - Lifetime
- 1998-01-23 KR KR1019980002138A patent/KR100304001B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6107874A (en) | 2000-08-22 |
| KR19980070801A (ko) | 1998-10-26 |
| JP2885213B2 (ja) | 1999-04-19 |
| KR100304001B1 (ko) | 2001-09-29 |
| EP0855742A1 (en) | 1998-07-29 |
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