JPS6376452A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6376452A JPS6376452A JP61221083A JP22108386A JPS6376452A JP S6376452 A JPS6376452 A JP S6376452A JP 61221083 A JP61221083 A JP 61221083A JP 22108386 A JP22108386 A JP 22108386A JP S6376452 A JPS6376452 A JP S6376452A
- Authority
- JP
- Japan
- Prior art keywords
- ring oscillator
- lsi
- bonding pad
- gate array
- independent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイ型半導体集積回路装置に関する
。
。
従来、ゲートアレイ型半導体集積回路装置は、第４図に
示す様に論理回路を形成する内部セル領域１８、内部セ
ルと外部回路とのインターフェースを司るＩ１０バッフ
ァ１９、およびボンディングパッド２０等から構成され
ている。バイポーラ系のゲートアレイでは、これ以外に
各種の電源発生回路が付加される。
示す様に論理回路を形成する内部セル領域１８、内部セ
ルと外部回路とのインターフェースを司るＩ１０バッフ
ァ１９、およびボンディングパッド２０等から構成され
ている。バイポーラ系のゲートアレイでは、これ以外に
各種の電源発生回路が付加される。
複数個の内部セルを使用して所望の論理機能を実現し、
外部回路と接続する為に工んバッファをパッケージの所
望のリードに対応する位置にレイアウトしてＬＳＩを構
成する。
外部回路と接続する為に工んバッファをパッケージの所
望のリードに対応する位置にレイアウトしてＬＳＩを構
成する。
通常、どの内部セルを使用するか、又内部セル間の配線
、内部セルとＩ１０バッファの接続は、自動配置配線プ
ログラムによシ実行される。
、内部セルとＩ１０バッファの接続は、自動配置配線プ
ログラムによシ実行される。
また、ＬＳＩの製造においては、製造ばらつきは常にあ
シ、この為に動作スピード忙もばらつきが出てくる。こ
のばらつきが規格に入っているかどうかウェハーの状態
でＬＳＩテスター等を用いてテストされる。
シ、この為に動作スピード忙もばらつきが出てくる。こ
のばらつきが規格に入っているかどうかウェハーの状態
でＬＳＩテスター等を用いてテストされる。
テストの方法としては、テストされるＬＳＩ単独の論理
機能でスピードの評価が可能でかつＬＳＩの動作スピー
ドよ、９ＬＳ Ｉテスターの動作スピードが速ければ測
定は可能になる。
機能でスピードの評価が可能でかつＬＳＩの動作スピー
ドよ、９ＬＳ Ｉテスターの動作スピードが速ければ測
定は可能になる。
ＬＳＩの動作スピードがＬＳＩテスターの動作スピード
よシ速い場合のテスト方法の１例として第５図に示した
方法が行なわれている。第５図の例は、ゲートアレイで
はなく専用に設計されたＬＳＩの例である。２１なる部
分にリングオシレターを作シ、このリングオシレターの
発振周波数をＬＳＩテスターの動作スピード以下忙なる
様にインバータの段数を決めておけば、内部セル上の論
理機能およびその動作スピード忙関係なくウェハーの製
造状態をテストできる。
よシ速い場合のテスト方法の１例として第５図に示した
方法が行なわれている。第５図の例は、ゲートアレイで
はなく専用に設計されたＬＳＩの例である。２１なる部
分にリングオシレターを作シ、このリングオシレターの
発振周波数をＬＳＩテスターの動作スピード以下忙なる
様にインバータの段数を決めておけば、内部セル上の論
理機能およびその動作スピード忙関係なくウェハーの製
造状態をテストできる。
上述した第５図の例は、専用設計品であった為に２１な
る部分にボンディングパッドおよびしりバクファが存在
しなかった、したがって前述した方法でウェハーの製造
状態をテストできた。
る部分にボンディングパッドおよびしりバクファが存在
しなかった、したがって前述した方法でウェハーの製造
状態をテストできた。
しかし、ゲートアレイの場合第４図忙示した様にＩ１０
バッファ、ボンディングパッドが規則正しく配置されて
いる為に第５図に示したリングオシレターをレイアウト
するスペースはない。
バッファ、ボンディングパッドが規則正しく配置されて
いる為に第５図に示したリングオシレターをレイアウト
するスペースはない。
また、積極的にこのスペースを設けようとすれば、ボン
ディングパッドおよびリングオシレターのスペースが必
要になシ、これはチップサイズの増加をまねきこの結果
、チップの歩留りを低下させてしまう欠点がある。
ディングパッドおよびリングオシレターのスペースが必
要になシ、これはチップサイズの増加をまねきこの結果
、チップの歩留りを低下させてしまう欠点がある。
さらに１ゲートアレイのすべてのＩ１０端子を使用する
応用も当然起こる。リングオシレターの発振周波数のモ
ンター忙は、最低限１つのパッドが必要忙なる為すべて
のしＣを使用した場合、パッドがなくなりチェックがで
きなるという欠点も起こる。
応用も当然起こる。リングオシレターの発振周波数のモ
ンター忙は、最低限１つのパッドが必要忙なる為すべて
のしＣを使用した場合、パッドがなくなりチェックがで
きなるという欠点も起こる。
上述した従来のゲートアレイにおいて、ＬＳＩのテスタ
ーでスピードの評価を行なおうとした場合、ゲートアレ
イ本来の機能を損ったシ、又は、チップサイズの増加を
まねき歩留りの低下をまねくのに対し、本発明は、ゲー
トアレイ本来の機能を何ら損う事なく、ＬＳＩテスター
によるスピード評価を効率良く行なえるという独創的内
容を有する。
ーでスピードの評価を行なおうとした場合、ゲートアレ
イ本来の機能を損ったシ、又は、チップサイズの増加を
まねき歩留りの低下をまねくのに対し、本発明は、ゲー
トアレイ本来の機能を何ら損う事なく、ＬＳＩテスター
によるスピード評価を効率良く行なえるという独創的内
容を有する。
本発明のゲートアレイ型半導体集積回路装置は、内部セ
ル上の未使用のセル上にボンディングパッドを有し、Ｌ
ＳＩの機能とは独立したリングオシレター又はリングオ
シレターの出力をｎ分周した発振出力を前記ボンディン
グパッドに接続しているという特徴を有している。
ル上の未使用のセル上にボンディングパッドを有し、Ｌ
ＳＩの機能とは独立したリングオシレター又はリングオ
シレターの出力をｎ分周した発振出力を前記ボンディン
グパッドに接続しているという特徴を有している。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示している。１なるリン
グオシレターおよび２なるボンディングパッドが、本来
のＬＳＩの機能とは独立した領域にレイアウトされてい
る。このリングオシレターおよびボンディングパッドも
１つのファンクションブロックとして登録されている。
グオシレターおよび２なるボンディングパッドが、本来
のＬＳＩの機能とは独立した領域にレイアウトされてい
る。このリングオシレターおよびボンディングパッドも
１つのファンクションブロックとして登録されている。
したがってリングオシレターおよびボンディングパッド
間の接続も自動配線プログラムにより実行される。この
為、本来のＬＳＩの機能を防げる事もない。
間の接続も自動配線プログラムにより実行される。この
為、本来のＬＳＩの機能を防げる事もない。
第１の実施例は、０ＭＯ８のゲートアレイの場合を示し
ている。０ＭＯ８の場合消費電力が少ない為に常にリン
グオシレター′を動作させている。この為にボンディン
グパッドは発振周波数のモンター用に１つだけ未使用の
セル上にレイアウトされている。また２なるボンディン
グパッドは、ウニノー−状態でのテストに使用し、組み
立ての時はボンディングは行なわない。
ている。０ＭＯ８の場合消費電力が少ない為に常にリン
グオシレター′を動作させている。この為にボンディン
グパッドは発振周波数のモンター用に１つだけ未使用の
セル上にレイアウトされている。また２なるボンディン
グパッドは、ウニノー−状態でのテストに使用し、組み
立ての時はボンディングは行なわない。
２なるボンディングパッドの下には、トランジスタがあ
り平坦でなく、ボンディングパッドも通常のボンディン
グパッドとは異って平坦にはならないが、プローブカー
ドによるウェハー状態でのテストには何ら問題はない。
り平坦でなく、ボンディングパッドも通常のボンディン
グパッドとは異って平坦にはならないが、プローブカー
ドによるウェハー状態でのテストには何ら問題はない。
次に第２の実施例について図面を参照して説明する。
第１の実施例は、０ＭＯ８の場合であった為に消費電力
はあまり気にならないが、ＥＣＬ系のバイポーラゲート
アレイの場合は、インバータ１段あたシの遅延時間が短
い為にテスターで発振周波数を七ンターするＫは、リン
グオシレターの段数を多くする必要があり、消費電力を
かなシ要し、非常に不経済である。
はあまり気にならないが、ＥＣＬ系のバイポーラゲート
アレイの場合は、インバータ１段あたシの遅延時間が短
い為にテスターで発振周波数を七ンターするＫは、リン
グオシレターの段数を多くする必要があり、消費電力を
かなシ要し、非常に不経済である。
第２図はＥＣＬのリングオシレターを示している。この
例では３なるパッドは、発振周波数のモレター用４なる
パッドはテスト時に外部から定電圧源ＶＣ８を印加する
為のものである。４なるパッドに■Ｃ８を印加しなけれ
ば５，６なるトランジスタのペース電極は最低電位７に
高抵抗により接続されている為に８，９なるカレントス
イッチに電流は流れない。
例では３なるパッドは、発振周波数のモレター用４なる
パッドはテスト時に外部から定電圧源ＶＣ８を印加する
為のものである。４なるパッドに■Ｃ８を印加しなけれ
ば５，６なるトランジスタのペース電極は最低電位７に
高抵抗により接続されている為に８，９なるカレントス
イッチに電流は流れない。
この様にすれば、テスト時のみに電力を消費するのみで
、実使用上は電力消費はない１０〜１２なるインバータ
も同様の回路構成になっている。又、３．４なるパッド
は、第１の実施例と同様に内部セルの未使用部分にレイ
アウトされている。
、実使用上は電力消費はない１０〜１２なるインバータ
も同様の回路構成になっている。又、３．４なるパッド
は、第１の実施例と同様に内部セルの未使用部分にレイ
アウトされている。
第３図は、第３の実施例を示している。
最近のＥＣＬ系のゲートアレイのゲート遅延は１００Ｐ
８以下の高速のものが開発されている。この場合リング
オシレターで低い周波数を発振させようとすると段数が
多くなシ、リングオシレタ一部が内部セルの大部分を占
める事になりＬＳＩ本来の機能に影響を与える。この様
な高速のゲートアレイの場合は第３図に示す様にリング
オシレターの出力をｎ分周するととＫより効率的に発振
周波数を下げることができる。同図において１３〜１５
がリングオシレタ一部、１６がｎ分周器、１７がパッド
である。
８以下の高速のものが開発されている。この場合リング
オシレターで低い周波数を発振させようとすると段数が
多くなシ、リングオシレタ一部が内部セルの大部分を占
める事になりＬＳＩ本来の機能に影響を与える。この様
な高速のゲートアレイの場合は第３図に示す様にリング
オシレターの出力をｎ分周するととＫより効率的に発振
周波数を下げることができる。同図において１３〜１５
がリングオシレタ一部、１６がｎ分周器、１７がパッド
である。
又、以上示した第１〜第３の実施例では、リングオシレ
ター又は分局器の出力は、出力バッファを介さずに内部
セル上のパッドに接続されている。
ター又は分局器の出力は、出力バッファを介さずに内部
セル上のパッドに接続されている。
この為忙出力信号のレベルはゲートアレイの入出力信号
レベルとは異っているが、この信号はウェハーのテスト
の時のみ使用するので支障はない。
レベルとは異っているが、この信号はウェハーのテスト
の時のみ使用するので支障はない。
以上説明したように本発明は、ゲートアレイ型半導体集
積回路装置の内部セル領域の未使用の内部セル上にボン
ディングパッドをレイアウトしＬＳＩ本来の機能とは独
立したリングオシレター又はリングオシレターの出力を
分周する回路を接続するととＫよシ、ゲートアレイとし
ての機能を何ら損うことなく、また効率良（ＬＳＩとし
てのスピードをモンターすることができ、この結果から
ＬＳＩの製造状態をモンターできる効果がある。
積回路装置の内部セル領域の未使用の内部セル上にボン
ディングパッドをレイアウトしＬＳＩ本来の機能とは独
立したリングオシレター又はリングオシレターの出力を
分周する回路を接続するととＫよシ、ゲートアレイとし
ての機能を何ら損うことなく、また効率良（ＬＳＩとし
てのスピードをモンターすることができ、この結果から
ＬＳＩの製造状態をモンターできる効果がある。
第１図は、本発明の第１の実施例、第２図は本発明の第
２の実施例、第３図は、本発明の第３の実施例、第４図
は従来のゲートアレイ型半導体集積回路装置、第５図は
、従来ウェハー状態でのスピード評価の実施例、同図に
おいて １・・・・・・リングオシレタ、２〜４・・・・・・ボ
ンディングパッド、５〜６・・・・・・トランジスタ、
７・・・・・・最低電位、８〜９・・・・・・トランジ
スタ、１０〜１２・・・・・・インバータ、１３〜１５
・・・・・・インバータ、１６・・・・・・ｎ分周器、
１７・・・・・・ボンディングパッド、１８・・・・・
・内部セル領域、１９・・・・・・Ｉ１０バッファ、２
０・・・・・・ボンディングパッド、２１・・・・・・
リングオシレタ。 −−−）′ 井 ／ｌ！？ ３−−−第３デλ〉ｉパッド ４− 〆〉ル）グパッド ５−）ランジ゛スダ Δ−・ トランジ゛スゲ ７−・ｋ孤儂拉 ｇ−）プンジズダ ９−）−ランシ゛ズタ ｌρへ１２ −一一イシバーグ ア３〜１５・・・Ｉンバ−グ ／ｌ−・−・・・方分呵器 １７ ・・−・−・ ホ３デ肩プパッド゛井 ４ＴＭ ／３・・・内部セル４攻成 １２・・・１７．ノＸツフｒ ２ρ・・・ ボ”ンテｌ〉１）で・ソド２１・−・りン
グオ′／シター
２の実施例、第３図は、本発明の第３の実施例、第４図
は従来のゲートアレイ型半導体集積回路装置、第５図は
、従来ウェハー状態でのスピード評価の実施例、同図に
おいて １・・・・・・リングオシレタ、２〜４・・・・・・ボ
ンディングパッド、５〜６・・・・・・トランジスタ、
７・・・・・・最低電位、８〜９・・・・・・トランジ
スタ、１０〜１２・・・・・・インバータ、１３〜１５
・・・・・・インバータ、１６・・・・・・ｎ分周器、
１７・・・・・・ボンディングパッド、１８・・・・・
・内部セル領域、１９・・・・・・Ｉ１０バッファ、２
０・・・・・・ボンディングパッド、２１・・・・・・
リングオシレタ。 −−−）′ 井 ／ｌ！？ ３−−−第３デλ〉ｉパッド ４− 〆〉ル）グパッド ５−）ランジ゛スダ Δ−・ トランジ゛スゲ ７−・ｋ孤儂拉 ｇ−）プンジズダ ９−）−ランシ゛ズタ ｌρへ１２ −一一イシバーグ ア３〜１５・・・Ｉンバ−グ ／ｌ−・−・・・方分呵器 １７ ・・−・−・ ホ３デ肩プパッド゛井 ４ＴＭ ／３・・・内部セル４攻成 １２・・・１７．ノＸツフｒ ２ρ・・・ ボ”ンテｌ〉１）で・ソド２１・−・りン
グオ′／シター
Claims (1)
- ＬＳＩとしての機能とは独立したリングオシレター又
はリングオシレターの出力をｎ分周した発振出力を未使
用の内部セル領域のボンディングパッドに接続したこと
を特徴とするゲートアレイ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221083A JPS6376452A (ja) | 1986-09-19 | 1986-09-19 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221083A JPS6376452A (ja) | 1986-09-19 | 1986-09-19 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376452A true JPS6376452A (ja) | 1988-04-06 |
Family
ID=16761221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221083A Pending JPS6376452A (ja) | 1986-09-19 | 1986-09-19 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521554A (ja) * | 1991-07-11 | 1993-01-29 | Nec Kyushu Ltd | 集積回路装置 |
| US20130202008A1 (en) * | 2012-02-08 | 2013-08-08 | Arm Limited | Monitoring circuit and method |
-
1986
- 1986-09-19 JP JP61221083A patent/JPS6376452A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521554A (ja) * | 1991-07-11 | 1993-01-29 | Nec Kyushu Ltd | 集積回路装置 |
| US20130202008A1 (en) * | 2012-02-08 | 2013-08-08 | Arm Limited | Monitoring circuit and method |
| US8868962B2 (en) * | 2012-02-08 | 2014-10-21 | Arm Limited | Monitoring circuit and method |
| TWI566092B (zh) * | 2012-02-08 | 2017-01-11 | Ａｒｍ股份有限公司 | 監控電路及方法 |
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