JPS62185357A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS62185357A JPS62185357A JP2861186A JP2861186A JPS62185357A JP S62185357 A JPS62185357 A JP S62185357A JP 2861186 A JP2861186 A JP 2861186A JP 2861186 A JP2861186 A JP 2861186A JP S62185357 A JPS62185357 A JP S62185357A
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- JP
- Japan
- Prior art keywords
- gate
- output
- terminal
- input
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路に関し、特にフィードバックルー
プを有する論理集積回路に関する。
プを有する論理集積回路に関する。
従来、フィードバックループを有する論理集積回路の機
能テストパターンの作成は、コンピュータを用いてこれ
を自動で発生する手段がないため、論理回路の構成及び
機能に基いて人手で行なっていた。
能テストパターンの作成は、コンピュータを用いてこれ
を自動で発生する手段がないため、論理回路の構成及び
機能に基いて人手で行なっていた。
第２図は従来の論理集積回路の一例の回路構成を示すブ
ロック図である。
ロック図である。
この従来例は、複数の縦続接続された論理ゲートからな
る一つの論理回路内の後段に配置されたＮＡＮＤゲート
２の出力端を前段に配置された２人力ＮＡＮＤゲートｌ
の一つの入力端に接続したフィードバックループを有す
る部分及び複数の縦続接続された論理ゲートからなる他
の調理回ｔ６内の後段に配置されたインバータ４の出力
端を前段に配置された２人力ＮＯＲゲート３の一つの入
力端に接続したフィードバックループを有する他の部分
を半導体チップ５に集積したものである。
る一つの論理回路内の後段に配置されたＮＡＮＤゲート
２の出力端を前段に配置された２人力ＮＡＮＤゲートｌ
の一つの入力端に接続したフィードバックループを有す
る部分及び複数の縦続接続された論理ゲートからなる他
の調理回ｔ６内の後段に配置されたインバータ４の出力
端を前段に配置された２人力ＮＯＲゲート３の一つの入
力端に接続したフィードバックループを有する他の部分
を半導体チップ５に集積したものである。
上述した従来のフィードバックループな有する論理集積
回路においては、論理回路の構成及び機能をしらみつぶ
し的にテストするパターンを人手によっ°Ｃ作成するこ
とになるため、論理回路の回路規模が大きくなると、テ
ストも九のケースが多くなり、故障検出率の低下を招き
やすく、更にはテストパターン作成工数が膨大になると
いう欠点かある。
回路においては、論理回路の構成及び機能をしらみつぶ
し的にテストするパターンを人手によっ°Ｃ作成するこ
とになるため、論理回路の回路規模が大きくなると、テ
ストも九のケースが多くなり、故障検出率の低下を招き
やすく、更にはテストパターン作成工数が膨大になると
いう欠点かある。
本発明の目的は、テストパターンの作成が容易な論理集
積回路を提供するととくある。
積回路を提供するととくある。
本発明の論理集積回路は、モード設定信号端子と、複数
の縦続接続された論理ゲートと、前記論理ゲート群の内
の後段に配置されたある論理ゲートの出力端と前記モー
ド設定信号端子とにそれぞれ接続された２つの入力端及
び前記論理ゲート群の内の前段に配置された他の一つの
多入力論理ゲートの一つの入力端に接続された出力端と
を備えた選択ゲートとを含むものである。
の縦続接続された論理ゲートと、前記論理ゲート群の内
の後段に配置されたある論理ゲートの出力端と前記モー
ド設定信号端子とにそれぞれ接続された２つの入力端及
び前記論理ゲート群の内の前段に配置された他の一つの
多入力論理ゲートの一つの入力端に接続された出力端と
を備えた選択ゲートとを含むものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路構成を示すブロック図
である。
である。
この実施例はモード設定信号端子用のポンディングパッ
ド９と、複数の縦続接続された論理ゲートと、これらの
論理ゲート群の内の後段に配置されたＮＡＮＤゲート２
の出力端に接続された入力端とポンディングパッド９に
印加される信号をインバータ８を介して受取る他の入力
端及び前述の論理ゲート群の内の前段に配置された２人
力介ＮＡＮＤゲートｌの一つの入力端に接続された出力
端とを備えたＯＲ，ゲート６からなる選択ゲートを含む
部分、及び複数の縦続接続された他の論理ゲートと、こ
れらの他方の論理ゲート群の内の後段に配置されたイン
バータ４の出力端に接続された入力端とポンディングパ
ッド９に印加される信号を受取る他の入力端及び前述の
他の論理ゲート群の内の前段に配置された２人力ＮＯＲ
ゲート３の一つの入力端に接続された出力端とを備えた
尋ＡＮＤゲート７からなる他の選択ゲートを含む他の部
分とを有している。
ド９と、複数の縦続接続された論理ゲートと、これらの
論理ゲート群の内の後段に配置されたＮＡＮＤゲート２
の出力端に接続された入力端とポンディングパッド９に
印加される信号をインバータ８を介して受取る他の入力
端及び前述の論理ゲート群の内の前段に配置された２人
力介ＮＡＮＤゲートｌの一つの入力端に接続された出力
端とを備えたＯＲ，ゲート６からなる選択ゲートを含む
部分、及び複数の縦続接続された他の論理ゲートと、こ
れらの他方の論理ゲート群の内の後段に配置されたイン
バータ４の出力端に接続された入力端とポンディングパ
ッド９に印加される信号を受取る他の入力端及び前述の
他の論理ゲート群の内の前段に配置された２人力ＮＯＲ
ゲート３の一つの入力端に接続された出力端とを備えた
尋ＡＮＤゲート７からなる他の選択ゲートを含む他の部
分とを有している。
次に、この実施例の動作について徴用する。
モード設定信号端子を介してポンディングパッド９に論
理レベル″ｌ”のモード設定信号を加えるとＯＲゲート
６はＮＡＮＤゲート２の出力を１ＮＡＮＤゲート１の−
の入力端に加え、ＡＮＤゲート７はインバータ４の出力
をＮＯＲゲート３の一つの入力端に加える。従って、フ
ィードバックルーズのある論理集積回路として動作する
。
理レベル″ｌ”のモード設定信号を加えるとＯＲゲート
６はＮＡＮＤゲート２の出力を１ＮＡＮＤゲート１の−
の入力端に加え、ＡＮＤゲート７はインバータ４の出力
をＮＯＲゲート３の一つの入力端に加える。従って、フ
ィードバックルーズのある論理集積回路として動作する
。
モード設定信号端子を介してポンディングパッド９に論
理レベル″０”のモード設定信号を加えると、０凡ゲー
ト６の出力は論理レベル′″ｌ”となり、ＮＡＮＤ ゲ
ート１．２及びＯＲ，ゲート６を含むフィードバックル
ープが、ＯＲゲート６の出力と等電位となるＮＡＮＤゲ
ー）１の一人力で遮断されたと四じ状態となる。更にＡ
ＮＤゲート７の出力が論理″０”となり、ＮＯＲゲート
３、インバータ４及びＡＮＤゲート７を含むフィードバ
ックループが、ＡＮＤゲート７の出力と等電位となるＮ
０ＩＩ、ゲート３の一人力で遮断されたと同じ状態とな
る。従って、フィードバックルーズのない組合せ論理回
路として扱うことが可能となる。
理レベル″０”のモード設定信号を加えると、０凡ゲー
ト６の出力は論理レベル′″ｌ”となり、ＮＡＮＤ ゲ
ート１．２及びＯＲ，ゲート６を含むフィードバックル
ープが、ＯＲゲート６の出力と等電位となるＮＡＮＤゲ
ー）１の一人力で遮断されたと四じ状態となる。更にＡ
ＮＤゲート７の出力が論理″０”となり、ＮＯＲゲート
３、インバータ４及びＡＮＤゲート７を含むフィードバ
ックループが、ＡＮＤゲート７の出力と等電位となるＮ
０ＩＩ、ゲート３の一人力で遮断されたと同じ状態とな
る。従って、フィードバックルーズのない組合せ論理回
路として扱うことが可能となる。
組合せ論理回路の場合は、フィードバックルーズのある
論理回路の場合と異り、コンピュータ上で自動で機能テ
ストパターンを発生する手段があり、テストもれの少い
テストパターンを短期間にうろことができる。
論理回路の場合と異り、コンピュータ上で自動で機能テ
ストパターンを発生する手段があり、テストもれの少い
テストパターンを短期間にうろことができる。
そうして、組合せ論理回路としてテストできれば、本来
のフィードバックループを有する論理集積回路のテスト
が簡単化されることは明らかである。
のフィードバックループを有する論理集積回路のテスト
が簡単化されることは明らかである。
以上説明したように本発明は、フィードバックループを
有する論理集積回路において、テストモード時は、フィ
ードバックループ内のあるゲートのフィードバックルー
ズにか〜わる入力の論理値を、０”又はｌ”に固定する
ことができ、通常動作モード時はこの入力を′０”又は
”ｌ”に固定する論理を解除し、フィードバックループ
論理を有効とすることができる。従ってテストモード時
はフィードバックループが遮断された状態となり、組合
せ論理集積回路として扱うことを可能とし、テストもれ
の少いテストパターンを短期間に自動的に発生できるの
でテストパターンの作成が容易となり、工数節減、信頼
性の向上がもたらされるという効果がある。
有する論理集積回路において、テストモード時は、フィ
ードバックループ内のあるゲートのフィードバックルー
ズにか〜わる入力の論理値を、０”又はｌ”に固定する
ことができ、通常動作モード時はこの入力を′０”又は
”ｌ”に固定する論理を解除し、フィードバックループ
論理を有効とすることができる。従ってテストモード時
はフィードバックループが遮断された状態となり、組合
せ論理集積回路として扱うことを可能とし、テストもれ
の少いテストパターンを短期間に自動的に発生できるの
でテストパターンの作成が容易となり、工数節減、信頼
性の向上がもたらされるという効果がある。
第１図は本発明の一実施例の回路構成を示すブロック図
、第２図は従来の論理集ｄ【回路の一例の回＠構成を示
すブロック図である。 １．２・・・・・・ＮＡＮＤ ゲート、３・・・・・・
Ｎｏ几ゲート、４・・・・・・インバータ、５・・・・
・・半導体チップ、６・−・・・・ＯＲゲート、７・・
・・・・ＡＮＤゲート、８・・・・・・インバータ、９
・・・・・・ポンディングパッド。 第 Ｉ 閃 第 ２ 面
、第２図は従来の論理集ｄ【回路の一例の回＠構成を示
すブロック図である。 １．２・・・・・・ＮＡＮＤ ゲート、３・・・・・・
Ｎｏ几ゲート、４・・・・・・インバータ、５・・・・
・・半導体チップ、６・−・・・・ＯＲゲート、７・・
・・・・ＡＮＤゲート、８・・・・・・インバータ、９
・・・・・・ポンディングパッド。 第 Ｉ 閃 第 ２ 面
Claims (1)
- モード設定信号端子と、複数の縦続接続された論理ゲー
トと、前記論理ゲート群の内の後段に配置されたある論
理ゲートの出力端と前記モード設定信号端子とにそれぞ
れ接続された２つの入力端及び前記論理ゲート群の内の
前段に配置された他の一つの多入力論理ゲートの一つの
入力端に接続された出力端とを備えた選択ゲートとを含
むことを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861186A JPS62185357A (ja) | 1986-02-10 | 1986-02-10 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861186A JPS62185357A (ja) | 1986-02-10 | 1986-02-10 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62185357A true JPS62185357A (ja) | 1987-08-13 |
Family
ID=12253363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2861186A Pending JPS62185357A (ja) | 1986-02-10 | 1986-02-10 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62185357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107874A (en) * | 1997-01-23 | 2000-08-22 | Nec Corporation | Semiconductor integrated circuit device produced from master slice and having operation mode easily changeable after selection on master slice |
-
1986
- 1986-02-10 JP JP2861186A patent/JPS62185357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107874A (en) * | 1997-01-23 | 2000-08-22 | Nec Corporation | Semiconductor integrated circuit device produced from master slice and having operation mode easily changeable after selection on master slice |
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