JPH10209389A - 高集積強誘電性フローティングゲートｒａｍを備える半導体装置及びその製造方法 - Google Patents

高集積強誘電性フローティングゲートｒａｍを備える半導体装置及びその製造方法

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JPH10209389A
JPH10209389A JP10004322A JP432298A JPH10209389A JP H10209389 A JPH10209389 A JP H10209389A JP 10004322 A JP10004322 A JP 10004322A JP 432298 A JP432298 A JP 432298A JP H10209389 A JPH10209389 A JP H10209389A
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transistor
forming
conductive layer
insulating film
semiconductor device
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Jotaku Ri
乗 澤 李
Tetsusei Ko
哲 盛 黄
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 高集積強誘電性フローティングゲートＲＡＭ
を具備する半導体装置及びその製造方法を提供する。 【解決手段】 強誘電性ゲートキャパシタを具備する一
つの第１トランジスタと前記第１トランジスタを駆動す
るための一般的な一つの第２トランジスタとから構成さ
れるメモリセルにおいて、前記第１トランジスタ上に前
記第２トランジスタが形成される、いわゆる積み重ねた
形で構成される。従って、チップでＦＦＲＡＭの占める
平面的な広さを大幅に減らせる為、従来技術において、
平面上に少なくとも２つ以上のトランジスタを形成しＦ
ＦＲＡＭを形成する方法に比べてＦＦＲＡＭの集積度を
遥かに高められると共に、このようなＦＦＲＡＭを採用
する装備の場合は装備をも小型化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に強誘電性フローティングゲートＲ
ＡＭ（以下、ＦＦＲＡＭと称する）を備える半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】一般に、強誘電体は強力な自発分極性を
有している為に、外部電界の印加によって強誘電体の内
部に自発分極が発生し、その自発分極は外部電界が取り
除かれた後にも存在する。なお、その自発分極の方向は
外部電界の方向によって変更することができる。強誘電
体のこのような性質は現在大いに使われているデジタル
メモリディバイスの基本原理となっているバイナリメモ
リの基本概念と一致するため、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔ
ｉ）Ｏ3 ）のような強誘電体はかつてからメモリ素材と
しての研究対象となってきた。
【０００３】強誘電体を用いた最初のメモリ素子はバル
ク材料を用いたものであった為その大きさと動作電圧等
が記憶素子を集積するには不向きであった。然し、ソル
ーゲル法、スパッタリング法、有機金属酸化膜法等とい
った薄膜形成技術が著しく発展するに従ってＰＺＴのよ
うな強誘電体物質を薄膜化することが可能になった。そ
こで、強誘電体をメモリディバイスに適用するための研
究が非常に活発に進行しつつある。
【０００４】強誘電体薄膜を用いるメモリディバイスは
２種に大別できる。一方は、強誘電体を用いてキャパシ
タを製造し、このキャパシタに保存されている双方向の
信号を読み出し且つ書き込むためにトランジスタを用い
る方法であり、いわゆる一つのトランジスタと一つのキ
ャパシタ１Ｔ／１Ｃ、あるいは二つのトランジスタと二
つのキャパシタ２Ｔ／２Ｃから製造される。前記のよう
なメモリディバイスは通常強誘電性ＲＡＭ（以下、ＦＲ
ＡＭと称する）と言われるが、基本的にはダイナミック
ＲＡＭの動作原理に準じた基本概念を有する。勿論、Ｄ
ＲＡＭとは違って、定期的なリフレッシュが不要であ
り、また電源が供給されなくても保存されているデータ
が削除されない不揮発性メモリである。
【０００５】然し、前記のようなディバイスはキャパシ
タに保存された自発分極の反転と非反転を用いるのを原
理としているため、一度保存された情報は読み出されば
削除されるので改めて以前と同じ情報を書き込まなけれ
ばならないという情報破壊型メモリディバイス（以下、
ＤＲＯと称する）である。
【０００６】そして他方は、前記とは違って、保存され
ている情報を破壊せずに読み出せるメモリディバイスで
あり、いわゆる非破壊読出（以下、ＮＤＲＯと称する）
型強誘電性メモリディバイスである。このようなディバ
イスは基本的にトランジスタのゲート又はゲート電極上
に強誘電性ゲートキャパシタを形成し、前記強誘電性ゲ
ートキャパシタの有する自発分極方向によってゲート酸
化膜下の基板表面に形成されるチャンネルが存在するか
どうかが決定される。前記のようなメモリディバイスは
既存のＤＲＡＭやＦＲＡＭと異なって単一トランジスタ
上にキャパシタを形成するので集積化面において有利な
点がある。しかし、ＤＲＡＭのようなランダムアクセス
動作のため特定セルを選択するための付加的なトランジ
スタ、いわゆるアクセスや選択トランジスタが必要であ
る。このような形態のＮＤＲＯ型強誘電性メモリディバ
イスを通常強誘電性フローティングゲートＲＡＭ 即
ち、ＦＦＲＡＭという。
【０００７】ＦＦＲＡＭには既存のトンネルリング電子
を用いるフラッシュメモリの様な不揮発性メモリと比べ
て様々な利点があるが、まず、フラッシュメモリはトン
ネルリング酸化膜の劣化によってその記録回数が１０５
〜１０６程度である反面、ＦＦＲＡＭの場合は強誘電性
の自発分極を用いるためその回数がこれより遥かに多
い。現在使われている代表的な貴金属である白金をキャ
パシタの電極として使う場合、疲労（ｆａｔｉｇｕｅ）
問題があるにもかかわらず約１０９程の記録回数が可能
である。また、キャパシタの電極を酸化物伝導体に取り
替えた場合、その記録回数はおよそ１０１４〜１０１５
程度が可能であると報告されている。更に、ＦＦＲＡＭ
は強誘電性薄膜の形成厚さを調節し保磁電圧、いわゆる
強誘電性の自発分極を反転させるに必要な電圧を低める
ことができる。換言すれば、ＦＦＲＡＭの動作開始電圧
を約３Ｖ〜５Ｖ程度に低められる。従って低電圧動作が
可能である。のみならず、フラッシュメモリがゲート酸
化膜を通して電子のトンネルリングが行われる時間に比
べてＦＦＲＡＭの分極反転時間は１０ナノ秒程度であり
遥かに速い。従って、ＦＦＲＡＭは低電圧且つ高速動作
が可能である不揮発性非破壊型メモリディバイスの具現
を可能にする。
【０００８】ＦＦＲＡＭを具現するにおける問題点とし
ては、強誘電体で用いられるＰＺＴはシリコン成分が含
まれている物質、例えば、シリコンやシリコン酸化膜と
激しい化学反応あるいは相互拡散を引き起こす為その製
造工程が極めて難しいということである。
【０００９】日本のロム社は最近、ＩｒＯ2 がＰＺＴを
強誘電体として用いるキャパシタの電極材料として抜群
の特性を有していると発表した。これに基づき、ＦＦＲ
ＡＭを実用化するための様々な方法が提示されている。
その中の一つが中村氏等により出願された”ＳＥＭＩＣ
ＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＨＡ
ＶＩＮＧ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＦＩＬＭ”と
いう題の米国特許（出願番号５、３４５、４１４）であ
り、前記特許はＦＦＲＡＭの回路設計に関する。前記特
許では一つの強誘電性トランジスタをメモリセルの基本
としているが、これに加えて前記トランジスタを駆動す
るため書込や削除用のトランジスタと読出用トランジス
タとが各々一つずつ備えられている。結局のところ、一
つのメモリセルを三つのトランジスタで構成する。
【００１０】前述した如く、従来技術による半導体メモ
リディバイスにおいては単位メモリセル当り三つのトラ
ンジスタを構成要素としており、互いに隣接し合い基板
上に配列されている。このような従来技術は、メモリセ
ルが一つのトランジスタと一つのキャパシタとからなる
既存のＤＲＡＭに比べて集積度面では多少有利な点があ
るものの、平面的にディバイスを集積するには限界があ
る。
【００１１】
【発明が解決しようとする課題】本発明の目的は、前述
した従来の技術が有する問題点を解決するため、ウェー
ハ上でトランジスタの占有面積を縮められる強誘電性フ
ローティングゲートＲＡＭを備える半導体装置を提供す
るにある。
【００１２】本発明の他の目的は、前記強誘電性フロー
ティングゲートＲＡＭを備える半導体装置を製造する方
法を提供するにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明による高集積強誘電性フローティングゲート
ＲＡＭを備える半導体装置は下記のような構成を有す
る。即ち、本発明による高集積強誘電性フローティング
ゲートＲＡＭを備える半導体装置は、少なくとも一つの
強誘電性ゲートキャパシタを備える第１トランジスタ
と、層間絶縁膜を介し前記第１トランジスタ上に積層さ
れる第２トランジスタと、前記第１トランジスタのキャ
パシタの上部電極と前記第２トランジスタのドレイン領
域とを結び合い、前記層間絶縁膜を通過する連結手段を
含むことを特徴とするものである。
【００１４】このような構成を有する本発明の強誘電性
フローティングゲートＲＡＭを具備する半導体装置は、
第１トランジスタと第２トランジスタとからなる半導体
装置において、前記第１トランジスタは少なくとも一つ
の強誘電性ゲートキャパシタを具備するトランジスタで
あり、前記第２トランジスタは層間絶縁膜を介し前記第
１トランジスタ上に積層されており、且つ前記第１トラ
ンジスタキャパシタの上部電極と前記第２トランジスタ
のドレイン領域とは前記層間絶縁膜を通過する連結手段
により互いに繋がり合っている。
【００１５】本発明の実施例によれば、前記第１トラン
ジスタは半導体基板と前記半導体基板に形成された前記
半導体基板をフィールド領域と活性領域とに分かつフィ
ールド酸化膜と前記半導体基板の活性領域上に逐次形成
された第１導電層パターン、強誘電性膜パターン及び第
２導電層パターンからなる強誘電性ゲートキャパシタと
前記キャパシタと前記フィールド酸化膜の間の基板上に
形成された導電性不純物領域及び前記不純物領域上に形
成された第３導電層パターンとから構成される。
【００１６】本発明の実施例によれば、前記フィールド
酸化膜はトレンチ型フィールド酸化膜であり、前記第１
及び第２導電層パターンは耐熱性金属層であって、白金
層パターン、イリジウム層パターン、ルテニウム層パタ
ーン、酸化ルテニウム層パターン、酸化イリジウム層パ
ターン及びＳｒＲｕＯ3 パターン及び（Ｌａ、Ｓｒ）Ｃ
ｏＯ3 パターンからなる一群のうち少なくとも選択され
た何れか一つの物質層パターンである。
【００１７】また、本発明の実施例によれば、前記強誘
電性膜パターンはＰＺＴ膜パターン、ＳＢＴパターン、
ＳＢＮパターンまたはＳＢＮＴパターンである。
【００１８】本発明の実施例によれば、前記連結手段は
導電性パッド層上に形成された導電性プラグであるが、
前記導電性プラグはドーピングされたポリシリコン層、
アルミニウム層、またはタングステン層である。
【００１９】本発明の実施例によれば、前記導電性パッ
ド層はアルミニウム層、タングステン層、コバルト層、
ニッケル層、白金層、イリジウム層、ルテニウム層、酸
化ルテニウム層、酸化イリジウム層、チタニウム層、チ
タニウムナイトライド層、タングステンナイトライド
層、タンタル層及び銅層からなる一群の中から選択され
た何れか一つの層である。
【００２０】本発明の実施例によれば、前記層間絶縁膜
はシリコン酸化膜を含む複数の絶縁膜からなる絶縁膜で
ある。
【００２１】本発明の実施例によれば、前記第２トラン
ジスタの全面には第２トランジスタのソース領域の一部
を露出させるコンタクトホールを含んでいる絶縁膜と前
記絶縁膜の全面に形成された前記コンタクトホールを充
填する導電層とが形成されている。
【００２２】本発明の実施例によれば、前記導電層はア
ルミニウム層であり、ビットラインである。また、前記
絶縁膜はシリコン酸化膜である。
【００２３】本発明の実施例において前記第２トランジ
スタは前記第１トランジスタを駆動させるためのアクセ
ストランジスタである。
【００２４】本発明の実施例によれば、前記第２トラン
ジスタはＳＯＩ型基板に形成されたトランジスタであ
る。
【００２５】前記第２トランジスタは薄膜トランジスタ
であり、ボトムゲート型またはトップ型である。
【００２６】前記他の目的を達成するために、本発明に
よる高集積強誘電性フローティングゲートＲＡＭを具備
する半導体装置は下記のような段取りで製造することが
できる。
【００２７】即ち、（ａ）半導体基板の活性領域上に強
誘電性ゲートキャパシタを具備する第１トランジスタを
形成し、（ｂ）前記第１トランジスタの形成されている
半導体基板の全面に前記キャパシタの上部電極と導電性
接触を行える接触手段を含む層間絶縁膜を形成し、
（ｃ）前記層間絶縁膜上には前記接触手段とドレイン領
域が接触される様第２トランジスタを形成する。
【００２８】本発明の実施例によれば、前記第２トラン
ジスタを形成した後、その結果物全面に前記第２トラン
ジスタにおけるソース領域の一部を露出させるコンタク
トホールを含む絶縁膜を形成し、前記絶縁膜の全面に前
記コンタクトホールを充填する導電層を形成する。
【００２９】前記導電層はアルミニウム層で形成する。
また、前記絶縁膜はシリコン酸化膜で形成する。
【００３０】本発明の実施例によれば、前記半導体基板
の全面にゲート酸化膜、第１導電層、強誘電体膜及び第
２導電層を逐次形成した後、また逆順にパタニングして
前記活性領域の一定した領域上に第１導電層パターン、
強誘電性膜パターン及び第２導電層パターンから構成さ
れる強誘電性ゲートキャパシタを形成し、前記強誘電性
ゲートキャパシタの形成された活性領域にドレイン及び
ソース領域を形成し、前記ドレイン及びソース領域上に
第３導電層パターンを形成して前記第１トランジスタを
形成する。
【００３１】この過程において、前記第１及び第２導電
層は白金層、イリジウム層、ルテニウム層、酸化ルテニ
ウム層、酸化イリジウム層、ＳｒＲｕＯ3 層及び（Ｌ
ａ、Ｓｒ）ＣｏＯ3 層からなる一群の中から選択された
少なくとも何れか一つで形成するのが好ましい。
【００３２】本発明の実施例において、前記強誘電性膜
はＰＺＴ膜、ＳＢＴ膜、ＳＢＮ膜またはＳＢＮＴ膜で形
成する。
【００３３】本発明の実施例によれば、前記層間絶縁膜
は複数の絶縁膜で形成し得るが、前記複数の各絶縁膜は
シリコン酸化膜で形成する。
【００３４】本発明の実施例において、前記接触手段は
導電性プラグとして用いられ、且つドーピングされたポ
リシリコン層で形成する。この節、前記導電性プラグは
アルミニウム層、タングステン層、コバルト層、ニッケ
ル層、白金層、イリジウム層、ルテニウム層、酸化ルテ
ニウム層、酸化イリジウム層、チタニウム層、チタニウ
ムナイトライド層、タングステンナイトライド層、タン
タル層及び銅層からなる一群の中で選択された何れか一
つで形成される導電性パッド層上に形成する。
【００３５】本発明の実施例によれば、シリコンウェー
ハの所定の領域に素子分離膜とソース及びドレイン領域
を有するＳＯＩ基板とを形成した後、前記ＳＯＩ基板の
ドレイン領域と前記第１接触手段とがマッチングされる
様前記ＳＯＩ基板を前記絶縁膜にボンディングし、前記
ＳＯＩ基板の前記ソースとドレイン領域との間の相当す
る領域にゲート積層物を形成して前記第２トランジスタ
を形成する。
【００３６】本発明の第１実施例によれば、前記第２ト
ランジスタを形成する過程において、前記シリコンウェ
ーハの全面に酸化膜を形成した後、前記酸化膜の全面を
平坦化して前記ＳＯＩ基板を形成し、前記ＳＯＩ基板を
裏返して前記接触手段と前記接触手段を取り囲む絶縁膜
とにボンディングし、前記ＳＯＩ基板における前記接触
手段の上部面に対応する部分に前記接触手段の界面を露
出させるブァイアホール（Ｖｉａ ｈｏｌｌ）を形成
し、前記ブァイアホールには導電性プラグを充填した
後、前記シリコンウェーハで前記導電性プラグを含んで
少なくとも一つのトランジスタを形成できる程の領域を
除いて他の部分は取り除き、前記結果物全面に酸化膜を
形成し、前記酸化膜の全面を前記シリコンウェーハ及び
前記導電性プラグの界面が露出されるまで平坦化して前
記シリコンウェーハ上にゲート電極を一つの構成要素と
するゲート積層物を形成した後、前記シリコンウェーハ
に導電性不純物をイオン注入してソース及びドレイン領
域を形成することで第２トランジスタを形成する。
【００３７】本発明の第１実施例によれば、前記平坦化
はＣＭＰ方式で実施される。
【００３８】本発明の第２実施例によれば、シリコンウ
ェーハに所定の間隔で形成された所定の深さを有するト
レンチを形成した後、前記トレンチの間の前記シリコン
ウェーハに導電性不純物をイオン注入してソース及びド
レイン領域を形成し、前記ドレイン領域上には所定の高
さを持つコンタクト導電層を形成して前記シリコンウェ
ーハの全面に前記トレンチを充填する絶縁膜を形成した
後、前記コンタクト導電層の界面が露出されるまで前記
絶縁膜の全面を平坦化しＳＯＩ基板を形成する。この
際、前記絶縁膜は酸化膜で形成する。
【００３９】また、本発明の第２実施例によれば、前記
ＳＯＩ基板を裏返して前記接触手段と前記接触手段の周
りを取り囲む絶縁膜とに前記ＳＯＩ基板のコンタクト導
電層がマッチングされる様前記ＳＯＩ基板をボンディン
グした後、前記ＳＯＩ基板に形成された前記ソース、ド
レイン及び素子分離酸化膜の界面が露出されるまで前記
ＳＯＩ基板を平坦化し、前記ＳＯＩ基板の全面にはゲー
ト酸化膜を形成し、前記ゲート酸化膜の前記ソース及び
ドレイン領域間の前記ＳＯＩ基板領域に対応する部分に
はゲート電極を一つの構成要素とするゲート積層物を形
成し前記第２トランジスタを形成する。
【００４０】本発明の第２実施例によれば、前記第２ト
ランジスタを形成する過程で前記ＳＯＩ基板の平坦化は
ＣＭＰ方式で実施される。
【００４１】本発明の第３実施例によれば、前記（ｂ）
段階の結果物全面に酸化膜を形成した後、前記酸化膜の
前記接触手段の上部面に対応する部分に前記接触手段の
界面を露出させるブァイアホールを形成し、前記酸化膜
の全面には前記ブァイアホールを充填する導電層を形成
してその結果物をアニーリングし、前記導電層のうち前
記ビアホールを含み少なくとも一つのトランジスタを形
成できる領域を一定の領域を除いて他は取り除き、前記
導電層で前記ブァイアホールに対応しない領域上にゲー
ト電極を一つの構成要素とするゲート積層物を形成した
後、前記導電層にソース及びドレイン領域を形成するこ
とによって前記第２トランジスタを形成する。
【００４２】本発明の第３実施例によれば、前記導電層
はドーピングされたポリシリコン層または非晶質シリコ
ン層の中から選択された何れか一つの物質層で形成す
る。
【００４３】本発明の第４実施例によれば、（ｃ１）前
記ｂ段階の結果物全面に第３絶縁膜を形成した後、（ｃ
２）前記第３絶縁膜の前記接触手段の上部面に対応する
領域に前記接触手段の界面を露出させるブァイアホール
を形成し、（ｃ３）前記第３絶縁膜の全面には前記ブァ
イアホールを充填する第４導電層を形成した上でその結
果物をアニーリングし、（ｃ４）前記第４導電層の全面
を前記第３絶縁膜の界面が露出されるまで平坦化し前記
ブァイアホールに導電性プラグを形成し、（ｃ５）前記
導電性プラグと前記第３絶縁膜の全面には第５導電層を
形成し、（ｃ６）前記第５導電層をパタニングして前記
導電性プラグを含み少なくとも一つのトランジスタを形
成し得る程度の領域を有する第５導電層パターンを形成
し、（ｃ７）前記（ｃ６）の結果物全面には第４絶縁膜
を形成し、（ｃ８）前記第４絶縁膜全面を前記第５導電
層の界面が露出されるまで平坦化し、（ｃ９）前記第５
導電層の前記導電性プラグに対応しない領域上にはゲー
ト電極を一つの構成要素とするゲート積層物を形成し、
（ｃ１０）前記第５導電層に導電性不純物をイオン注入
しソース及びドレイン領域を形成することによって前記
第２トランジスターを形成する。
【００４４】本発明の第４実施例によれば、前記（ｃ
４）段階の平坦化はＣＭＰ方式で実施される。
【００４５】本発明の第４実施例によれば、前記第３及
び第４絶縁膜は酸化膜で形成する。
【００４６】本発明の第４実施例によれば、前記第４及
び第５導電層はドーピングされたポリシリコン層または
非晶質シリコン層の中から選択された何れか一つの物質
層で形成する。
【００４７】本発明は少なくとも２つのトランジスタを
積層の形で形成することによってチップ面積を減らせら
れる為ＦＦＲＡＭを高集積化することができ、更にこれ
を採用する装備の小型化をも可能である。
【００４８】
【発明の実施の形態】以下、本発明の実施例に係るＦＦ
ＲＡＭを具備する半導体装置及びその製造方法を添付し
た図面に基づきより詳細に説明する。
【００４９】まず、本発明の第１実施例に係る半導体装
置を説明する。図１を参照すれば、半導体基板１０に活
性領域Ａとフィールド領域とに分つフィールド酸化膜１
２が所定間隔を開けて形成されている。前記フィールド
酸化膜１２はトレンチ型フィールド酸化膜である。前記
半導体基板１０の活性領域Ａ上には第１ゲート積層物２
２の形成された第１トランジスタを具備する第１構造物
が形成されているが、詳しくは、前記半導体基板１０の
活性領域Ａ上には第１導電層パターン１４ａと強誘電性
膜パターン１６ａ及び第２導電層パターン１８ａからな
る第１ゲート積層物２２が形成されている。前記第１及
び第２導電層パターン１４ａ、１８ａは各々キャパシタ
の上下部電極であり、耐熱性金属層パターンである。
【００５０】例えば、前記第１及び第２導電層パターン
１４ａ、１８ａは各々白金、イリジウム、ルテニウム、
酸化ルテニウム、酸化イリジウム、ＳｒＲｕＯ3 及び
（Ｌａ、Ｓｒ）ＣｏＯ3 からなる一群の中から少なくと
も選択された何れかの物質層パターンである。従って、
前記第１及び第２導電層パターン１４ａ、１８ａは各々
複層になる事もあり得る。また、前記強誘電性膜パター
ンはＰＺＴ膜パターン、ＳＢＴパターン、ＳＢＮパター
ンまたはＳＢＮＴパターンである。
【００５１】前記第１ゲート積層物２２を中心に左と右
側のフィールド酸化膜１２の間の活性領域Ａには導電性
不純物が注入された不純物領域２４、２６があるが、こ
のうち２４はドレイン領域で２６はソース領域である。
前記不純物領域２４、２６上には第３導電層パターン３
４が形成されている。
【００５２】前記半導体基板１０の全面には前記第１ゲ
ート積層物２２と前記ドレイン及びソース領域上に形成
された第３導電層パターン３４とを取り囲みながら前記
第１ゲート積層物２２の第２導電層パターン１８ａの上
部界面を一部露出させる第１ブァイアホール３８を含ん
でいる層間絶縁膜３９が形成されている。前記層間絶縁
膜３９は複数の絶縁膜で形成されている。例えば、前記
層間絶縁膜３９は前記第３導電層パターン３４を含む第
１絶縁膜と前記導電性パッド層４０を含む第２絶縁膜と
で形成されている。前記層間絶縁膜３９はシリコン酸化
膜で形成された物質膜である。
【００５３】前記第１ブァイアホール３８には導電性パ
ッド層４０が形成されているが、前記導電性パッド層４
０はアルミニウム層、タングステン層、コバルト層、ニ
ッケル層、白金層、イリジウム層、ルテニウム層、酸化
ルテニウム層、酸化イリジウム層、チタニウム層、チタ
ニウムナイトライド層、タングステンナイトライド層、
タンタル層及び銅層からなる一群の中から選択された何
れか一つの層である。
【００５４】この様に第１ゲート積層物２２の形成され
た第１トランジスタを具備する前記第１構造物は前記導
電性パッド層４０を通して前記の様な第１ゲート積層物
を含んでいない通常の第２トランジスタが形成されてい
る第２構造物と連結されているが、詳しくは、前記導電
性パッド層４０と前記層間絶縁膜３９の全面にはＳＯＩ
基板４３が形成されている。前記ＳＯＩ基板４３に形成
された絶縁膜４１とシリコン基板第２パターン４４ｂに
は前記導電性パッド層４０の一部界面を露出させる第２
ブァイアホール４８が形成されており、前記第２ブァイ
アホール４８には導電性プラグ５０が充填されている。
【００５５】前記シリコン基板の第２パターン４４ｂ上
の所定の領域にはゲート酸化膜パターン５６と第４導電
層パターン５８とから構成される第２ゲート積層物６０
が形成されている。前記第２ゲート積層物６０は前記導
電性プラグ５０と所定の間隔をあける様に形成されてい
る。前記シリコン基板第２パターン４４ｂの前記第２ゲ
ート積層物６０の下の領域６６はトランジスタのチャン
ネル領域であり、この領域６６を中心に前記導電性プラ
グ５０が形成されている領域６２はドレイン領域であ
り、また前記シリコン基板第２パターン４４ｂの反対側
の残りの領域６４はソース領域である。
【００５６】結果的に前記絶縁膜４１は第２ゲート積層
物６０とドレイン及びソース領域６２、６４を取り揃っ
た第２トランジスタの形成されたシリコン基板第２パタ
ーン４４ｂを具備しているのである。構造的にみると、
前記第２トランジスタは前記絶縁膜４１上のシリコン基
板第２パターン４４ｂに形成されたものである為、前記
絶縁膜４１とシリコン基板第２パターン４４ｂとから構
成されるＳＯＩ型基板４３に形成されたものであり得
る。
【００５７】本発明の第２実施例に係る半導体装置は前
記導電性パッド層４０と前記層間絶縁膜３９の全面に前
記ＳＯＩ基板４３の代わりに酸化膜が形成されており、
前記酸化膜には前記導電性パッド層４０の界面を露出さ
せるブァイアホールが形成されている。また前記酸化膜
上には前記ブァイアホールを充填した導電層パターンが
形成されているが、前記導電層パターンには導電性不純
物がイオン注入されて形成された第２トランジスタのソ
ース及びドレイン領域が形成されている。
【００５８】本発明の第３実施例に係る半導体装置は前
記導電性パッド層４０と前記層間絶縁膜３９の全面に前
記ＳＯＩ基板４３の代わりに酸化膜が形成されており、
前記酸化膜には前記導電性パッド層４０の界面を露出さ
せるブァイアホールが形成されている。また前記ブァイ
アホールには導電性プラグが形成されており、前記導電
性プラグを含む前記酸化膜の所定の領域上には導電層パ
ターンが形成されている。前記導電層パターンには導電
性不純物の注入されたソース及びドレイン領域が形成さ
れている。結局のところ、第４実施例に係る半導体装置
において、前記酸化膜上に形成された第２トランジスタ
はＴＦＴであることがわかる。
【００５９】前記導電性プラグ及び導電層パターンはポ
リシリコン層あるいは非晶質シリコン層のうち選択され
た何れか一つの物質層である。
【００６０】前記第２トランジスタは前記第１トランジ
スタを駆動させるためのアクセストランジスタである。
【００６１】引続き、前記第２ゲート積層物６０の形成
された結果物全面には前記第２トランジスタのソース領
域６４の界面一部を露出させる第２コンタクトホール７
０の形成された第５絶縁膜６８が形成されている。前記
第５絶縁膜６８はシリコン酸化膜で形成する。前記第５
絶縁膜６８の全面には前記第２コンタクトホール７０を
充填する第５導電層パターン７２が形成されている。前
記第５導電層パターン７２はビットラインであり、アル
ミニウム層で形成された導電層である。
【００６２】前述の如く、本発明に係る半導体装置は前
記第１乃至第３実施例において述べた様に第２ゲート積
層物の形成された第１トランジスタ上に第２トランジス
タが積層されている仕組みである。従って、チップ上に
おいて単位メモリセルの占める領域を減らし得るためＦ
ＦＲＡＭを高集積化できる。
【００６３】次は、前述した本発明の第１及び第２実施
例に係る半導体装置を製造する方法につき、添付した図
面に基づきより詳細に説明する。
【００６４】まず、前記第１実施例による半導体装置を
製造する方法を説明する。
【００６５】図２乃至図１３は前記本発明の第１実施例
に係る半導体装置を製造する方法を段階別に示した図面
である。
【００６６】図２に示したように、半導体基板１０を活
性領域とフィールド領域とに限定する。次いで、前記フ
ィールド領域にトレンチ１１を形成しフィールドイオン
注入を行う。引続き、前記トレンチ１１に酸化膜を充填
しフィールド酸化膜１２を形成する。前記フィールド酸
化膜１２の形態はトレンチ型に限ってなく、別の形態の
フィールド酸化膜、例えば、ＬＯＣＯＳ形態のフィール
ド酸化膜を形成しても構わない。
【００６７】前記フィールド酸化膜１２の形成された半
導体基板１０の全面に薄いゲート酸化膜（図示せず）を
成長させ、またその全面には第１導電層１４、強誘電性
膜１６及び第２導電層１８を逐次形成する。前記第１導
電層１４と第２導電層１８は各々断層あるいは複層で形
成でき、耐熱性金属層例えば、白金層、イリジウム層、
ルテニウム層、酸化ルテニウム層、酸化イリジウム層、
ＳｒＲｕＯ3 層及び（Ｌａ、Ｓｒ）ＣｏＯ3 層からなる
一群の中から少なくとも選択された何れか一つの物質層
で形成できる。前記強誘電性膜１６はＰＺＴ膜、ＳＢＴ
膜、ＳＢＮ膜またはＳＢＮＴ膜で形成する。
【００６８】前記第２導電層１８上には前記活性領域の
一部を限定する食刻マスク２０を形成する。前記食刻マ
スク２０はハードマスクで形成する。次いで、前記食刻
マスク２０を用いて前記第２導電層１８の全面を異方性
蝕刻する。前記異方性蝕刻によって前記第２導電層１８
の露出された領域とこの領域に対応する前記強誘電性膜
１６と第１導電層１４及びゲート酸化膜を取り除く。そ
の後、前記食刻マスク２０を取り除く。
【００６９】前記異方性蝕刻の結果前記活性領域の前記
感光膜パターン２０により限定された領域上には図３に
示した様に第１導電層パターン１４ａ、強誘電性膜パタ
ーン１６ａ及び第２導電層パターン１８ａから構成され
る第１ゲート積層物２２が形成される。前記第１ゲート
積層物２２は強誘電性ゲートキャパシタ作用をする。こ
のような結果物全面に導電性不純物２５をイオン注入し
前記第１ゲート積層物２２で限定される領域以外の活性
領域に不純物層を形成する。従って、図２において前記
活性領域の前記第１ゲート積層物２２の左側にはドレイ
ン領域２４が形成され、右側にはソース領域２６が形成
される。そこで、前記第１ゲート積層物２２を具備する
第１トランジスタが前記半導体基板１０の活性領域に形
成される。
【００７０】図４はドレイン及びソース領域２４、２６
の一部を限定する段階であって、詳しくは前記第１トラ
ンジスタの形成された結果物の全面に第１絶縁膜２８を
形成する。前記第１絶縁膜２８はシリコン酸化膜で形成
する。前記第１絶縁膜２８上に前記ドレイン及びソース
領域２４、２６の一部領域を限定する前記第１ゲート積
層物２２の側面を露出させるおそれのない感光膜パター
ン３０を形成する。前記感光膜パターン３０はフォトレ
ジスト膜で形成する。
【００７１】次いで、図５に示したように前記感光膜パ
ターン３０を食刻マスクとし前記第１絶縁膜２８の全面
を異方性蝕刻すれば、前記第１絶縁膜２８の限定された
部分のみが取り除かれる。前記異方性蝕刻は前記半導体
基板１０の界面が露出されるまで行い前記第１絶縁膜２
８に前記ドレイン及びソース領域２４、２６の前記感光
膜パターン３０によって限定された領域の界面を露出さ
せる第１コンタクトホール３２形成する。前記第１コン
タクトホール３２には第３導電層パターン３４が形成さ
れるが、これは前記第１絶縁膜２８の全面に第３導電層
を形成した後、パターニングして形成する。
【００７２】図６は前記第２ゲート積層物の上部電極に
導電性第１接触手段４０を形成する段階である。詳しく
は、図５の結果物全面に第２絶縁膜３６を形成する。次
いで、前記第２絶縁膜３６の前記第１ゲート積層物２２
の上部電極に相当する前記第２導電層パターン１８ａの
一部界面を露出させる感光膜パターン（図示せず）を前
記第２絶縁膜３６の全面に形成する。前記感光膜パター
ンはフォトレジスト膜で形成する。次いで、前記感光膜
パターンを食刻マスクとし前記第２絶縁膜３６の全面を
異方性蝕刻するが、前記第１ゲート積層物２２の上部電
極の界面が露出されるまで行う。その結果、前記第２絶
縁膜３６には前記第１ゲート積層物２２の上部電極界面
の一部を露出させる第１ブァイアホール３８が形成され
る。引続き、前記第１ブァイアホール３８を充填する導
電性物質を前記第２絶縁膜３６の全面に形成してからそ
の全面を前記第２絶縁膜３６の界面が露出される平坦化
する。前記平坦化は化学的機械的ポリシング（以下、Ｃ
ＭＰと称する）工程を用いて実施する。従って、前記第
１ブァイアホール３８に前記第１ゲート積層物２２の上
部電極である第２導電層パターン１８ａと接触される導
電性第１接触手段４０が形成される。前記第１接触手段
４０は導電性パッド層として用いられるが、白金層の様
な耐熱性金属層で形成される前記第１ゲート積層物２２
の第２導電層パターン１８ａと接触されるのを考慮する
と、アルミニウム層、タングステン層、コバルト層、ニ
ッケル層、白金層、イリジウム層、ルテニウム層、酸化
ルテニウム層、酸化イリジウム層、チタニウム層、チタ
ニウムナイトライド層、タングステンナイトライド層、
タンタル層及び銅層からなる一群の中から選択された何
れか一つの層で形成するのが好ましい。
【００７３】前記第１接触手段４０は後続工程で形成さ
れる第２トランジスタと前記第１トランジスタとを連結
する架橋役割をする。
【００７４】次の工程で前記第２絶縁膜３６上には前記
第１接触手段４０を通して前記第１トランジスタに連結
する第２トランジスタが形成されるが、前記第２トラン
ジスタは本発明の第１乃至第４実施例に沿った製造方法
により別の形で形成されることもあり得る。
【００７５】次ぎは、本発明の第１実施例による第２ト
ランジスタを形成する方法である。図７はＳＯＩ基板４
６に前記導電性パッド層４０の界面一部を限定する段階
であって、詳しく説明すれば、シリコン基板４４に第３
絶縁膜４２を形成してＳＯＩ基板４６を形成する。次い
で、前記ＳＯＩ基板４６を裏返し前記第２絶縁膜３６と
第１接触手段４０とからなる全面に前記第３絶縁膜４２
の全面をボンディングする。前記第３絶縁膜４２はシリ
コン酸化膜で形成する。
【００７６】前記第２絶縁膜３６と第１接触手段４０の
全面にＳＯＩ基板４６のボンディングが完全に行われた
ら、前記ＳＯＩ基板４６のシリコン基板４４上に前記第
１接触手段４０の界面一部を限定する感光膜パターン４
７を形成する。
【００７７】前記感光膜パターン４７はフォトレジスト
膜で形成する。前記感光膜パターン４７を食刻マスクと
し前記ＳＯＩ基板４６のシリコン基板４４を異方性蝕刻
すると図８に示したように前記第１接触手段４０の界面
の一部を露出させる第２ブァイアホール４８が形成され
ると同時に、第３絶縁膜パターン４２ａとシリコン基板
第１パターン４４ａとからなるＳＯＩ基板パターン４６
ａも共に形成される。前記第１接触手段４０により前記
第２ブァイアホール４８を形成する工程はコンタクトマ
ージンが十分広くなる。従って、工程が容易に行える。
【００７８】引続き、前記第２ブァイアホール４８を充
填する導電性物質を前記ＳＯＩ基板パターン４６ａの全
面に形成した後、その全面を前記ＳＯＩ基板パターン４
６ａの界面が完全に露出されるまで改めて平坦化する。
前記平坦化工程はＣＭＰ工程を用いる。前記平坦化工程
によって前記第２ブァイアホール４８には前記第１接触
手段４０と接触される導電性第２接触手段５０が形成さ
れる。前記第２接触手段５０は導電性プラグであり、ド
ーピングされたポリシリコン層で形成する。
【００７９】次ぎは、図９に示した如く、前記ＳＯＩ型
基板第１パターン（図８の４６ａ）の前記第２接触手段
５０を含んで第２トランジスタを形成しようとする領域
を限定する感光膜パターン５２を前記ＳＯＩ型基板第１
パターン（図８の４６ａ）の全面に形成する。次いで、
前記感光膜パターン５２を食刻マスクとし前記ＳＯＩ型
基板第１パターン図８の４６ａの全面を異方性蝕刻す
る。異方性蝕刻は前記ＳＯＩ型基板第１パターン図８の
４６ａの第３絶縁膜４２の界面が露出されるまで実施さ
れる。前記異方性蝕刻の結果、前記第２トランジスタの
形成される予定の領域である前記第２接触手段５０を含
むシリコン基板第２パターン４４ｂが形成される。従っ
て、前記図８のＳＯＩ型基板第１パターン４６ａは、前
記シリコン基板第２パターン４４ｂと前記第３絶縁膜パ
ターン４２ａとで形成されるＳＯＩ型基板第２パターン
４６ｂで形成される。
【００８０】その後、前記感光膜パターン５２を取り除
く。次いで、前記ＳＯＩ基板第２パターン４６ｂの全面
に図１０に示したように第４絶縁膜５４を平坦化するに
適当な厚さで形成する。次いで、前記第４絶縁膜５４の
全面をＣＭＰ工程で平坦化する。前記ＣＭＰ工程は前記
ＳＯＩ型基板第２パターン４６ｂの前記シリコン基板第
２パターン４４ｂ界面が露出されるまで実施する。前記
ＣＭＰ工程の結果、結果物の全面は平坦化されたが、そ
れは図１１に示したように前記シリコン基板第２パター
ン４４ｂと前記第４絶縁膜パターン５４ａ及び前記第２
接触手段５０の全面からなる。
【００８１】図１２は第２トランジスタを形成する段階
である。詳しくは、前記シリコン基板第２パターン４４
ｂの前記第２接触手段５０から所定間隔が隔てられた領
域上にゲート酸化膜パターン５６と第４導電層パターン
５８とから構成された第２ゲート積層物６０を形成す
る。次いで、前記第２ゲート積層物６０をマスクとし前
記シリコン基板第２パターン４４ｂの全面に導電性不純
物をイオン注入する。
【００８２】その結果、前記シリコン基板第２パターン
４４ｂの前記第２接触手段５０の上層部を含む前記第２
ゲート積層物６０の左側にはドレイン領域６２が形成さ
れ、また右側にはソース領域６４が形成されて第２トラ
ンジスタが形成される。
【００８３】前記第２トランジスタは、前記第２接触手
段５０を通して前記第１構造物に形成された第１トラン
ジスタの第１ゲート積層物２２の上部電極である前記第
２導電層パターン１８ａと連結され、前記第１トランジ
スタを駆動させるアクセストランジスタとして用いられ
る。
【００８４】前記シリコン基板の第２パターン４４ｂの
前記第２ゲート積層物６０により限定された領域６６、
いわゆる前記ドレイン領域６２とソース領域６４の間の
領域はチャンネル領域として用いられる。
【００８５】引続き、前記第２トランジスタの形成され
ている結果物の全面に前記第２ゲート積層物６０を覆う
に十分な位の第５絶縁膜６８を形成する。前記第５絶縁
膜６８は前記第２ゲート積層物６０が露出されない範囲
内でその全面を平坦化する事も出来る。その後、前記第
５絶縁膜６８の全面に前記第２トランジスタのソース領
域６４の一部を限定する感光膜パターン６９を形成す
る。
【００８６】図１３はビットラインとして用いられる第
５導電層パターン７２を形成する段階を表すが、詳しく
は、図２４の前記第５絶縁膜６８上に形成された感光膜
パターン６９を食刻マスクとし前記第５絶縁膜６８の全
面を異方性蝕刻する。前記異方性蝕刻は前記第２トラン
ジスタのソース領域６４の界面が露出されるまで実施す
る。その結果、前記第５絶縁膜６８には前記第２トラン
ジスタのソース領域６４の界面を露出させる第２コンタ
クトホール７０が形成される。次いで、前記第２コンタ
クトホール７０を充填する第５導電層パターン７２を前
記第５絶縁膜６８の全面に形成した上でパタニングす
る。前記第５導電層パターン７２はビットラインとして
使われる。
【００８７】次は、本発明の第２実施例により前記第２
トランジスタを形成する方法であって、図面を参照せず
説明する。
【００８８】具体的に説明すれば、前記第２絶縁膜３６
のと前記第１接触手段４０とを形成する段階は前記第１
実施例と同一に進められる。前記シリコンウェーハに導
電性不純物をイオン注入しソース及びドレイン領域を形
成する。
【００８９】次いで、前記ドレイン領域上に所定の高さ
を持つコンタクト導電層を形成する。前記コンタクト導
電層はそれに続く前記ＳＯＩ基板のボンディング過程で
前記第１接触手段と接触される。従って、前記コンタク
ト導電層は第２接触手段として作用することになる。引
続き、前記シリコンウェーハの全面に前記トレンチを充
填する第３絶縁膜を形成する。前記第３絶縁膜は酸化膜
で形成する。次いで、前記第３絶縁膜の全面を前記コン
タクト導電層の界面が露出されるまで平坦化する。前記
平坦化はＣＭＰ方式で実施される。これによって、前記
トレンチには素子分離酸化膜が形成される。
【００９０】引続き、前記ＳＯＩ基板を裏返し前記第１
接触手段４０と前記第１接触手段４０の周りを取り囲む
第２絶縁膜３６にボンディングするが、この際、前記コ
ンタクト導電層が前記第１接触手段４０と正確にマッチ
ングされるようボンディングする。ボンディングした
後、前記ＳＯＩ基板に形成された前記ソース、ドレイン
及び素子分離酸化膜の界面が露出されるまで前記ＳＯＩ
基板を平坦化する。前記平坦化はＣＭＰ方式を利用して
実施する。
【００９１】次いで、前記ＳＯＩ基板の全面にゲート酸
化膜を形成した後、前記ゲート酸化膜の前記ソースとド
レイン領域との基板領域に対応する部分にゲート電極を
一つの構成要素とするゲート積層物を形成しＳＯＩ型第
２トランジスタを形成する。前記ゲート積層物にはシリ
サイド層が含まれることもあり得る。その後の工程は前
記第１実施例と同一に進められる。
【００９２】次は、本発明の第３実施例により前記第２
トランジスタを形成する方法を詳細に説明する。
【００９３】前記第１及び第２実施例では、前記第２ト
ランジスタを形成するためＳＯＩ基板を用いてＳＯＩ型
トランジスタを形成するが、前記ＳＯＩ型トランジスタ
の代わりにＴＦＴ型トランジスタを形成し第２トランジ
スタとして用いる事もあり得る。具体的に説明すれば、
前記第２絶縁膜３６の形成と前記第２絶縁膜３６に第１
接触手段４０を形成する工程は前記第１及び第２実施例
と同一に進められる。
【００９４】次いで、前記第１接触手段４０と前記第２
絶縁膜３６の全面に第３絶縁膜を形成した後、前記第３
絶縁膜の前記第１接触手段４０の上部面に対応する部分
に前記接触手段の界面を露出させるブァイアホールを形
成する。前記第３絶縁膜は酸化膜で形成する。引続き、
前記ブァイアホールを充填する第４導電層を前記第３絶
縁膜の全面に形成する。前記ブァイアホールを充填する
第４導電層はドーピングされたポリシリコン層あるいは
非晶質シリコン層のうち選択された何れか一つの物質層
で形成する。
【００９５】次いで、前記ブァイアホールを充填する第
４導電層をパタニングするが、前記ビアホールを含み少
なくとも一つのトランジスタを形成し得る程度の領域を
限定した後、他の領域は取り除く。前記結果物全面に第
４絶縁膜を形成する。前記第４絶縁膜は酸化膜で形成す
る。次いで前記第４絶縁膜の全面を前記パタニングされ
た第４導電層の界面が露出されるまで平坦化する。前記
平坦化はＣＭＰ方式で実施される。前記第４導電層で前
記ブァイアホールに対応しない領域上にゲート電極を一
つの構成要素とするゲート積層物を形成する。前記ゲー
ト積層物にはシリサイド層が共に形成され得る。
【００９６】引続き、前記第４導電層の全面に導電性不
純物をイオン注入しソース及びドレイン領域を形成する
ことによって第２トランジスタを形成する。その後の工
程は第１及び第２実施例と同一に進められる。
【００９７】前記ブァイアホールを充填する第４導電層
を非晶質シリコン層で形成する場合は、非晶質シリコン
層の結晶化のためアニーリング工程が必要になる。
【００９８】次は、本発明の第４実施例により前記第２
トランジスタを形成する方法を詳細に説明する。
【００９９】本発明の第４実施例は前記第３実施例と同
じく前記第２トランジスタをＴＦＴ型に形成する実施例
である。詳しく説明すれば、前記第２絶縁膜３６の形成
と前記第２絶縁膜３６に第１接触手段４０を形成する工
程は前記第１乃至第３実施例と同一に進められる。
【０１００】次いで、前記第１接触手段４０と前記第２
絶縁膜３６の全面に第３絶縁膜を形成した後、前記第３
絶縁膜の前記第１接触手段４０の上部面に対応する部分
に前記接触手段の界面を露出させるブァイアホールを形
成する。前記第３絶縁膜は酸化膜で形成する。次いで、
前記ブァイアホールを充填する第４導電層を前記第３絶
縁膜の全面に形成する。
【０１０１】引続き、前記第４導電層を前記第３絶縁膜
が露出されるまで平坦化する。前記第４導電層の平坦化
はＣＭＰ方式で実施する。前記平坦化の結果、前記ブァ
イアホールには前記第４導電層で形成された導電性プラ
グが形成される。前記導電性プラグは前記第１接触手段
４０と接触される第２接触手段として作用する。
【０１０２】次いで、前記導電性プラグと前記第３絶縁
膜の全面に第５導電層を形成する。また、前記第５導電
層をパタニングして前記導電性プラグを含み、少なくと
も一つのトランジスタを形成し得る程度の領域を有する
第５導電層パターンを形成する。前記第５導電層パター
ンの形成された結果物全面には第４絶縁膜を形成する。
前記第４絶縁膜は酸化膜で形成する。引続き、前記第４
絶縁膜の全面を前記第５導電層の界面が露出されるまで
平坦化する。前記平坦化によって全面が露出される前記
第５導電層パターンで、前記導電性プラグに対応しない
領域上にゲート電極を一つの構成要素とするゲート積層
物を形成する。
【０１０３】前記ゲート積層物にはタングステンシリサ
イドの様なシリサイド層が含まれる。前記第５導電層に
導電性不純物をイオン注入しソース及びドレイン領域を
形成することによってＴＦＴ型の第２トランジスタを形
成する。
【０１０４】前記第４実施例において、前記第４及び第
５導電層はドーピングされたポリシリコン層あるいは非
晶質シリコン層のうち選択された何れか一つの物質層で
形成する。前記第４及び第５導電層が非晶質シリコン層
で形成される場合は、所定時間のアニーリング工程が必
要になる。
【０１０５】なお、本発明は前記実施例に限ってなく、
多くの変形が本発明の技術的思想内で，且つ当分野で通
常の知識を有した者により実施可能であることは確かで
ある。
【０１０６】
【発明の効果】以上、本発明による半導体装置及びその
製造方法においては、メモリセルを一つの強誘電性ゲー
トキャパシタトランジスタと一つの一般トランジスタと
を使って構成するが、前記各トランジスタを従来技術の
如く基板に平面的に形成するのでなく前記強誘電性ゲー
トキャパシタが形成されている第１トランジスタ上に前
記第１トランジスタの駆動トランジスタである第２トラ
ンジスタが積み重ねられている。
【０１０７】従って、チップで強誘電性フローティング
ゲートＲＡＭの占める平面的な広さを大幅に減らせる為
従来技術で平面上に少なくとも２つ以上のトランジスタ
を形成して強誘電性フローティングゲートＲＡＭを形成
する方法に比べて強誘電性フローティングゲートＲＡＭ
の集積度を遥かに高められると共に、このような強誘電
性フローティングゲートＲＡＭを採用する装備の場合は
装備の小型化をも加速化できる。
【図面の簡単な説明】
【図１】 本発明の第１実施例による半導体装置の断面
図である。
【図２】 図１の半導体装置の製造方法を表した図面で
ある。
【図３】 図１の半導体装置の製造方法を表した図面で
ある。
【図４】 図１の半導体装置の製造方法を表した図面で
ある。
【図５】 図１の半導体装置の製造方法を表した図面で
ある。
【図６】 図１の半導体装置の製造方法を表した図面で
ある。
【図７】 図１の半導体装置の製造方法を表した図面で
ある。
【図８】 図１の半導体装置の製造方法を表した図面で
ある。
【図９】 図１の半導体装置の製造方法を表した図面で
ある。
【図１０】 図１の半導体装置の製造方法を表した図面
である。
【図１１】 図１の半導体装置の製造方法を表した図面
である。
【図１２】 図１の半導体装置の製造方法を表した図面
である。
【図１３】 図１の半導体装置の製造方法を表した図面
である。
【符号の説明】
１０…半導体基板 １１…トレンチ １２…フィールド酸化膜 １４…第１導電層 １６…強誘電性膜 １８…第２導電層 ２０…食刻マスク ２２…第１ゲート積層物 ２４…ドレイン領域 ２６…ソース領域 ２８…第１絶縁膜 ３２…第１コンタクトホール ３４…第３導電性パターン ３６…第２絶縁膜 ３８…第１ブァィアホール ３９…層間絶縁膜 ４０…導電性パッド ４１…絶縁膜 ４３…ＳＯＩ基板 ４８…第２ブァイアホール ５０…導電性プラグ ６０…第２ゲート積層物 ６８…第５絶縁膜 ７０…第２コンタクトホール ７２…第５導電性パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｌ 21/336 ６１７Ｍ ６２２ ６２７Ａ

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つの強誘電性ゲートキャパ
    シタを備える第１トランジスタと、 層間絶縁膜を介し前記第１トランジスタ上に積層される
    第２トランジスタと、 前記第１トランジスタのキャパシタの上部電極と前記第
    ２トランジスタのドレイン領域とを結び合い、前記層間
    絶縁膜を通過する連結手段とを含むことを特徴とする高
    集積強誘電性フローティングゲートＲＡＭを備える半導
    体装置。
  2. 【請求項２】 前記第１トランジスタは、 半導体基板と、 前記半導体基板に形成された前記半導体基板をフィール
    ド領域と活性領域とに区分するフィールド酸化膜と、 前記半導体基板の活性領域上に逐次形成された第１導電
    層パターン、強誘電性膜パターン、及び第２導電層パタ
    ーンとから構成される強誘電性ゲートキャパシタと、 前記キャパシタと前記フィールド酸化膜との間の基板上
    に形成された導電性不純物領域と、 前記不純物領域上に形成された第３導電層パターンとを
    備えることを特徴とする請求項１に記載の高集積強誘電
    性フローティングゲートＲＡＭを備える半導体装置。
  3. 【請求項３】 前記フィールド酸化膜はトレンチ型であ
    ることを特徴とする請求項２に記載の高集積強誘電性フ
    ローティングゲートＲＡＭを備える半導体装置。
  4. 【請求項４】 前記第１及び第２導電層パターンには、
    Ｐｔ層パターン、Ｉｒ層パターン、Ｒｕ層パターン、Ｒ
    ｕＯ2 層パターン、ＩｒＯ2 層パターン、ＳｒＲｕＯ3
    パターン及び（Ｌａ、Ｓｒ）ＣｏＯ3 パターンからなさ
    れた群のうち選択された少なくとも一つの物質層パター
    ンが含まれていることを特徴とする請求項２に記載の高
    集積強誘電性フローティングゲートＲＡＭを備える半導
    体装置。
  5. 【請求項５】 前記強誘電性膜パターンはＰＺＴ膜パタ
    ーン、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）パターン、ＳＢ
    Ｎ（ＳｒＢｉ2 Ｎｂ2 Ｏ9 ）パターンあるいはＳＢＮＴ
    （ＳｒＢｉ2 （Ｔａ、Ｎｂ）2 Ｏ9 ）パターンであるこ
    とを特徴とする請求項２に記載の高集積強誘電性フロー
    ティングゲートＲＡＭを備える半導体装置。
  6. 【請求項６】 前記連結手段は導電性プラグであること
    を特徴とする請求項１に記載の高集積強誘電性フローテ
    ィングゲートＲＡＭを備える半導体装置。
  7. 【請求項７】 前記連結手段は導電性パッド層上に形成
    された導電性プラグであることを特徴とする請求項１に
    記載の高集積強誘電性フローティングゲートＲＡＭを備
    える半導体装置。
  8. 【請求項８】 前記導電性プラグはドーピングされたポ
    リシリコン層、タングステン層、あるいはアルミニウム
    層であることを特徴とする請求項６、又は請求項７に記
    載の高集積強誘電性フローティングゲートＲＡＭを備え
    る半導体装置。
  9. 【請求項９】 前記導電性パッド層はＡｌ、Ｗ、Ｃｏ、
    Ｎｉ、Ｐｔ、Ｉｒ、Ｒｕ、ＲｕＯ2 、ＩｒＯ2 、Ｔｉ、
    ＴｉＮ、ＷＮ、Ｔａ及びＣｕから構成された一群の中で
    選択された何れかからなっていることを特徴とする請求
    項７に記載の高集積強誘電性フローティングゲートＲＡ
    Ｍを備える半導体装置。
  10. 【請求項１０】 前記層間絶縁膜は複数の絶縁膜である
    ことを特徴とする請求項１に記載の高集積強誘電性フロ
    ーティングゲートＲＡＭを備える半導体装置。
  11. 【請求項１１】 前記層間絶縁膜はシリコン酸化膜であ
    ることを特徴とする請求項１に記載の高集積強誘電性フ
    ローティングゲートＲＡＭを備える半導体装置。
  12. 【請求項１２】 前記第２トランジスタの全面には、第
    ２トランジスタにおけるソース領域の一部を露出させる
    コンタクトホールを含んでいる絶縁膜と前記絶縁膜の全
    面に形成された前記コンタクトホールを充填する導電層
    とを更に備えていることを特徴とする請求項１に記載の
    高集積強誘電性フローティングゲートＲＡＭを備える半
    導体装置。
  13. 【請求項１３】 前記導電層はビットラインであること
    を特徴とする請求項１２に記載の高集積強誘電性フロー
    ティングゲートＲＡＭを備える半導体装置。
  14. 【請求項１４】 前記絶縁膜はシリコン酸化膜であるこ
    とを特徴とする請求項１２に記載の高集積強誘電性フロ
    ーティングゲートＲＡＭを備える半導体装置。
  15. 【請求項１５】 前記第２トランジスタは前記第１トラ
    ンジスタを駆動させるためのアクセストランジスタであ
    ることを特徴とする請求項１に記載の高集積強誘電性フ
    ローティングゲートＲＡＭを備える半導体装置。
  16. 【請求項１６】 前記第２トランジスタはＳＯＩ型基板
    に形成されたことを特徴とする請求項１に記載の高集積
    強誘電性フローティングゲートＲＡＭを備える半導体装
    置。
  17. 【請求項１７】 （ａ）半導体基板の活性領域上に強誘
    電性ゲートキャパシタを備える第１トランジスタを形成
    する段階と、 （ｂ）前記第１トランジスタの形成されている半導体基
    板の全面に前記キャパシタの上部電極と導電性接触を行
    える接触手段を含む絶縁膜を形成する段階と、 （ｃ）前記絶縁膜上に前記接触手段と接触されているド
    レイン領域を有する第２トランジスタを形成する段階と
    を含むことを特徴とする高集積強誘電性フローティング
    ゲートＲＡＭを備える半導体装置の製造方法。
  18. 【請求項１８】 前記第２トランジスタを形成した後、
    前記第２トランジスタが形成された半導体基板全面に、
    前記第２トランジスタにおけるソース領域の一部を露出
    させるコンタクトホールを含む絶縁膜を形成し、且つ前
    記絶縁膜の全面に前記コンタクトホールを充填する導電
    層を形成することを特徴とする請求項１７に記載の高集
    積強誘電性フローティングゲートＲＡＭを備える半導体
    装置の製造方法。
  19. 【請求項１９】 前記絶縁膜はシリコン酸化膜からなる
    ことを特徴とする請求項１８に記載の高集積強誘電性フ
    ローティングゲートＲＡＭを備える半導体装置の製造方
    法。
  20. 【請求項２０】 前記導電層はアルミニウムからなるこ
    とを特徴とする請求項１８に記載の高集積強誘電性フロ
    ーティングゲートＲＡＭを備える半導体装置の製造方
    法。
  21. 【請求項２１】 前記（ａ）段階は、 （ａ１）前記半導体基板の全面にゲート酸化膜、第１導
    電層、強誘電体膜、及び第２導電層を逐次形成する段階
    と、 （ａ２）前記第２導電層上に前記半導体基板の活性領域
    の一部を限定する食刻マスクを形成する段階と、 （ａ３）前記食刻マスクを利用して前記第２導電層、強
    誘電性膜、第１導電層、及びゲート酸化膜を順々にパタ
    ニングし、前記活性領域の一定した領域上に第１導電層
    パターン、強誘電性膜パターン及び第２導電層パターン
    から構成される強誘電性ゲートキャパシタを形成する段
    階と、 （ａ４）前記強誘電性ゲートキャパシタが形成された半
    導体基板の全面に導電性不純物をイオン注入して前記強
    誘電性ゲートキャパシタの形成された活性領域にドレイ
    ン及びソース領域を形成する段階と、 （ａ５）前記ドレイン及びソース領域上に第３導電層パ
    ターンを形成する段階とを含むことを特徴とする請求項
    １７に記載の高集積強誘電性フローティングゲートＲＡ
    Ｍを備える半導体装置の製造方法。
  22. 【請求項２２】 前記第１及び第２導電層はそれぞれＰ
    ｔ、Ｉｒ、Ｒｕ、ＲｕＯ2 、ＩｒＯ2 、ＳｒＲｕＯ3 パ
    ターン及び（Ｌａ、Ｓｒ）ＣｏＯ3 パターンからなる一
    群のうち選択された少なくとも何れか一つの物質からな
    ることを特徴とする請求項２１に記載の高集積強誘電性
    フローティングゲートＲＡＭを備える半導体装置の製造
    方法。
  23. 【請求項２３】 前記強誘電性膜はＰＺＴからなること
    を特徴とする請求項２１に記載の高集積強誘電性フロー
    ティングゲートＲＡＭを備える半導体装置の製造方法。
  24. 【請求項２４】 前記ｃ１段階における前記絶縁膜を多
    数個形成することを特徴とする請求項１７に記載の高集
    積強誘電性フローティングゲートＲＡＭを備える半導体
    装置の製造方法。
  25. 【請求項２５】 前記多数個の絶縁膜はシリコン酸化膜
    からなることを特徴とする請求項２４に記載の高集積強
    誘電性フローティングゲートＲＡＭを備える半導体装置
    の製造方法。
  26. 【請求項２６】 前記接触手段は導電性プラグとしてド
    ーピングされたポリシリコン層で形成することを特徴と
    する請求項１７に記載の高集積強誘電性フローティング
    ゲートＲＡＭを備える半導体装置の製造方法。
  27. 【請求項２７】 前記導電性プラグは導電性パッド層上
    に形成することを特徴とする請求項２６に記載の高集積
    強誘電性フローティングゲートＲＡＭを備える半導体装
    置の製造方法。
  28. 【請求項２８】 前記導電性パッド層はＡｌ、Ｗ、Ｃ
    ｏ、Ｎｉ、Ｐｔ、Ｉｒ、Ｒｕ、ＲｕＯ2 、ＩｒＯ2 、Ｔ
    ｉ、ＴｉＮ、ＷＮ、Ｔａ及びＣｕからなる一群のうち選
    択された何れかの一つでなされることを特徴とする請求
    項２７に記載の高集積強誘電性フローティングゲートＲ
    ＡＭを備える半導体装置の製造方法。
  29. 【請求項２９】 前記（ｃ）段階は、 （ｃ１）シリコンウェーハの所定領域に素子分離膜とソ
    ース及びドレイン領域を有するＳＯＩ基板を形成する段
    階と、 （ｃ２）前記ＳＯＩ基板のドレイン領域と前記接触手段
    とがマッチングされるよう前記ＳＯＩ基板を前記絶縁膜
    にボンディングする段階と、 （ｃ３）前記ＳＯＩ基板の前記ソースとドレイン領域と
    の間の該当領域にゲート積層物を形成する段階とを含む
    ことを特徴とする請求項２７に記載の高集積強誘電性フ
    ローティングゲートＲＡＭを備える半導体装置の製造方
    法。
  30. 【請求項３０】 前記（ｃ１）段階は、 （１）シリコンウェーハの全面に絶縁膜を形成する段階
    と、 （２）前記絶縁膜の全面を平坦化する段階とを含むこと
    を特徴とする請求項２９に記載の高集積強誘電性フロー
    ティングゲートＲＡＭを備える半導体装置の製造方法。
  31. 【請求項３１】 前記絶縁膜は酸化膜からなることを特
    徴とする請求項３０に記載の高集積強誘電性フローティ
    ングゲートＲＡＭを備える半導体装置の製造方法。
  32. 【請求項３２】 前記（ｃ２）段階は、 （１）前記ＳＯＩ基板を裏返して、前記接触手段と前記
    接触手段を取り囲む絶縁膜とにボンディングする段階
    と、 （２）前記ＳＯＩ基板において前記接触手段の上部面に
    対応する部分に前記接触手段の界面を露出させるブァイ
    アホールを形成する段階と、 （３）前記ブァイアホールに導電性プラグを充填する段
    階と、 （４）前記シリコンウェーハにおいて、前記導電性プラ
    グを含んで少なくとも一つのトランジスタを形成できる
    程度の領域を除いて、それ以外は取り除く段階と、 （５）前記（４）段階で、前記導電性プラグを含んで少
    なくとも一つのトランジスタを形成できる程度の領域を
    除いて、それ以外は取り除かれたシリコンウェーハ全面
    に酸化膜を形成する段階と、 （６）前記酸化膜の全面を前記シリコンウェーハ及び前
    記導電性プラグの界面が露出されるまで平坦化する段階
    と、 （７）前記シリコンウェーハ上にゲート電極を一つの構
    成要素とするゲート積層物を形成する段階と、 （８）前記シリコンウェーハに導電性不純物をイオン注
    入してソース及びドレイン領域を形成することによりト
    ランジスタを形成する段階とを含むことを特徴とする請
    求項２９に記載の高集積強誘電性フローティングゲート
    ＲＡＭを備える半導体装置の製造方法。
  33. 【請求項３３】 前記（６）段階の平坦化はＣＭＰ方式
    で行われることを特徴とする請求項３２に記載の高集積
    強誘電性フローティングゲートＤＲＡＭを備える半導体
    装置の製造方法。
  34. 【請求項３４】 前記（ｃ１）段階は、 （１）シリコンウェーハに所定間隔を開けて形成された
    所定の深さを有するトレンチを形成する段階と、 （２）前記トレンチの間の領域に相当する前記シリコン
    ウェーハに導電性不純物をイオン注入してソース及びド
    レイン領域を形成する段階と、 （３）前記ドレイン領域上に所定の高さを有するコンタ
    クト導電層を形成する段階と、 （４）前記シリコンウェーハの全面に前記トレンチを充
    填する絶縁膜を形成する段階と、 （５）前記コンタクト導電層の界面が露出されるまで前
    記絶縁膜の全面を平坦化する段階とを含むことを特徴と
    する請求項２９に記載の高集積強誘電性フローティング
    ゲートＲＡＭを備える半導体装置の製造方法。
  35. 【請求項３５】 前記絶縁膜は酸化膜からなることを特
    徴とする請求項３４に記載の高集積強誘電性フローティ
    ングゲートＤＲＡＭを備える半導体装置の製造方法。
  36. 【請求項３６】 前記（ｃ２）段階は、 （１）前記ＳＯＩ基板を裏返して前記接触手段と前記接
    触手段の周りを取り囲む絶縁膜とに前記ＳＯＩ基板のコ
    ンタクト導電層がマッチングされるよう前記ＳＯＩ基板
    をボンディングする段階と、 （２）前記ボンディングの後、前記ＳＯＩ基板に形成さ
    れた前記ソース、ドレイン、及び素子分離酸化膜の界面
    が露出されるまでＳＯＩ基板を平坦化する段階と、 （３）前記ＳＯＩ基板の全面にゲート酸化膜を形成する
    段階と、 （４）前記ゲート酸化膜の前記ソースとドレイン領域と
    の間の前記ＳＯＩ基板領域に対応する部分にゲート電極
    を一つの構成要素とするゲート積層物を形成した上でＳ
    ＯＩ型トランジスタを形成することを特徴とする請求項
    ２９に記載の高集積強誘電性フローティングゲートＲＡ
    Ｍを備える半導体装置の製造方法。
  37. 【請求項３７】 前記（ｃ２）段階の（２）段階におい
    て、前記ＳＯＩ基板の平坦化はＣＭＰ方式で行われるこ
    とを特徴とする請求項３６に記載の高集積強誘電性フロ
    ーティングゲートＲＡＭを備える半導体装置の製造方
    法。
  38. 【請求項３８】 前記コンタクト導電層はドーピングさ
    れたポリシリコン層で形成されることを特徴とする請求
    項３６に記載の高集積強誘電性フローティングゲートＲ
    ＡＭを備える半導体装置の製造方法。
  39. 【請求項３９】 前記（ｃ）段階は、 （ｃ１）前記（ｂ）段階で、前記第１トランジスタの形
    成されている半導体基板の全面に前記キャパシタの上部
    電極と導電性接触を行える接触手段を含む絶縁膜が形成
    された半導体基板に絶縁膜を形成する段階と、 （ｃ２）前記絶縁膜において前記接触手段の上部面に対
    応する部分に前記接触手段の界面を露出させるブァイア
    ホールを形成する段階と、 （ｃ３）前記ブァイアホールを充填する導電層を前記絶
    縁膜の全面に形成した後、アニーリングする段階と、 （ｃ４）前記導電層のうち前記ブァイアホールを含んで
    少なくとも一つのトランジスタを形成できる一定の領域
    を限定し、それ以外は取り除く段階と、 （ｃ５）前記導電層において前記ブァイアホールに対応
    する領域上にゲート電極を一つの構成要素とするゲート
    積層物を形成する段階と、 （ｃ６）前記導電層の全面にイオン注入を行ってソース
    及びドレイン領域を形成することによりトランジスタを
    形成する段階とを含むことを特徴とする請求項１７に記
    載の高集積強誘電性フローティングゲートＲＡＭを備え
    る半導体装置の製造方法。
  40. 【請求項４０】 前記導電層はドーピングされたポリシ
    リコン及び非晶質シリコンから構成された一群のうち選
    択された何れか一つからなることを特徴とする請求項３
    ９に記載の高集積強誘電性フローティングゲートＲＡＭ
    を備える半導体装置の製造方法。
  41. 【請求項４１】 前記絶縁膜は酸化膜からなることを特
    徴とする請求項３９に記載の高集積強誘電性フローティ
    ングゲートＲＡＭを備える半導体装置の製造方法。
  42. 【請求項４２】 前記（ｃ）段階は、 （ｃ１）前記（ｂ）段階で、前記第１トランジスタの形
    成されている半導体基板の全面に前記キャパシタの上部
    電極と導電性接触を行える接触手段を含む絶縁膜が形成
    された半導体基板に第３絶縁膜を形成する段階と、 （ｃ２）前記第３絶縁膜において前記接触手段の上部面
    に対応する領域に前記接触手段の界面を露出させるブァ
    イアホールを形成する段階と、 （ｃ３）前記ブァイアホールを充填する第４導電層を前
    記第３絶縁膜の全面に形成した後、アニーリングする段
    階と、 （ｃ４）前記第４導電層の全面を前記第３絶縁膜の界面
    が露出されるまで平坦化して前記ブァイアホールに導電
    性プラグを形成する段階と、 （ｃ５）前記導電性プラグと前記第３絶縁膜の全面に第
    ５導電層を形成する段階と、 （ｃ６）前記第５導電層をパタニングして、前記導電性
    プラグを含んで少なくとも一つのトランジスタを形成で
    きる程度の領域を有する第５導電層パターンを形成する
    段階と、 （ｃ７）前記（ｃ６）で前記第５導電層をパタニングし
    て、前記導電性プラグを含んで少なくとも一つのトラン
    ジスタを形成できる程度の領域を有する第５導電層パタ
    ーンを形成された半導体基板の全面に第４絶縁膜を形成
    する段階と、 （ｃ８）前記第４絶縁膜全面を前記第５導電層の界面が
    露出されるまで平坦化する段階と、 （ｃ９）前記第５導電層の前記導電性プラグに対応しな
    い領域上にゲート電極を一つの構成要素とするゲート積
    層物を形成する段階と、 （ｃ１０）前記第５導電層に導電性不純物をイオン注入
    してソース及びドレイン領域を形成することによりトラ
    ンジスタを形成する段階とを含むことを特徴とする請求
    項１７に記載の高集積強誘電性フローティングゲートＲ
    ＡＭを備える半導体装置の製造方法。
  43. 【請求項４３】前記（ｃ４）段階の平坦化はＣＭＰ方式
    で行われることを特徴とする請求項４２に記載の高集積
    強誘電性フローティングゲートＲＡＭを備える半導体装
    置の製造方法。
  44. 【請求項４４】 前記第３及び第４絶縁膜が酸化膜から
    形成されることを特徴とする請求項４２に記載の高集積
    強誘電性フローティングゲートＲＡＭを備える半導体装
    置の製造方法。
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