JPH10242411A

JPH10242411A - 半導体メモリセルのキャパシタ構造及びその作製方法

Info

Publication number: JPH10242411A
Application number: JP9205801A
Authority: JP
Inventors: Akihiko Ochiai; 昭彦落合
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-18
Filing date: 1997-07-31
Publication date: 1998-09-11
Also published as: US5998825A; US6287934B1

Abstract

(57)【要約】【課題】強誘電体薄膜と接する上部電極の面積を広くす
ることができ、しかも、強誘電体薄膜に対して電界集中
が発生し難い構造を有する半導体メモリセルのキャパシ
タ構造を提供する。【解決手段】半導体メモリセルのキャパシタ構造は、
（イ）基体２０上に形成された下部電極２１と、（ロ）
該下部電極２１上に形成された強誘電体薄膜から成るキ
ャパシタ絶縁膜２２と、（ハ）該キャパシタ絶縁膜２２
上に形成された上部電極２３から成り、下部電極２１は
半球状であることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセルのキャパシタ構造及びその作製方
法、更に詳しくは、強誘電体薄膜を用いた不揮発性メモ
リセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭから成る半
導体メモリセルのキャパシタ構造及びその作製方法に関
する。

【０００２】

【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリセルは
前者に属する。

【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルは、基本的に
は、強誘電体キャパシタと選択トランジスタとから構成
されている。強誘電体キャパシタは、例えば、下部電極
と上部電極、及びそれらの間に挟まれた強誘電体薄膜か
ら構成されている。このタイプの不揮発性メモリセルに
おけるデータの書き込みや読み出しは、図１３に示す強
誘電体のＰ−Ｅヒステリシスループを応用して行われ
る。強誘電体薄膜に外部電界を加えた後、外部電界を除
いたとき、強誘電体薄膜は自発分極を示す。そして、強
誘電体薄膜の残留分極は、プラス方向の外部電界が印加
されたとき＋Ｐ_r、マイナス方向の外部電界が印加され
たとき−Ｐ_rとなる。ここで、残留分極が＋Ｐ_rの状態
（図１３の「Ｄ」参照）の場合を「０」とし、残留分極
が−Ｐ_rの状態（図１３の「Ａ」参照）の場合を「１」
とする。

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１３の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷をビット線電位として検出す
る。データの読み出し後、外部電界を０にすると、デー
タが「０」のときでも「１」のときでも、強誘電体薄膜
の分極状態は図１３の「Ｄ」の状態となってしまう。そ
れ故、データが「１」の場合、マイナス方向の外部電界
を印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態
とし、データ「１」を書き込む。

【０００５】このような不揮発性メモリの一種（スタッ
ク型不揮発性メモリ）が、文献 "AHalf-Micron Ferroel
ectric Memory Cell Technology with Stacked Capacit
orStructure", S.Onishi, et al., IEDM 94-843 から公
知である。この文献に開示された不揮発性メモリセルの
模式的な一部断面図を図１４に示す。

【０００６】

【発明が解決しようとする課題】この文献に示された構
造の不揮発性メモリセルは、強誘電体薄膜の頂面の一部
が絶縁層で被覆されているため、強誘電体薄膜と接する
上部電極の面積が小さい。即ち、キャパシタ実効面積が
小さく、蓄積電荷量が少ない。従って、図１５に模式的
な一部断面図を示すように、強誘電体薄膜の頂面全体を
上部電極で被覆する構造とし、キャパシタ実効面積を増
加させることが好ましい。しかしながら、このような構
造とした場合、下部電極のコーナー部で電界集中が発生
するために、図１３に示したＰ−Ｅヒステリシスループ
が歪んだり、リーク電流が増加するといった問題が生
じ、下部電極のコーナー部の存在がキャパシタ構造の劣
化を招く。

【０００７】従って、本発明の目的は、強誘電体薄膜と
接する上部電極の面積を広くすることができ、しかも、
強誘電体薄膜に対して電界集中が発生し難い構造を有す
る半導体メモリセルのキャパシタ構造及びその作製方法
を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリセルのキャパシタ構造は、
（イ）基体上に形成された下部電極と、（ロ）該下部電
極上に形成された強誘電体薄膜から成るキャパシタ絶縁
膜と、（ハ）該キャパシタ絶縁膜上に形成された上部電
極、から成り、前記下部電極は半球状であることを特徴
とする。

【０００９】ここで、半球状とは、球を任意の平面で切
断したとき得られる形状のみならず、回転楕円体や回転
放物面体を任意の平面で切断したとき得られる形状等を
包含し、更に広くは、半球状の下部電極を任意の垂直面
で切断したとき得られる外形形状を構成する曲線の微係
数が有限の値を有する（微係数が不定の値となることが
ない、あるいは微係数の値が連続である）ような形状を
包含する。本発明においては、下部電極の形状をこのよ
うに半球状とすることによって、電界集中を避けること
ができるだけでなく、キャパシタ実効面積の増加を図る
ことができる。下部電極が基体と接する部分の外形形状
（平面形状）は、円、楕円、コーナー部が丸みを帯びた
矩形等とすることができる。

【００１０】本発明の半導体メモリセルのキャパシタ構
造においては、下部電極が設けられた前記基体の部分の
頂面が、下部電極近傍の下部電極が設けられていない基
体の部分の頂面よりも上方に位置し、前記キャパシタ絶
縁膜は、下部電極近傍の下部電極が設けられていない基
体の部分の一部まで延在している構造とすることもでき
る。このような構造とすることによって、キャパシタ実
効面積を一層増加させることができ、その結果、蓄積電
荷量を一層増大させることができる。

【００１１】上記の目的を達成するための本発明の第１
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、（イ）基体上に下部電極を形成する工程と、
（ロ）全面に強誘電体薄膜を成膜し、次いで、該強誘電
体薄膜上に電極薄膜を成膜した後、該電極薄膜及び該強
誘電体薄膜をパターニングし、以て、該下部電極を被覆
する強誘電体薄膜から成るキャパシタ絶縁膜、及び電極
薄膜から成る上部電極を形成する工程、から成り、該下
部電極は半球状であることを特徴とする。

【００１２】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、（イ）基体上に下部電極を形成する工程と、
（ロ）全面に強誘電体薄膜を成膜した後、該強誘電体薄
膜をパターニングし、下部電極を被覆する強誘電体薄膜
から成るキャパシタ絶縁膜を形成する工程と、（ハ）全
面に電極薄膜を成膜した後、該電極薄膜をパターニング
し、該電極薄膜から成る上部電極を形成する工程、から
成り、該下部電極は半球状であることを特徴とする。

【００１３】本発明の第１あるいは第２の態様に係る半
導体メモリセルのキャパシタ構造の作製方法は、前記工
程（イ）において、下部電極の形成時、下部電極に覆わ
れていない基体の上部を除去することが好ましい。これ
によって、キャパシタ実効面積を一層増加させることが
でき、その結果、蓄積電荷量を一層増大させることがで
きる。電極薄膜と強誘電体薄膜のパターニングは、１つ
の下部電極を被覆するように電極薄膜と強誘電体薄膜と
をパターニングしてもよいし、複数の下部電極を被覆す
るように電極薄膜と強誘電体薄膜とをパターニングして
もよい。前者のパターニングの場合、上部電極には、例
えばＶ_ss（Ｖ）若しくはＶ_cc（Ｖ）が印加される。一
方、後者のパターニングの場合、上部電極には、例えば
（Ｖ_cc−Ｖ_ss）／２（Ｖ）の一定の電圧が印加される。

【００１４】本発明の半導体メモリセルのキャパシタ構
造、あるいは本発明の第１又は第２の態様に係る半導体
メモリセルのキャパシタ構造の作製方法においては、下
部電極を、半球状の下部電極層から構成する態様（第１の形態
と呼ぶ）半球状の絶縁材料層と、該絶縁材料層上に積層され
た下部電極層から構成する態様（第２の形態と呼ぶ）半球状の導電材料層と、該導電材料層上に積層され
た下部電極層から構成する態様（第３の形態と呼ぶ）とすることができる。尚、第３の形態においては、導電
材料層を、バリアメタル層とする形態とすることができ
るし、あるいは又、キャパシタ構造の下方に形成された
選択トランジスタのソース・ドレイン領域から延びるコ
ンタクトプラグの上端に相当する形態としてもよい。ま
た、第１の形態においては、下部電極層と基体との間に
平板状のバリアメタル層が形成されていてもよい。ま
た、第２の形態においては、下部電極層と絶縁材料層と
の間にバリアメタル層が形成されていてもよい。更に
は、第３の形態においては、下部電極層とコンタクトプ
ラグの上端との間にバリアメタル層が形成されていても
よい。

【００１５】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、（イ）基体上に下部電極を構成する下地層を形
成する工程と、（ロ）全面に、下部電極層、強誘電体薄
膜、電極薄膜を順次成膜した後、該電極薄膜、強誘電体
薄膜及び下部電極層をパターニングし、以て、下地層及
び下部電極層から構成された下部電極、強誘電体薄膜か
ら成るキャパシタ絶縁膜、並びに、電極薄膜から成る上
部電極を形成する工程、から成り、該下地層は半球状で
あることを特徴とする。

【００１６】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、（イ）基体上に下部電極を構成する下地層を形
成する工程と、（ロ）全面に、下部電極層及び強誘電体
薄膜を順次成膜した後、該強誘電体薄膜及び下部電極層
をパターニングし、以て、下地層及び下部電極層から構
成された下部電極、並びに、強誘電体薄膜から成るキャ
パシタ絶縁膜を形成する工程と、（ハ）全面に電極薄膜
を成膜した後、該電極薄膜をパターニングし、以て、電
極薄膜から成る上部電極を形成する工程、から成り、該
下地層は半球状であることを特徴とする。

【００１７】本発明の第３若しくは第４の態様に係る半
導体メモリセルのキャパシタ構造の作製方法において
は、前記工程（イ）において、下地層の形成時、下地層
に覆われていない基体の上部を除去することが好まし
い。これによって、キャパシタ実効面積を一層増加させ
ることができ、その結果、蓄積電荷量を一層増大させる
ことができる。尚、下地層は、絶縁材料層又は導電材料
層から構成することができる。下地層を導電材料層から
構成する場合、導電材料層をバリアメタル層とすること
ができ、あるいは又、キャパシタ構造の下方に形成され
た選択トランジスタのソース・ドレイン領域から延びる
コンタクトプラグの上端に相当する形態とすることがで
きる。

【００１８】強誘電体薄膜は、例えば、ＭＯＣＶＤ法、
パルスレーザアブレーション法、スパッタ法、ゾル−ゲ
ル法によって成膜することができる。強誘電体薄膜のパ
ターニングは、例えばＲＩＥ法にて行うことができる。
強誘電体薄膜を構成する材料として、ＰｂＴｉＯ₃、ペ
ロブスカイト型構造を有するＰｂＺｒＯ₃とＰｂＴｉＯ₃
の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ
（Ｚｒ_1-y，Ｔｉ_y）Ｏ₃（但し、０＜ｙ＜１）］、ＰＺ
ＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるい
はＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴと
いったＰＺＴ系化合物を挙げることができる。

【００１９】あるいは又、強誘電体薄膜として、Ｂｉ系
層状構造ペロブスカイト型の強誘電体薄膜を挙げること
ができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体
材料は、所謂不定比化合物に属し、金属元素、アニオン
（Ｏ等）元素の両サイトにおける組成ずれに対する寛容
性がある。また、化学量論的組成からやや外れたところ
で最適な電気的特性を示すことも珍しくない。Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料は、例えば、一
般式（Ｂｉ₂Ｏ₂）²⁺（Ａ_m-1Ｂ_mＯ_3m+1）^2-で表すことが
できる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、
Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選
択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、
Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択
された１種類、若しくは複数種の任意の比率による組み
合わせを表す。また、ｍは１以上の整数である。

【００２０】あるいは又、Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体薄膜は、Ｂｉ_X（Ｓｒ，Ｃａ，Ｂａ）_Y（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d （１）（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、Ｂｉ_XＳｒ_YＴａ₂Ｏ_d （２）（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉、Ｂｉ₂ＳｒＮｂ₂Ｏ₉、
Ｂｉ₂ＢａＴａ₂Ｏ₉、Ｂｉ₂ＳｒＴａＮｂＯ₉等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ₄ＳｒＴｉ₄Ｏ₁₅、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｂｉ
₂ＰｂＴａ₂Ｏ₉等を例示することもできるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。

【００２１】本発明の半導体メモリセルのキャパシタ構
造における下部電極（下部電極層）及び／又は上部電極
（電極薄膜）は、例えば、ＲｕＯ₂、ＩｒＯ₂、ＲｕＯ₂
／Ｒｕの積層構造、ＩｒＯ₂／Ｉｒの積層構造、Ｐｔ、
Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、
Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃
（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ₂Ｃ
ｕ₃Ｏ₇から作製することができる。尚、積層構造におい
ては、「／」の前に記載された材料が強誘電体薄膜側を
構成し、「／」の後ろに記載された材料が基体側若しく
はプレート線側を構成する。上部電極はプレート線を兼
ねていてもよいし、上部電極とは別にプレート線を設け
てもよい。下部電極層や電極薄膜の成膜は、スパッタ法
やパルスレーザアブレーション法にて行うことができ
る。また、下部電極層や電極薄膜のパターニングは、例
えばイオンミーリング法やＲＩＥ法にて行うことができ
る。

【００２２】絶縁材料層を構成する材料として、ＳｉＯ
₂、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、
ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature
Oxide、低温ＣＶＤ−ＳｉＯ₂）、ＳｉＮ、ＳｉＯＮ等の
公知の材料、あるいはこれらの材料を積層したものを例
示することができる。導電材料層を構成する材料とし
て、タングステン、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮ
Ｗ、ＷＳｉ₂、ＭｏＳｉ₂を例示することができる。更に
は、バリアメタル層を構成する材料として、Ｔｉ、Ｔｉ
Ｎ、Ｔｉ／ＴｉＮ、ＴａＮを例示することができ、バリ
アメタル層は、例えばスパッタ法にて形成することがで
きる。尚、バリアメタル層は、下部電極の基体への密着
性向上、下部電極の結晶性向上、下部電極層を構成する
材料の下地への拡散防止を目的として成膜する。

【００２３】本発明のキャパシタ構造を有する半導体メ
モリセルの形態として、不揮発性メモリセル（所謂ＦＥ
ＲＡＭ）若しくはＤＲＡＭを挙げることができる。

【００２４】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００２５】（実施の形態１）実施の形態１の半導体メ
モリセルのキャパシタ構造の模式的な一部断面図を、図
１に示す。この半導体メモリセルのキャパシタ構造は、
例えばＢＰＳＧから成る層間絶縁層２０である基体上に
形成された下部電極２１と、下部電極２１上に形成され
た強誘電体薄膜から成るキャパシタ絶縁膜２２と、キャ
パシタ絶縁膜２２上に形成された上部電極２３から成
る。そして、下部電極２１は半球状である。実施の形態
１においては、下部電極は半球状の下部電極層から成る
（第１の形態）。キャパシタ絶縁膜２２及び上部電極２
３は、１つの下部電極２１を被覆する構造である。この
ような構造のキャパシタ構造にあっては、上部電極２３
はプレート線２６に接続されており、上部電極２３に
は、かかるプレート線２６を介して、例えばＶ_ss（Ｖ）
若しくはＶ_cc（Ｖ）が印加される。尚、参照番号２４
は、絶縁層である。

【００２６】層間絶縁層２０の下方には選択トランジス
タが形成されている。この選択トランジスタは、半導体
基板１０に形成された素子分離領域１１の間に形成され
ており、半導体基板１０の表面に形成されたゲート酸化
膜１２、ゲート電極１３、ソース・ドレイン領域１５か
ら構成されている。ソース・ドレイン領域１５の一方
は、接続孔（コンタクトホール）１９を介して下部電極
２１に接続されている。ソース・ドレイン領域１５の他
方はビット線１７に接続されている。ビット線１７に
は、例えばＶ_cc（Ｖ）若しくはＶ_ssが印加される。尚、
ビット線１７は、図１の左右方向に、接続孔１９と接触
することなく延びているが、この状態のビット線の図示
は省略した。ゲート電極１３はワード線を兼ねている。
プレート線２６にＶ_ss（Ｖ）を印加し、且つ、ビット線
１７にＶ_cc（Ｖ）を印加することによって、あるいは
又、プレート線２６にＶ_cc（Ｖ）を印加し、且つ、ビッ
ト線１７にＶ_ss（Ｖ）を印加することによって、強誘電
体薄膜から成るキャパシタ絶縁膜２２に「０」又は
「１」の情報を書き込むことができる。

【００２７】以下、図２及び図３の半導体基板等の模式
的な一部断面図を参照して、本発明の第１の態様に係る
半導体メモリセルのキャパシタ構造の作製方法を説明す
る。

【００２８】［工程−１００］先ず、選択トランジスタ
を半導体基板１０に形成する。そのために、例えばＬＯ
ＣＯＳ構造を有する素子分離領域１１を公知の方法に基
づき形成する。尚、素子分離領域は、トレンチ構造を有
していてもよい。その後、半導体基板１０の表面を例え
ばパイロジェニック法により酸化し、ゲート酸化膜１２
を形成する。次いで、不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて全面に成膜した後、多結晶シ
リコン層をパターニングし、ゲート電極１３を形成す
る。このゲート電極１３はワード線を兼ねている。次
に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を
形成する。その後、全面にＣＶＤ法にてＳｉＯ₂層を成
膜した後、このＳｉＯ₂層をエッチバックすることによ
って、ゲート電極１３の側面にゲートサイドウオール１
４を形成する。次いで、半導体基板１０にイオン注入を
施した後、イオン注入された不純物の活性化アニール処
理を行うことによって、ソース・ドレイン領域１５を形
成する。その後、ＳｉＯ₂から成る第１の層間絶縁層を
ＣＶＤ法にて形成した後、他方のソース・ドレイン領域
１５の上方の第１の層間絶縁層に開口部１６をＲＩＥ法
にて形成する。そして、かかる開口部１６内を含む第１
の層間絶縁層上に不純物がドーピングされた多結晶シリ
コン層をＣＶＤ法にて成膜する。次に、第１の層間絶縁
層上の多結晶シリコン層をパターニングすることによっ
て、ビット線１７を形成する。その後、ＢＰＳＧから成
る第２の層間絶縁層を以下に例示するＣＶＤ法にて全面
に形成する。尚、ＢＰＳＧから成る第２の層間絶縁層の
成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分
間、第２の層間絶縁層をリフローさせることが好まし
い。更には、必要に応じて、例えば化学的機械的研磨法
（ＣＭＰ法）にて第２の層間絶縁層の頂面を化学的及び
機械的に研磨し、第２の層間絶縁層を平坦化することが
望ましい。尚、第１の層間絶縁層と第２の層間絶縁層を
纏めて、以下、単に層間絶縁層２０と呼ぶ。次に、一方
のソース・ドレイン領域１５の上方の層間絶縁層２０に
開口部１８をＲＩＥ法にて形成した後、かかる開口部１
８内を、不純物をドーピングした多結晶シリコンで埋め
込み、接続孔（コンタクトプラグ）１９を完成させる。
こうして、図２の（Ａ）に模式的な一部断面図を示す構
造を得ることができる。尚、図においては、第１の層間
絶縁層と第２の層間絶縁層を纏めて、層間絶縁層２０で
表した。また、ビット線１７は第１の層間絶縁層上を、
図の左右方向に接続孔１９と接触しないように延びてい
るが、かかるビット線の図示は省略した。使用ガス：ＳｉＨ₄／ＰＨ₃／Ｂ₂Ｈ₆ 成膜温度：４００゜Ｃ反応圧力：常圧

【００２９】［工程−１１０］次に、基体である層間絶
縁層２０上に下部電極を形成する。そのために、先ず、
ターゲットとしてＲｕ（ルテニウム）を用い、プロセス
ガスとしてＯ₂／Ａｒを用いたＤＣスパッタ法にて、層
間絶縁層２０上にＲｕＯ₂から成る下部電極層２１Ａを
成膜する。その後、全面にポジ型のレジスト材料３０を
塗布し、露光、現像を行い、レジスト材料３０をパター
ニングする。次いで、レジスト材料３０に１５０〜１７
０゜Ｃのポストベーキング処理を施すことによって、レ
ジスト材料３０を半球状とする。こうして、図２の
（Ｂ）に模式的な一部断面図を示す構造を得ることがで
きる。尚、下部電極層２１Ａの成膜前に、例えばＴｉ／
ＴｉＮから成るバリアメタル層を、スパッタ法にて基体
である層間絶縁層２０上に成膜してもよい。尚、Ｔｉ層
が下層であり、ＴｉＮ層が上層である。

【００３０】［工程−１２０］次に、Ｏ₂／Ｃｌ₂の混合
ガスを用いたＲＩＥ法により、下部電極層２１Ａをドラ
イエッチングする。この際、レジスト材料３０のエッチ
ング速度と下部電極層２１Ａのエッチング速度が概ね等
しくなるように、エッチング条件を選択する。これによ
って、レジスト材料３０の形状が下部電極層２１Ａに概
ね転写され、半球状の形状を有する下部電極２１が形成
される。言い換えれば、レジスト材料３０の形状が下部
電極層２１Ａに概ね転写され、半球状の形状を有する下
部電極２１が形成されるように、エッチング速度を選択
する。こうして、図３の（Ａ）に模式的な一部断面図を
示す、下部電極２１が半球状の下部電極層２１Ａから構
成された構造を得ることができる。下部電極２１が基体
である層間絶縁層２０と接する部分の外形形状（平面形
状）を、略楕円形とした。最小エッチング加工寸法（線
幅）をＦとし、例えば１つの半導体メモリの大きさを
４．８Ｆ×２．４Ｆ（＝１２Ｆ²）としたとき、かかる
略楕円形の長軸の長さを３．８Ｆ、短軸の長さを１．４
Ｆとすればよい。

【００３１】［工程−１３０］その後、ＭＯＣＶＤ法に
よって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材
料から成る強誘電体薄膜を全面に成膜する。例えば、式
（２）のＢｉ_XＳｒ_YＴａ₂Ｏ_dで表される強誘電体薄膜の
成膜条件を以下に例示する。

【００３２】あるいは又、式（２）のＢｉ_XＳｒ_YＴａ₂
Ｏ_dで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法にて全面に形成することもできる。この場合の成
膜条件を以下に例示する。尚、式（２）のＢｉ_XＳｒ_YＴ
ａ₂Ｏ_dで表される強誘電体薄膜の成膜後、８００゜Ｃ×
１時間、酸素雰囲気中でポストベーキングを行う。ターゲット：Ｂｉ_XＳｒ_YＴａ₂Ｏ_d 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ）成膜温度：５００゜Ｃ酸素濃度：３Ｐａ

【００３３】［工程−１４０］次いで、強誘電体薄膜上
に、［工程−１１０］と同様に、ＲｕＯ₂から成る電極
薄膜を成膜した後、電極薄膜及び強誘電体薄膜をＲＩＥ
法にてパターニングする。これによって、下部電極２１
を被覆する強誘電体薄膜から成るキャパシタ絶縁膜２
２、及びＲｕＯ₂から成る電極薄膜から構成された上部
電極２３を形成することができる。こうして、図３の
（Ｂ）に模式的な一部断面図を示す構造を得ることがで
きる。

【００３４】［工程−１５０］その後、全面に絶縁層２
４を堆積させ、上部電極２３の上方のかかる絶縁層２４
に開口部２５をＲＩＥ法にて形成する。そして、開口部
２５内を含む絶縁層２４上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２６を形成する。こうして、図１に模式的な一部断面
図を示した構造を得ることができる。

【００３５】尚、全面に絶縁層２４を堆積させた後、上
部電極２３の頂部が露出するように絶縁層２４をエッチ
バックし、次いで、露出した上部電極２３の頂部を含む
絶縁層２４上に、例えばアルミニウム系合金から成る金
属配線材料層をスパッタ法にて形成し、金属配線材料層
をパターニングすることによってプレート線２６を形成
することもできる。こうして得られた構造を、図４に模
式的な一部断面図で示す。図４に示した構造において
は、上部電極２３はコンタクトホールを介することな
く、直接、プレート線２６に接続されている。

【００３６】（実施の形態２）実施の形態２は、実施の
形態１の変形である。実施の形態２の半導体メモリセル
のキャパシタ構造においては、図６に模式的な一部断面
図を示すように、下部電極２１が設けられた基体（層間
絶縁層２０）の部分２０Ａの頂面が、下部電極２１近傍
の下部電極２１が設けられていない基体（層間絶縁層２
０）の部分２０Ｂの頂面よりも上方に位置する。また、
キャパシタ絶縁膜２２は、下部電極２１近傍の下部電極
２１が設けられていない基体（層間絶縁層２０）の部分
２０Ｂの一部まで延在している。

【００３７】実施の形態２の半導体メモリセルのキャパ
シタ構造は、実施の形態１の［工程−１２０］における
ＲｕＯ₂から成る下部電極層２１Ａのドライエッチング
の際、下部電極２１に覆われていない基体（層間絶縁層
２０）の上部を除去（エッチング）することによって得
ることができる（図５参照）。これによって、下部電極
２１と上部電極２３で挟まれた強誘電体薄膜から構成さ
れたキャパシタ絶縁膜２２の部分の面積を大きくするこ
とができ、その結果、蓄積電荷量の増大を図ることがで
きる。尚、図４に示したプレート線２６の構造を実施の
形態２の半導体メモリセルのキャパシタ構造に適用する
こともできる。

【００３８】（実施の形態３）実施の形態３は、本発明
の第２の態様に係る半導体メモリセルのキャパシタ構造
の作製方法に関する。実施の形態３が実施の形態１と相
違する点は、下部電極２１を形成した後、全面に強誘電
体薄膜を成膜し、次いで、強誘電体薄膜をパターニング
し、下部電極を被覆する強誘電体薄膜から成るキャパシ
タ絶縁膜を形成した後、全面に電極薄膜を成膜し、次い
で、この電極薄膜をパターニングし、電極薄膜から成る
上部電極を形成する点にある。得られたキャパシタ構造
は、キャパシタ絶縁膜２２の側面が上部電極２３で覆わ
れている点を除き、実施の形態１にて得られたキャパシ
タ構造と同一である。また、下部電極２１は、半球状の
下部電極層２１Ａから構成されている。

【００３９】具体的には、実施の形態１の［工程−１３
０］と同様に、ＭＯＣＶＤ法やパルスレーザアブレーシ
ョン法にて、例えば式（２）のＢｉ_XＳｒ_YＴａ₂Ｏ_dで表
されるＢｉ系層状構造ペロブスカイト型の強誘電体材料
から構成された強誘電体薄膜を全面に成膜する。次い
で、強誘電体薄膜をＲＩＥ法にてパターニングする。そ
の後、［工程−１１０］と同様に、ＲｕＯ₂から成る電
極薄膜を全面に成膜した後、電極薄膜をＲＩＥ法にてパ
ターニングする。これらの点を除く半導体メモリセルの
キャパシタ構造の作製方法の各工程は、実施の形態１と
同様とすることができるので、詳細な説明は省略する。

【００４０】尚、実施の形態３においても、実施の形態
２と同様に、下部電極２１が設けられた基体（層間絶縁
層２０）の部分２０Ａの頂面が、下部電極２１近傍の下
部電極２１が設けられていない基体（層間絶縁層２０）
の部分２０Ｂの頂面よりも上方に位置し、キャパシタ絶
縁膜２２は、下部電極２１近傍の下部電極２１が設けら
れていない基体（層間絶縁層２０）の部分２０Ｂの一部
まで延在している構造とすることもできる。この場合、
実施の形態１の［工程−１２０］におけるＲｕＯ₂から
成る下部電極層２１Ａのドライエッチングの際、下部電
極２１に覆われていない基体（層間絶縁層２０）の上部
を除去（エッチング）すればよい。

【００４１】（実施の形態４）実施の形態４の半導体メ
モリセルのキャパシタ構造の模式的な一部断面図を、図
７に示す。この半導体メモリセルのキャパシタ構造は、
基本的には、実施の形態１にて説明した半導体メモリセ
ルのキャパシタ構造と同じである。実施の形態４が実施
の形態１と相違する点は、キャパシタ絶縁膜２２及び上
部電極２３が、複数の下部電極２１を被覆する構造であ
る。即ち、複数の半導体メモリセルから成るメモリブロ
ックの１つに対して、１つのプレート電極が接続された
構造を有する。このような構造のキャパシタ構造にあっ
ては、上部電極２３がそのままプレート電極となり、上
部電極２３には、例えば（Ｖ_cc−Ｖ_ss）／２（Ｖ）の一
定電圧が印加される。そして、ビット線１７にＶ
_cc（Ｖ）を印加することによって、あるいは又、Ｖ
_ss（Ｖ）を印加することによって、強誘電体薄膜から成
るキャパシタ絶縁膜２２に「０」又は「１」の情報を書
き込むことができる。このような形式の半導体メモリセ
ルにおいては、複数の半導体メモリセル（メモリブロッ
ク）に対してプレート電極を設ければよいので、半導体
メモリセルを縮小化でき、半導体メモリの高集積化を図
ることができる。

【００４２】かかる実施の形態４の半導体メモリセルの
キャパシタ構造は、実施の形態１の［工程−１４０］に
おいて、複数（例えば８個）の下部電極２１を被覆する
ように電極薄膜と強誘電体薄膜とをパターニングするこ
とによって、得ることができる。実施の形態１と異な
り、１つの下部電極を被覆するように電極薄膜と強誘電
体薄膜とをパターニングする必要はない。従って、キャ
パシタ絶縁膜２２の面積を大きくすることができる。即
ち、実施の形態１においては、上部電極２３と、この上
部電極２３に隣接する上部電極２３との間の距離を、最
小エッチング加工寸法以上とする必要がある。一方、実
施の形態４においては、複数の下部電極２１を被覆する
ように電極薄膜と強誘電体薄膜とをパターニングするの
で、下部電極２１と、この下部電極２１に隣接する下部
電極２１との間の距離を、最小エッチング加工寸法以上
とすればよい。従って、実施の形態４においては、実施
の形態１よりも下部電極２１の形状を大きくすることが
でき、その結果、キャパシタ絶縁膜の面積を大きくする
ことができ、蓄積電荷量の増大を図ることができる。

【００４３】尚、図８に模式的な一部断面図を示すよう
に、下部電極２１が設けられた基体（層間絶縁層２０）
の部分２０Ａの頂面が、下部電極２１近傍の下部電極２
１が設けられていない基体（層間絶縁層２０）の部分の
頂面よりも上方に位置し、キャパシタ絶縁膜２２は、下
部電極２１近傍の下部電極２１が設けられていない基体
（層間絶縁層２０）の部分２０Ｂの一部まで延在してい
る、実施の形態２と類似の構造とすることもできる。こ
の場合には、実施の形態１の［工程−１２０］における
ＲｕＯ₂から成る下部電極層２１Ａのドライエッチング
の際、下部電極２１に覆われていない基体（層間絶縁層
２０）の上部を除去（エッチング）すればよい。これに
よって、下部電極２１と上部電極２３で挟まれた強誘電
体薄膜から構成されたキャパシタ絶縁膜２２の面積を一
層大きくすることができ、その結果、蓄積電荷量の一層
の増大を図ることができる。

【００４４】また、実施の形態３にて説明した作製方法
（本発明の第２の態様に係る半導体メモリセルのキャパ
シタ構造の作製方法）に基づき、実施の形態４の半導体
メモリセルのキャパシタ構造を作製することもできる。
即ち、下部電極２１を形成した後、全面に強誘電体薄膜
を成膜し、次いで、かかる強誘電体薄膜をパターニング
してキャパシタ絶縁膜２２を形成し、その後、全面に電
極薄膜を成膜した後、電極薄膜をパターニングして上部
電極２３を形成してもよい。

【００４５】以上に説明した実施の形態１〜実施の形態
４の半導体メモリセルのキャパシタ構造においては、下
部電極層２１Ａをドライエッチングすることによって、
半球状の下部電極層２１Ａから下部電極２１を構成し
た。しかしながら、強誘電体薄膜を成膜すべき下地であ
る下部電極層２１Ａの表面がエッチングによって荒らさ
れている場合、強誘電体薄膜のＰ−Ｅヒステリシスルー
プ特性が劣化する虞がある。このような場合には、エッ
チングによって表面が荒らされていない下部電極層を下
地として、強誘電体薄膜を成膜することが望ましい。以
下に説明する実施の形態５〜実施の形態８においては、
下部電極の形状は半球状であるが、成膜したままの表面
状態の下部電極層上に強誘電体薄膜を成膜することがで
き、その結果、強誘電体薄膜のＰ−Ｅヒステリシスルー
プ特性の劣化を防止することができる。

【００４６】（実施の形態５）実施の形態５も実施の形
態１の変形である。実施の形態１においては、下部電極
２１を半球状の下部電極層２１Ａから構成した（第１の
形態）。一方、実施の形態５の半導体メモリセルのキャ
パシタ構造における下部電極２１は、図９に模式的な一
部断面図を示すように、半球状の絶縁材料層４０と、こ
の絶縁材料層４０上に積層された下部電極層２１Ａから
構成されている（第２の形態）。その他の構造は、実施
の形態１の半導体メモリセルのキャパシタ構造と同様と
することができるので、詳細な説明は省略する。

【００４７】実施の形態５の半導体メモリセルのキャパ
シタ構造を作製する場合には、実施の形態１の［工程−
１００］、［工程−１１０］及び［工程−１２０］の代
わりに、以下の工程を実行すればよい。即ち、実施の形
態１の［工程−１００］と同様の工程を実行して、第２
の層間絶縁層を成膜する。実施の形態５においては、次
の段階で開口部の形成を行わず、全面にポジ型のレジス
ト材料を塗布し、露光、現像を行い、レジスト材料をパ
ターニングする。次いで、レジスト材料に１５０〜１７
０゜Ｃのポストベーキング処理を施すことによって、レ
ジスト材料を半球状とする。次に、ＲＩＥ法により、層
間絶縁層２０をドライエッチングする。この際、レジス
ト材料のエッチング速度と層間絶縁層２０のエッチング
速度が概ね等しくなるように、エッチング条件を選択す
る。これによって、レジスト材料の形状が層間絶縁層２
０に概ね転写され、層間絶縁層２０の一部分である半球
状の形状を有する絶縁材料層４０が形成される。言い換
えれば、レジスト材料の形状が層間絶縁層２０に概ね転
写され、半球状の形状を有する絶縁材料層４０が形成さ
れるように、エッチング速度を選択する。

【００４８】尚、別法として、基体である層間絶縁層２
０とエッチング選択比のある絶縁材料層を層間絶縁層２
０上に、別に成膜する。例えば層間絶縁層２０をＢＰＳ
Ｇから構成する場合、例えばＳｉＮから絶縁材料層４０
を構成すればよい。その後、かかる絶縁材料層上にポジ
型のレジスト材料を塗布し、露光、現像を行い、レジス
ト材料をパターニングした後、レジスト材料に１５０〜
１７０゜Ｃのポストベーキング処理を施すことによっ
て、レジスト材料を半球状とする。次に、ＲＩＥ法によ
り、絶縁材料層をドライエッチングする。この際、レジ
スト材料のエッチング速度と絶縁材料層のエッチング速
度が概ね等しくなるように、エッチング条件を選択す
る。これによって、レジスト材料の形状が絶縁材料層に
概ね転写され、半球状の形状を有する絶縁材料層４０を
形成してもよい。言い換えれば、レジスト材料の形状が
絶縁材料層４０に概ね転写され、半球状の形状を有する
絶縁材料層４０が形成されるように、エッチング速度を
選択する。

【００４９】次に、一方のソース・ドレイン領域１５の
上方の層間絶縁層２０及び絶縁材料層４０に開口部をＲ
ＩＥ法にて形成した後、かかる開口部内を、不純物をド
ーピングした多結晶シリコンで埋め込み、接続孔（コン
タクトプラグ）１９を完成させる。

【００５０】その後、ターゲットとしてＲｕ（ルテニウ
ム）を用い、プロセスガスとしてＯ₂／Ａｒを用いたＤ
Ｃスパッタ法にて、絶縁材料層４０上を含む全面にＲｕ
Ｏ₂から成る下部電極層２１Ａを成膜する。そして、Ｏ₂
／Ｃｌ₂の混合ガスを用いたＲＩＥ法により、下部電極
層２１Ａをドライエッチングする。こうして、ＳｉＮか
ら成る半球状の絶縁材料層４０と、絶縁材料層４０上に
積層された下部電極層２１Ａから構成された下部電極を
得ることができる。尚、下部電極層２１Ａのドライエッ
チングは、下部電極層２１Ａのパターニングのために行
うのであり、下部電極層２１Ａを半球状に賦形するため
に行うのではない。強誘電体薄膜を成膜すべき下部電極
層２１Ａの表面は、下部電極層２１Ａのエッチング時、
レジスト材料で被覆されている。それ故、成膜したまま
の表面状態の下部電極層２１Ａ上に強誘電体薄膜を成膜
することができ、強誘電体薄膜のＰ−Ｅヒステリシスル
ープ特性の劣化を防止することができる。

【００５１】尚、実施の形態５で説明した下部電極の構
造を、実施の形態２及び実施の形態４にて説明した半導
体メモリセルのキャパシタ構造の下部電極に適用するこ
とができる。更には、実施の形態５で説明した下部電極
の構造の作製を、実施の形態３にて説明した半導体メモ
リセルのキャパシタ構造の作製方法にて行うこともでき
る。また、下部電極層２１Ａと絶縁材料層４０との間に
バリアメタル層が形成されていてもよい。

【００５２】（実施の形態６）実施の形態６も実施の形
態１の変形である。実施の形態６においては、図１０に
模式的な一部断面図を示すように、下部電極を、Ｔｉ／
ＴｉＮ（Ｔｉ層が下層であり、ＴｉＮ層が上層である）
から成る半球状の導電材料層と、導電材料層上に積層さ
れた下部電極層２１Ａから構成する（第３の形態）。
尚、実施の形態６においては、導電材料層はバリアメタ
ル層４１である。その他の構造は、実施の形態１の半導
体メモリセルのキャパシタ構造と同様とすることができ
るので、詳細な説明は省略する。尚、図１０において
は、バリアメタル層４１を１層で表した。

【００５３】実施の形態６の半導体メモリセルのキャパ
シタ構造を作製する場合には、実施の形態１の［工程−
１１０］及び［工程−１２０］の代わりに、以下の工程
を実行すればよい。即ち、下部電極層２１Ａの成膜前
に、先ず、Ｔｉ／ＴｉＮから成るバリアメタル層４１
を、以下に例示する条件のスパッタ法にて基体である層
間絶縁層２０上に成膜する。

【００５４】Ｔｉ層のスパッタ条件プロセスガス：Ａｒ＝３５sccm 圧力：０．５２ＰａＲＦパワー：２ｋＷ基板の加熱：無しＴｉＮ層のスパッタ条件プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力：１．０ＰａＲＦパワー：６ｋＷ基板の加熱：無し

【００５５】その後、全面にポジ型のレジスト材料を塗
布し、露光、現像を行い、レジスト材料をパターニング
する。次いで、レジスト材料に１５０〜１７０゜Ｃのポ
ストベーキング処理を施すことによって、レジスト材料
を半球状とする。次に、Ａｒ／Ｃｌ₂の混合ガスを用い
たＲＩＥ法により、バリアメタル層４１をドライエッチ
ングする。この際、レジスト材料のエッチング速度とバ
リアメタル層４１のエッチング速度が概ね等しくなるよ
うに、エッチング条件を選択する。これによって、レジ
スト材料の形状がバリアメタル層４１に概ね転写され、
半球状の形状を有するバリアメタル層４１が形成され
る。言い換えれば、レジスト材料の形状がバリアメタル
層４１に概ね転写され、半球状の形状を有するバリアメ
タル層４１が形成されるように、エッチング速度を選択
する。

【００５６】次に、ターゲットとしてＲｕ（ルテニウ
ム）を用い、プロセスガスとしてＯ₂／Ａｒを用いたＤ
Ｃスパッタ法にて、バリアメタル層４１上を含む全面に
ＲｕＯ₂から成る下部電極層２１Ａを成膜する。そし
て、Ｏ₂／Ｃｌ₂の混合ガスを用いたＲＩＥ法により、下
部電極層２１Ａをドライエッチングする。こうして、Ｔ
ｉ／ＴｉＮから成る半球状のバリアメタル層４１と、バ
リアメタル層４１上に積層された下部電極層２１Ａから
構成された下部電極を得ることができる。尚、下部電極
層２１Ａのドライエッチングは、下部電極層２１Ａのパ
ターニングのために行うのであり、下部電極層２１Ａを
半球状に賦形するために行うのではない。強誘電体薄膜
を成膜すべき下部電極層２１Ａの表面は、下部電極層２
１Ａのエッチング時、レジスト材料で被覆されている。
それ故、成膜したままの表面状態の下部電極層２１Ａ上
に強誘電体薄膜を成膜することができ、強誘電体薄膜の
Ｐ−Ｅヒステリシスループ特性の劣化を防止することが
できる。

【００５７】尚、実施の形態６で説明した下部電極の構
造を、実施の形態２及び実施の形態４にて説明した半導
体メモリセルのキャパシタ構造の下部電極に適用するこ
とができる。更には、実施の形態６で説明した下部電極
の構造の作製を、実施の形態３にて説明した半導体メモ
リセルのキャパシタ構造の作製方法にて行うこともでき
る。

【００５８】（実施の形態７）実施の形態７は実施の形
態６の変形である。実施の形態７の半導体メモリセルの
キャパシタ構造における下部電極２１は、図１１に模式
的な一部断面図を示すように、半球状の導電材料層と、
この導電材料層上に積層された下部電極層２１Ａから構
成されている（第３の形態）。導電材料層４２は、キャ
パシタ構造の下方に形成された選択トランジスタのソー
ス・ドレイン領域１５から延びるコンタクトプラグ（接
続孔１９）の上端に相当する。その他の構造は、実施の
形態１の半導体メモリセルのキャパシタ構造と同様とす
ることができるので、詳細な説明は省略する。

【００５９】実施の形態７の半導体メモリセルのキャパ
シタ構造を作製する場合には、実施の形態１の［工程−
１００］、［工程−１１０］及び［工程−１２０］の代
わりに、以下の工程を実行すればよい。即ち、［工程−
１００］において層間絶縁層２０に開口部を形成した
後、開口部内を含む層間絶縁層２０上に、タングステン
層を所謂ブランケットタングステンＣＶＤ法にて成膜
し、タングステンにて開口部を埋め込み、コンタクトホ
ール（接続孔１９）を形成する。層間絶縁層２０上に成
膜されたタングステン層が導電材料層４２に相当する。
タングステン層のＣＶＤ条件を以下に例示する。尚、タ
ングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉ
Ｎ層を順に例えばマグネトロンスパッタ法にて開口部内
を含む層間絶縁層２０の上に成膜する。Ｔｉ層及びＴｉ
Ｎ層を形成する理由は、オーミックな低コンタクト抵抗
を得ること、ブランケットタングステンＣＶＤ法におけ
る半導体基板１０の損傷発生の防止、タングステンの密
着性向上のためである。尚、Ｔｉ層及びＴｉＮ層の図示
は省略した。

【００６０】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件プロセスガス：Ａｒ＝３５sccm 圧力：０．５２ＰａＲＦパワー：２ｋＷ基板の加熱：無しＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力：１．０ＰａＲＦパワー：６ｋＷ基板の加熱：無しタングステンのＣＶＤ成膜条件使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０sccm 圧力：１０．７ｋＰａ成膜温度：４５０゜Ｃ

【００６１】その後、全面にポジ型のレジスト材料を塗
布し、露光、現像を行い、レジスト材料をパターニング
する。次いで、レジスト材料に１５０〜１７０゜Ｃのポ
ストベーキング処理を施すことによって、レジスト材料
を半球状とする。次に、以下に例示するＲＩＥ法によ
り、タングステン層から構成された導電材料層４２をド
ライエッチングする。この際、レジスト材料のエッチン
グ速度と導電材料層４２のエッチング速度が概ね等しく
なるように、エッチング条件を選択する。これによっ
て、レジスト材料の形状が導電材料層４２に概ね転写さ
れ、半球状の形状を有する導電材料層４２が形成され
る。言い換えれば、レジスト材料の形状が導電材料層４
２に概ね転写され、半球状の形状を有する導電材料層４
２が形成されるように、エッチング速度を選択する。こ
うして、キャパシタ構造の下方に形成された選択トラン
ジスタのソース・ドレイン領域１５から延びるコンタク
トプラグ（接続孔１９）の上端に相当する、半球状の導
電材料層４２が形成される。

【００６２】タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件第１段階のエッチング：タングステン層のエッチング使用ガス：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力：４６ＰａＲＦパワー：２７５Ｗ第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング使用ガス：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力：６．５ＰａＲＦパワー：２５０Ｗ

【００６３】次に、ターゲットとしてＲｕ（ルテニウ
ム）を用い、プロセスガスとしてＯ₂／Ａｒを用いたＤ
Ｃスパッタ法にて、導電材料層４２上を含む全面にＲｕ
Ｏ₂から成る下部電極層２１Ａを成膜する。そして、Ｏ₂
／Ｃｌ₂の混合ガスを用いたＲＩＥ法により、下部電極
層２１Ａをドライエッチングする。こうして、導電材料
層４２と、導電材料層４２上に積層された下部電極層２
１Ａから構成された下部電極を得ることができる。尚、
下部電極層２１Ａのドライエッチングは、下部電極層２
１Ａのパターニングのために行うのであり、下部電極層
２１Ａを半球状に賦形するために行うのではない。強誘
電体薄膜を成膜すべき下部電極層２１Ａの表面は、下部
電極層２１Ａのエッチング時、レジスト材料で被覆され
ている。それ故、成膜したままの表面状態の下部電極層
２１Ａ上に強誘電体薄膜を成膜することができ、強誘電
体薄膜のＰ−Ｅヒステリシスループ特性の劣化を防止す
ることができる。

【００６４】尚、実施の形態７で説明した下部電極の構
造を、実施の形態２及び実施の形態４にて説明した半導
体メモリセルのキャパシタ構造の下部電極に適用するこ
とができる。更には、実施の形態７で説明した下部電極
の構造の作製を、実施の形態３にて説明した半導体メモ
リセルのキャパシタ構造の作製方法にて行うこともでき
る。また、下部電極層２１Ａと導電材料層４２との間に
バリアメタル層が形成されていてもよい。

【００６５】（実施の形態８）実施の形態８は、本発明
の第３あるいは第４の態様に係る半導体メモリセルのキ
ャパシタ構造の作製方法に関する。即ち、先ず、基体上
に下部電極を構成する半球状の下地層を形成する。次い
で、全面に、下部電極層、強誘電体薄膜、電極薄膜を順
次成膜した後、電極薄膜、強誘電体薄膜及び下部電極層
をパターニングし、以て、下地層及び下部電極層から構
成された下部電極、強誘電体薄膜から成るキャパシタ絶
縁膜、並びに、電極薄膜から成る上部電極を形成する。

【００６６】あるいは又、基体上に下部電極を構成する
半球状の下地層を形成する。次いで、全面に、下部電極
層及び強誘電体薄膜を順次成膜した後、強誘電体薄膜及
び下部電極層をパターニングし、以て、下地層及び下部
電極層から構成された下部電極、並びに、強誘電体薄膜
から成るキャパシタ絶縁膜を形成する。その後、全面に
電極薄膜を成膜した後、電極薄膜をパターニングし、以
て、電極薄膜から成る上部電極を形成する。

【００６７】具体的には、実施の形態５〜実施の形態７
と同様の方法で、半球状の絶縁材料層４０、バリアメタ
ル層４１若しくは導電材料層４２から成る下地層を形成
する。その後、実施の形態５〜実施の形態７において
は、下部電極層の成膜及びパターニング、強誘電体薄膜
及び電極薄膜の成膜、電極薄膜及び強誘電体薄膜のパタ
ーニングを行った。尚、実施の形態５〜実施の形態７に
おいては、下部電極層の成膜及びパターニング、強誘電
体薄膜の成膜及びパターニング、電極薄膜の成膜及びパ
ターニングを行ってもよい。

【００６８】一方、実施の形態８においては、半球状の
下地層の形成後、実施の形態１の［工程−１１０］、
［工程−１３０］及び［工程−１４０］と同様に、下地
層上を含む層間絶縁層２０上に、下部電極層２１Ａ、強
誘電体薄膜及び電極薄膜を順次成膜する。そして、その
後、電極薄膜、強誘電体薄膜及び下部電極層をパターニ
ングする。こうして、図９〜図１１に示したと同様の構
造を有する、下地層及び下部電極層から構成された下部
電極、強誘電体薄膜から成るキャパシタ絶縁膜、並び
に、電極薄膜から成る上部電極を形成することができ
る。

【００６９】あるいは又、半球状の下地層の形成後、実
施の形態１の［工程−１１０］及び［工程−１３０］と
同様に、下地層上を含む層間絶縁層２０上に、下部電極
層２１Ａ及び強誘電体薄膜を順次成膜し、その後、強誘
電体薄膜及び下部電極層をパターニングする。次いで、
実施の形態１の［工程−１４０］と同様に、全面に電極
薄膜を成膜した後、電極薄膜をパターニングする。こう
して、図９〜図１１に示したと同様の構造を有する、下
地層及び下部電極層から構成された下部電極、強誘電体
薄膜から成るキャパシタ絶縁膜、並びに、電極薄膜から
成る上部電極を形成することができる。

【００７０】尚、実施の形態８で説明した半導体メモリ
セルのキャパシタ構造の作製方法を、実施の形態２や実
施の形態４にて説明した半導体メモリセルのキャパシタ
構造の下部電極の作製に適用することができる。

【００７１】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。ゲート電極１３やビット線１７は、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。層間絶縁層２０として、ＢＰ
ＳＧやＳｉＯ₂の代わりに、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳ
ｉＮ等の公知の絶縁材料、あるいはこれらの絶縁材料を
積層したものを挙げることができる。ビット線１７の形
成手順は任意であり、例えばプレート線２６を形成した
後にビット線を形成することも可能である（図１４にお
けるビット線の構造を参照）。

【００７２】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下に例示する。ターゲット：ＰＺＴあるいはＰＺＬＴプロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％圧力：４Ｐａパワー：５０Ｗ成膜温度：５００゜Ｃ

【００７３】あるいは又、ＰＺＴやＰＬＺＴをパルスレ
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下に例示する。ターゲット：ＰＺＴ又はＰＬＺＴ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００７４】上部電極２３を白金から構成することもで
きる。ＲＦマグネトロンスパッタ法によるＰｔ膜の成膜
条件を以下に例示する。アノード電圧：２．６ｋＶ入力電力：１．１〜１．６Ｗ／ｃｍ² プロセスガス：Ａｒ／Ｏ₂＝９０／１０sccm 圧力：０．７Ｐａ成膜温度：６００〜７５０゜Ｃ堆積速度：５〜１０ｎｍ／分

【００７５】あるいは又、上部電極を、例えばＬＳＣＯ
から構成することもできる。この場合のパルスレーザア
ブレーション法による成膜条件を以下に例示する。ターゲット：ＬＳＣＯ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００７６】接続孔（コンタクトプラグ）１９は、層間
絶縁層に形成された開口部内に、例えば、Ｔｉ、Ｐｔ、
Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ₂、ＭｏＳｉ₂等
の高融点金属や金属シリサイドから成る金属配線材料を
埋め込むことによって形成することもできる。接続孔の
頂面は層間絶縁層２０の表面と略同じ平面に存在してい
てもよいし、接続孔の頂部が層間絶縁層２０の表面に延
在していてもよい。場合によっては、図１２に示すよう
に、基体２０の表面に延在した接続孔１９の頂部を、第
１の形態における半球状の下部電極として用いることも
できる。

【００７７】本発明の半導体メモリセルのキャパシタ構
造及びその作製方法を、強誘電体薄膜を用いた不揮発性
メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに
適用することもできる。この場合には、強誘電体薄膜の
分極を、分極反転の起きない付加電圧の範囲で利用す
る。即ち、外部電界による最大（飽和）分極Ｐ_maxと外
部電界が０の場合の残留分極Ｐ_rとの差（Ｐ_max−Ｐ_r）
が、電源電圧に対して一定の関係（ほぼ比例関係）を有
する特性を利用する。強誘電体薄膜の分極状態は、常に
飽和分極（Ｐ_max）と残留分極（Ｐ_r）の間にあり、反転
しない。データはリフレッシュによって保持される。

【００７８】

【発明の効果】本発明においては、下部電極の形状を半
球状にすることで、電界集中を避けることができるだけ
でなく、キャパシタ実効面積の増加を図ることができ
る。その結果、Ｐ−Ｅヒステリシスループが歪んだり、
リーク電流が増加したり、強誘電体薄膜が疲労劣化する
といった問題を回避することができ、キャパシタ構造の
特性が劣化することを防ぎ得る。また、強誘電体薄膜と
接する上部電極の面積を広くすることができるので、キ
ャパシタ絶縁膜における蓄積電荷量の増大を図ることが
できる。

【００７９】また、下部電極を積層構造とすることによ
って、下部電極の形状は半球状であるが、成膜したまま
の表面状態の下部電極層上に強誘電体薄膜を成膜するこ
とができる結果、優れた特性を有する強誘電体薄膜を得
ることができ、強誘電体薄膜のＰ−Ｅヒステリシスルー
プ特性の劣化を防止することができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の半導体メモリセルのキャ
パシタ構造の模式的な一部断面図である。

【図２】発明の実施の形態１の半導体メモリセルのキャ
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。

【図３】図２に引き続き、発明の実施の形態１の半導体
メモリセルのキャパシタ構造の作製方法を説明するため
の半導体基板等の模式的な一部断面図である。

【図４】発明の実施の形態１の変形である半導体メモリ
セルのキャパシタ構造の模式的な一部断面図である。

【図５】発明の実施の形態２の半導体メモリセルのキャ
パシタ構造の作製途中における模式的な一部断面図であ
る。

【図６】発明の実施の形態２の半導体メモリセルのキャ
パシタ構造の模式的な一部断面図である。

【図７】発明の実施の形態４の半導体メモリセルのキャ
パシタ構造の模式的な一部断面図である。

【図８】発明の実施の形態４の変形の半導体メモリセル
のキャパシタ構造の模式的な一部断面図である。

【図９】発明の実施の形態５の半導体メモリセルのキャ
パシタ構造の模式的な一部断面図である。

【図１０】発明の実施の形態６の半導体メモリセルのキ
ャパシタ構造の模式的な一部断面図である。

【図１１】発明の実施の形態７の半導体メモリセルのキ
ャパシタ構造の模式的な一部断面図である。

【図１２】発明の実施の形態１の変形の半導体メモリセ
ルのキャパシタ構造の模式的な一部断面図である。

【図１３】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図１４】従来の不揮発性メモリセルの模式的な一部断
面図である。

【図１５】従来の不揮発性メモリセルの模式的な一部断
面図である。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２５・・・開口部、１７・・・ビッ
ト線、１９・・・接続孔、２０・・・層間絶縁層、２１
・・・下部電極、２２・・・キャパシタ絶縁膜、２３・
・・上部電極、２４・・・絶縁層、２６・・・プレート
線、３０・・・レジスト材料、４０・・・絶縁材料層、
４１・・・バリアメタル層、４２・・・導電材料層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】（イ）基体上に形成された下部電極と、（ロ）該下部電極上に形成された強誘電体薄膜から成る
キャパシタ絶縁膜と、（ハ）該キャパシタ絶縁膜上に形成された上部電極、から成り、前記下部電極は半球状であることを特徴とする半導体メ
モリセルのキャパシタ構造。
【請求項２】下部電極が設けられた前記基体の部分の頂
面が、下部電極近傍の下部電極が設けられていない基体
の部分の頂面よりも上方に位置し、前記キャパシタ絶縁膜は、下部電極近傍の下部電極が設
けられていない基体の部分の一部まで延在していること
を特徴とする請求項１に記載の半導体メモリセルのキャ
パシタ構造。
【請求項３】下部電極は、半球状の下部電極層から成る
ことを特徴とする請求項１又は請求項２に記載の半導体
メモリセルのキャパシタ構造。
【請求項４】下部電極は、半球状の絶縁材料層と、該絶
縁材料層上に積層された下部電極層から成ることを特徴
とする請求項１又は請求項２に記載の半導体メモリセル
のキャパシタ構造。
【請求項５】下部電極は、半球状の導電材料層と、該導
電材料層上に積層された下部電極層から成ることを特徴
とする請求項１又は請求項２に記載の半導体メモリセル
のキャパシタ構造。
【請求項６】前記導電材料層はバリアメタル層であるこ
とを特徴とする請求項５に記載の半導体メモリセルのキ
ャパシタ構造。
【請求項７】前記導電材料層は、キャパシタ構造の下方
に形成された選択トランジスタのソース・ドレイン領域
から延びるコンタクトプラグの上端に相当することを特
徴とする請求項５に記載の半導体メモリセルのキャパシ
タ構造。
【請求項８】（イ）基体上に下部電極を形成する工程
と、（ロ）全面に強誘電体薄膜を成膜し、次いで、該強誘電
体薄膜上に電極薄膜を成膜した後、該電極薄膜及び該強
誘電体薄膜をパターニングし、以て、該下部電極を被覆
する強誘電体薄膜から成るキャパシタ絶縁膜、及び電極
薄膜から成る上部電極を形成する工程、から成り、該下部電極は半球状であることを特徴とする半導体メモ
リセルのキャパシタ構造の作製方法。
【請求項９】前記工程（イ）において、下部電極の形成
時、下部電極に覆われていない基体の上部を除去するこ
とを特徴とする請求項８に記載の半導体メモリセルのキ
ャパシタ構造の作製方法。
【請求項１０】（イ）基体上に下部電極を形成する工程
と、（ロ）全面に強誘電体薄膜を成膜した後、該強誘電体薄
膜をパターニングし、下部電極を被覆する強誘電体薄膜
から成るキャパシタ絶縁膜を形成する工程と、（ハ）全面に電極薄膜を成膜した後、該電極薄膜をパタ
ーニングし、該電極薄膜から成る上部電極を形成する工
程、から成り、該下部電極は半球状であることを特徴とする半導体メモ
リセルのキャパシタ構造の作製方法。
【請求項１１】前記工程（イ）において、下部電極の形
成時、下部電極に覆われていない基体の上部を除去する
ことを特徴とする請求項１０に記載の半導体メモリセル
のキャパシタ構造の作製方法。
【請求項１２】下部電極は、半球状の下部電極層から成
ることを特徴とする請求項８乃至請求項１１のいずれか
１項に記載の半導体メモリセルのキャパシタ構造の作製
方法。
【請求項１３】下部電極は、半球状の絶縁材料層と、該
絶縁材料層上に積層された下部電極層から成ることを特
徴とする請求項８乃至請求項１１のいずれか１項に記載
の半導体メモリセルのキャパシタ構造の作製方法。
【請求項１４】下部電極は、半球状の導電材料層と、該
導電材料層上に積層された下部電極層から成ることを特
徴とする請求項８乃至請求項１１のいずれか１項に記載
の半導体メモリセルのキャパシタ構造の作製方法。
【請求項１５】前記導電材料層はバリアメタル層である
ことを特徴とする請求項１４に記載の半導体メモリセル
のキャパシタ構造の作製方法。
【請求項１６】前記導電材料層は、キャパシタ構造の下
方に形成された選択トランジスタのソース・ドレイン領
域から延びるコンタクトプラグの上端に相当することを
特徴とする請求項１４に記載の半導体メモリセルのキャ
パシタ構造の作製方法。
【請求項１７】（イ）基体上に下部電極を構成する下地
層を形成する工程と、（ロ）全面に、下部電極層、強誘電体薄膜、電極薄膜を
順次成膜した後、該電極薄膜、強誘電体薄膜及び下部電
極層をパターニングし、以て、下地層及び下部電極層か
ら構成された下部電極、強誘電体薄膜から成るキャパシ
タ絶縁膜、並びに電極薄膜から成る上部電極を形成する
工程、から成り、該下地層は半球状であることを特徴とする半導体メモリ
セルのキャパシタ構造の作製方法。
【請求項１８】（イ）基体上に下部電極を構成する下地
層を形成する工程と、（ロ）全面に、下部電極層及び強誘電体薄膜を順次成膜
した後、該強誘電体薄膜及び下部電極層をパターニング
し、以て、下地層及び下部電極層から構成された下部電
極、並びに、強誘電体薄膜から成るキャパシタ絶縁膜を
形成する工程と、（ハ）全面に電極薄膜を成膜した後、該電極薄膜をパタ
ーニングし、以て、電極薄膜から成る上部電極を形成す
る工程、から成り、該下地層は半球状であることを特徴とする半導体メモリ
セルのキャパシタ構造の作製方法。
【請求項１９】前記工程（イ）において、下地層の形成
時、下地層に覆われていない基体の上部を除去すること
を特徴とする請求項１７又は請求項１８に記載の半導体
メモリセルのキャパシタ構造の作製方法。
【請求項２０】下地層は絶縁材料層から構成されている
ことを特徴とする請求項１７乃至請求項１９のいずれか
１項に記載の半導体メモリセルのキャパシタ構造の作製
方法。
【請求項２１】下地層は導電材料層から構成されている
ことを特徴とする請求項１７乃至請求項１９のいずれか
１項に記載の半導体メモリセルのキャパシタ構造の作製
方法。
【請求項２２】前記導電材料層はバリアメタル層である
ことを特徴とする請求項２１に記載の半導体メモリセル
のキャパシタ構造の作製方法。
【請求項２３】前記導電材料層は、キャパシタ構造の下
方に形成された選択トランジスタのソース・ドレイン領
域から延びるコンタクトプラグの上端に相当することを
特徴とする請求項２１に記載の半導体メモリセルのキャ
パシタ構造の作製方法。