JPH10209411A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 Ｐ型半導体とＮ型半導体との間に極低濃
度半導体層があり、受光素子とバイポーラＴｒを備えた
半導体装置において、フォトダイオードの受光感度を高
め、寄生容量を小さくしてその周波数特性を高めると共
に、バイポーラＴｒのコレクタと基板との間の寄生容量
を寄生サイリスタのラッチアップに対する耐性を弱める
ことなく小さくする。 【解決手段】 極低濃度半導体層はＰ⁺ 型基板１１表面
上に形成された第１の層１３とその上に形成され上記Ｎ
型半導体２２と接する第２の層１５とからなる。そし
て、第１の層１３と同じ導電型で略同じ深さの極低濃度
半導体領域１３の表面側に選択的に形成されたＮ⁺ 型半
導体領域をコレクタ側領域とし、その上側にベース、エ
ミッタが設けられたバイポーラトランジスタを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
第１導電型半導体と第２導電型半導体との間に第１又は
第２導電型の極低濃度半導体層のある受光素子を少なく
とも備え、或いは更にはバイポーラトランジスタを備え
た半導体装置と、その製造方法に関する。

【０００２】

【従来の技術】受光素子であるフォトダイオードと、バ
イポーラトランジスタを一つのチップに混載した半導体
装置は、光信号を電気信号に変換する光センサーとして
各種光電変換機器の制御用光センサーに、光ファイバー
リンクの信号伝送に使用される。

【０００３】図５はそのような半導体装置の従来例を示
す断面図である。図面において、１０１はフォトダイオ
ード形成領域で、アノードコモンタイプフォトダイオー
ド形成領域１０２とカソードコモンフォトダイオード形
成領域１０３とからなる。１０４はバイポーラトランジ
スタ形成領域である。１１１はＰ型半導体基板で、例え
ば１０¹⁵／ｃｍ³ 程度の不純物濃度を有している。

【０００４】アノードコモンタイプフォトダイオード形
成領域１０２には、上記半導体基板１１１上に形成され
たＰ⁺ 型埋込層１１２をコモンアノードとし、該埋込層
１１２上のＮ^- 型エピタキシャル層１１５、１１５をＰ
ＩＮフォトダイオードにおけるＩ（真性）領域に相当す
る低濃度領域とし、該領域１１５、１１５上に形成され
たＮ⁺ 型拡散層１２２、１２２をカソードとする二つの
フォトダイオードが形成されている。

【０００５】１１６はエピタキシャル層１１５の表面部
に形成されたＰ⁺ 型アイソレーション層で、該アイソレ
ーション層１１６（及び選択酸化膜１３０）によりアノ
ードが共通する二つのフォトダイオードの間が分離さ
れ、また、アノードコモンフォトダイオード形成領域１
０２と、他の領域１０３及び１０４との間もアイソレー
ション層１１６により分離されている。１２１はアイソ
レーション層１１６の表面部に形成されたＰ⁺ 型拡散層
で、コモンアノードは該Ｐ⁺ 型拡散層１２１を通じて取
り出しが為される。１２６ｄはコモンアノード取り出し
配線、１２６ｃ、１２６ｃはそれぞれカソード取り出し
配線である。このフォトダイオードはアノードがＰ型半
導体基板１１１と接続されてアノードコモン構成となる
のである。カソードコモンタイプフォトダイオード形成
領域１０３には、Ｐ型半導体基板１１１上に形成された
Ｎ⁺ 型埋込層１１４をカソードとし、該Ｎ⁺ 型埋込層１
１４上のエピタキシャル１１５をＰＩＮフォトダイオー
ドにおけるＩ（真性）領域に相当する低濃度領域とし、
Ｐ⁺ 型拡散層１２１をアノードとするフォトダイオード
が形成されている。１１７はカソード電極取り出し用の
Ｎ⁺ 型プラグイン層で、Ｎ⁺ 型拡散層からなるカソード
取り出し領域１２２に連なっている。１２６ａはカソー
ド取り出し配線、１２６ｂはカソード取り出し配線であ
る。このフォトダイオードはカソードが回路的に電源端
子（Ｖｃｃ）に接続されてカソードコモン構成となるの
である。

【０００６】バイポーラトランジスタ形成領域１０４に
は、Ｐ型半導体基板１１１上のＮ⁺型１１４の上に形成
されたＮ^- 型エピタキシャル層１１５をコレクタとし、
その表面部に形成されたＰ型領域を１２３をベースと
し、ポリシリコン層１２４をエミッタとするバイポーラ
トランジスタが形成されている。１２０はベース取り出
し部、１２６ｅはベース取り出し配線、１２６ｆはエミ
ッタ取り出し配線、１１７はＮ⁺ 型コレクタ取り出し用
プラグイン層、１２２はコレクタ取り出し用Ｐ⁺型拡散
層、１２６ｇはコレクタ取り出し配線である。

【０００７】１２５は層間絶縁膜、１２７は基板表面を
全面的に覆う絶縁膜（ＳｉＯ₂ 膜）、１２８は第２層目
の配線膜で、フォトダイオードの受光面以外の部分を遮
光するように形成する。１２９はＳｉＮからなるオーバ
ーパシベーション膜である。

【０００８】

【発明が解決しようとする課題】ところで、図５に示す
半導体装置には、下記のような問題があった。先ず、第
１にフォトダイオードの感度を高くすることが難しいと
いう問題があった。具体的に説明すると、図５に示す低
濃度のエピタキシャル層１１５はＰＩＮフォトダイオー
ドのＩ領域に当たり、光電変換を有効に行わせる領域と
なるが、その厚さは１μｍ以下である。というのは、数
十ＧＨｚの周波数特性を有するバイポーラトランジスタ
を形成するには、エピタキシャル層１１５の厚さを１μ
ｍ以下にし、抵抗率を１Ω・ｃｍ程度にすることが必要
であり、厚さをそれ以上にすると周波数特性が悪くなっ
てしまうのである。

【０００９】それに対して、フォトダイオードの受光感
度を充分に確保するためには光吸収長の２倍の深さで発
生したキャリア（電子・正孔）をも受光に寄与させる必
要があるが、光吸収長は一般に１μｍよりも相当に大き
い。

【００１０】というのは、光ファイバに用いる光は、光
ファイバの構成材料に依存し、最も光損失の少ない波長
のものが選ばれ、例えば石英系ファイバの場合、１．５
５μｍ、ＰＣＦ（シリカコア・プラスチック・クラッド
・ファイバ）では０．７〜０．８μｍの波長の光が、プ
ラスチック系ファイバの場合、０．５７〜０．６７μｍ
の波長の光が選ばれる。

【００１１】光ファイバーとして最も波長の短い光用に
使用するのがプラスチックファイバであり、その最も短
い波長は０．５７μｍ（５７０ｎｍ）であるが、それを
例として光吸収長を求めると、シリコン中の光吸収係数
（α）が６．２×１０³ ｃｍ^-1であるので、光強度がシ
リコン表面光強度の１／ｅ（：自然対数＝２．７１８２
８１８２８）になるシリコン表面よりの深さ、即ち光吸
収長（＝１／α）が１．６μｍとなる。そして、受光感
度を充分に高めるためには光吸収長の２倍の深さのキャ
リアをも光電流として検出することが好ましく、従っ
て、この場合には３．２程度の深さでのキャリアの検出
をもできるようにする必要があるが、上述したようにエ
ピタキシャル層１１５は１μｍよりも薄い。

【００１２】そして、エピタキシャル層１１５よりも深
いところで発生したキャリアは、その発生した場所であ
る埋込層１１２の不純物濃度が高い（Ｐ⁺ 型である。）
ので、拡散長が短く、空乏層へ達する前に再結合して消
滅し、光電流に寄与しない。その結果、充分な受光感度
を確保することができないのである。

【００１３】図５に示す従来の半導体装置の第２の問題
点は、エピタキシャル層１１５が１μｍ以下だが、その
抵抗率が１Ω・ｃｍ程度であり、このような値になる不
純物濃度ではフォトダイオードに印加する逆方向電圧
１．５Ｖ程度によってはエピタキシャル層が総ては空乏
化されず、空乏層の幅が狭い点にある。というのは、空
乏層の幅が狭いとフォトダイオードの寄生容量が大き
く、フォトダイオードの周波数特性を良くするすること
が難しいからである。具体的には、光ディスク用のフォ
トダイオードに要求される周波数特性は数十ＭＨｚ程度
であるが、光ファイバリンク用のフォトダイオードに要
求される周波数特性は数百ＭＨｚ〜数十ＧＨｚ以上と非
常に高い。そして、図５に示す従来のフォトダイオード
とバイポーラトランジスタ混載型半導体装置は光ディス
ク用としての要求を満足することができるが、光ファイ
バーリンク用としての要求を満足することができなかっ
たのである。

【００１４】図５に示す従来の半導体装置の第３の問題
点は、バイポーラトランジスタの高速性を高めるために
Ｎ⁺ 型埋込層１１４と半導体基板１１１との間に寄生す
る寄生容量を小さくすべく該基板１１１の不純物濃度を
下げると寄生サイリスタのラッチアップに対する耐性が
低くなるという点にある。

【００１５】即ち、Ｎ⁺ 型埋込層１１４と基板１１１と
の間には接合容量が寄生し、この寄生した容量が大きい
ほどバイポーラトランジスタの高速性が悪くなる。従っ
て、バイポーラトランジスタの高速性を高めるにはその
寄生容量を小さくすることが必要であり、それには半導
体基板１の不純物濃度を低くすることが有効である。な
ぜならば、その接合容量にかかる逆方向電圧により生じ
る空乏層の幅を広くすることができるからである。

【００１６】しかし、そのようにすると、基板１１１、
そのＮ⁺ 型埋込層１１４及び基板１１１と、その埋込層
１１４、基板１１１及び比較的近い位置にある別のＮ⁺
型埋込層１１４とによって生じてしまう寄生サイリスタ
のラッチアップが生じ易くなる。なぜならば、基板１１
１の不純物濃度を低くすると、それに寄生する抵抗が高
くなり、同じ基板１１１内で寄生抵抗により生じる電位
差が大きくなり、その電位差により寄生サイリスタがタ
ーンオンすること、即ちラッチアップが生じ易くなるか
らである。

【００１７】従って、バイポーラトランジスタの高速性
を高めるために半導体基板１１１の不純物濃度を高める
と寄生サイリスタのラッチアップ耐性が低くなるという
問題、即ち、寄生容量を小さくすることとラッチアップ
耐性を高めることとは二律背反の関係になるという問題
があったのである。

【００１８】本発明はこのような問題点を解決すべく為
されたものであり、第１導電型半導体と第２導電型半導
体との間に第１又は第２導電型の極低濃度半導体層のあ
る受光素子を少なくとも備え、或いは更にはバイポーラ
トランジスタを備えた半導体装置のフォトダイオードの
受光感度を高め、フォトダイオードの寄生容量を小さく
してその周波数特性を高め、バイポーラトランジスタの
周波数特性を低める要因になるところのそのコレクタと
基板との間の寄生容量を、寄生サイリスタのラッチアッ
プ耐性を弱めることなく小さくすることを目的とする。

【００１９】

【課題を解決するための手段】請求項１の半導体装置
は、第１導電型半導体は少なくとも表面側が高濃度にさ
れた第１導電型半導体基板からなり、極低濃度半導体層
は該第１導電型高濃度半導体基板表面上に形成された第
１の層と、該第１の層上に形成され上記第２導電型半導
体と接する第２の層とからなることを特徴とする。

【００２０】従って、請求項１の半導体装置によれば、
第１の層を厚い層で形成することによりＰＩＮフォトダ
イオードにおけるＩ領域に相当する極低濃度半導体層を
相当に厚くすることができ、また、極低濃度半導体層を
例えば１．５Ｖというような光検出のために印加される
逆方向電圧により完全に空乏層化するような不純物濃度
にすることができ、そうすることによって、受光する光
に対するシリコン半導体の吸収長の２倍程度の深さで発
生したキャリアをも光電流となるように為し得る。依っ
て、フォトダイオードの受光感度を高めることができる
と共に、フォトダイオードに寄生する寄生容量を小さく
することができ、延いてはフォトダイオードの周波数特
性の向上を図ることができる。

【００２１】請求項４の半導体装置は、請求項１の半導
体装置であって、極低濃度半導体層の第１の層の表面側
に選択的に形成された第２導電型高濃度半導体領域をコ
レクタ側領域とし、その上側にベース、エミッタが設け
られたバイポーラトランジスタを有することを特徴とす
る。

【００２２】従って、請求項４の半導体装置によれば、
第１の層をフォトダイオードとして必要な特性を得る上
で好ましい厚さ、不純物濃度にすることにより好ましい
フォトダイオードを得ると共に、第２の層をバイポーラ
トランジスタとして必要な特性を得る上で好ましい厚
さ、濃度に形成することにより、好ましいバイポーラト
ランジスタを得ることができる。そして、第１導電型高
濃度半導体基板と、第２導電型高濃度半導体領域との間
に極低濃度半導体層が存在するので、その間（基板・第
２導電型高濃度半導体領域間）に寄生する容量を小さく
することができ、延いてはバイポーラトランジスタの周
波数特性を高めることができる。そして、半導体基板の
少なくとも表面部を高濃度化したので、基板の表面側に
寄生する抵抗を小さくすることができ、延いては寄生サ
イリスタのラッチアップに対する耐性を高めることがで
きる。尚、半導体基板を高濃度化してもそれとバイポー
ラトランジスタのコレクタを成す高濃度半導体領域との
間には極低濃度半導体層の第１の層が介在するので、そ
の間の寄生容量は大きくならない。従って、従来の寄生
容量を小さくすることとラッチアップ耐性を高めること
とが二律背反の関係になるという従来のジレンマから開
放されることになる。

【００２３】請求項５の半導体装置の製造方法は、請求
項４記載の半導体装置を製造する製造方法において、第
１導電型半導体基板上に第１導電型半導体層を堆積する
工程と、該第１導電型半導体層の素子分離領域とすべき
部分以外を選択的にエッチングする工程と、極低濃度半
導体層の第１の層を成す、第１又は第２導電型極低濃度
半導体層を上記第１導電型半導体層が選択的に形成され
た状態の上記半導体基板上に堆積する工程と、上記極低
濃度半導体層の第１導電型半導体層表面より高い部分を
選択的に除去して平滑化を図ることにより該極低濃度半
導体層が上記第１導電型半導体層により分離された状態
にする工程と、上記極低濃度半導体層に第２導電型不純
物を選択的に導入することにより第２導電型半導体層を
形成する工程と、極低濃度半導体層の第２の層を成す極
低濃度半導体層を堆積する工程と、を有することを特徴
とする。

【００２４】従って、請求項５の半導体装置の製造方法
によれば、極低濃度半導体層の第１の層を成す第２導電
型極低濃度半導体層を所望のフォトダイオード特性を得
ることができるような厚さ、不純物濃度の低さにするこ
とができる。また、極低濃度半導体層の第１の層に第２
導電型不純物を導入することにより第２導電型半導体層
を形成した領域にバイポーラトランジスタを形成するこ
ととすると、上記第２の層を成す極低濃度半導体層を所
望のバイポーラトランジスタ特性を得ることができるよ
うな薄さ、不純物濃度にすることにより、所望の特性の
バイポーラトランジスタを得ることができる。即ち、フ
ォトダイオードとバイポーラトランジスタの双方につい
て特性に関する要望を満足させることが可能になる。

【００２５】

【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。

【００２６】図１は本発明半導体装置の第１の実施の形
態を示す断面図である。図面において、１はフォトダイ
オード形成領域で、アノードコモンタイプフォトダイオ
ード形成領域２とカソードコモンフォトダイオード形成
領域３とからなる。２ａはその領域２にある一つのダイ
オード、２ｂは他のダイオードである。４はバイポーラ
トランジスタ形成領域である。１１はＰ⁺ 型半導体基板
で、例えば１０¹⁸〜１０¹⁹／ｃｍ³ 程度の不純物濃度を
有している。このように半導体基板として高濃度の半導
体基板１１を用いていることが本実施の形態の第１の特
徴点である。

【００２７】アノードコモンタイプフォトダイオード形
成領域２には、上記Ｐ⁺ 型半導体基板１１をコモンアノ
ードとし、該基板１１上に形成された超低濃度（Ｎ
^--型）のエピタシキシャル層１３、１３（特許請求の範
囲で言う極低濃度半導体層の第１の層に該当する。Ｐ^--
型でもＮ^--型でも良い。本例ではＰ^--型である。）及び
該層１３、１３上の超低濃度のエピタキシャル層１５、
１５（特許請求の範囲で言う極低濃度半導体層の第２の
層に該当する。）をＰＩＮフォトダイオードにおけるＩ
領域に相当する極低濃度半導体層とし、該エピタキシャ
ル層１５、１５の表面部に形成されたＮ型半導体層２
２、２２をカソードとするフォトダイオード２ａ、２ｂ
が形成されている。

【００２８】１２はＰ型エピタキシャル層、１６はＰ型
アイソレーション層で、アノードは半導体基板１１から
Ｐ型エピタキシャル層１２、Ｐ型アイソレーション層１
６及び該層１６の表面部に形成されたＰ型アノード取り
出し用半導体層２１を介して取り出される。２６ｄはア
ノード取り出し配線、２６ｃ、２６ｃはカソード取り出
し配線である。尚、１９は選択酸化膜である。このフォ
トダイオードはアノードがＰ⁺ 型半導体基板１１からな
り、該基板１１を通じてアノードコモン構成をとってい
る。

【００２９】カソードコモンタイプフォトダイオード形
成領域１０３には、Ｐ⁺ 型半導体基板１１上の超低濃度
のエピタキシャル層１３に選択的に形成されたＮ⁺ 型埋
込層１４をアノードとし、超低濃度のエピタキシャル層
１５をＰＩＮフォトダイオードにおけるＩ（真性）領域
に相当する低濃度領域とし、該エピタキシャル層１５表
面部に形成されたＰ⁺ 型拡散層２１をカソードとするフ
ォトダイオードが形成されている。１７はカソード電極
取り出し用のＮ⁺ 型プラグイン層で、上記Ｎ⁺型埋込層
１４とＮ⁺ 型拡散層からなるカソード取り出し領域２２
との間を繋ぐ。２６ａはカソード取り出し配線、２６ｂ
はアノード取り出し配線である。このフォトダイオード
はカソードが回路的に電源端子（Ｖｃｃ）に接続されて
カソードコモン構成となるのである。

【００３０】Ｐ型エピタキシャル層１２及びＰ型アイソ
レーション層１６は素子間分離機能を果たす。即ち、こ
れ等により、アノードが共通する二つのフォトダイオー
ド２ａ、２ｂの間が分離され、また、アノードコモンフ
ォトダイオード形成領域２と、他領域３、４との間が分
離されている。

【００３１】バイポーラトランジスタ形成領域４には、
Ｐ⁺ 型半導体基板１１上に形成された極低濃度エピタキ
シャル層１３（特許請求の範囲で言う極低濃度半導体層
の第１の層に該当）に形成されたＮ⁺ 型埋込層１４及び
その上のＮ^- 型ウェルをコレクタとし、その表面部に形
成されたＰ型領域を２３をベースとし、ポリシリコン層
２４をエミッタとするバイポーラトランジスタが形成さ
れている。２０はベース取り出し部、２６ｅはベース取
り出し配線、２６ｆはエミッタ取り出し配線、１７はＮ
⁺ 型コレクタ取り出し用プラグイン層、２２はコレクタ
取り出し用Ｐ⁺型拡散層、２６ｇはコレクタ取り出し配
線である。

【００３２】２５は層間絶縁膜、２７は基板表面を全面
的に覆う絶縁膜（ＳｉＯ₂ 膜）、２８は第２層目の配線
膜で、フォトダイオードの受光面以外の部分を遮光する
ように形成する。２９はＳｉＮからなるオーバーパシベ
ーション膜である。

【００３３】図１に示す半導体装置によれば、アノード
コモンタイプのフォトダイオードについては、先ず第１
に受光感度を高めることができるという利点がある。即
ち、ＰＩＮフォトダイオードにおけるＩ領域、即ちキャ
リアの再結合が少なく有効に光電変換を行い得る領域
を、第１の層１３及び第２の層１５からなる極低濃度半
導体層により構成したので、その厚みを例えば１５μｍ
と言うように相当に厚くすることが可能である。従っ
て、受光する光に対するシリコン半導体の吸収長の２倍
以上の深さで発生したキャリアをも光電流となるように
為し得る。依って、フォトダイオードの受光感度を高め
ることができる。

【００３４】第２に、第１の層１３、第２の層１５を極
低濃度にしたので、その厚さの和は極めて大きくても受
光時にフォトダイオードに印加される逆方向電圧（例え
ば１．５Ｖ）により生じる空乏層は第１の層１３及び第
２の層１５からなる極低濃度半導体層全域に及ぶ幅にな
り、空乏層幅が極低濃度半導体層の幅と等しくなる。従
って、そのフォトダイオードに寄生する容量（空乏層）
を極めて小さくすることができ、延いてはフォトダイオ
ードの周波数特性を高めることができる。

【００３５】また、図１に示す半導体装置によれば、バ
イポーラトランジスタについては、コレクタと基板との
間に寄生する容量をラッチアップ耐性を低めることなく
小さくすることができるという利点がある。即ち、本実
施の形態におけるバイポーラトランジスタのコレクタ側
に当たるＮ⁺ 型埋込層１４とＰ⁺ 型半導体基板１１との
間には極低濃度半導体層の第１の層に当たるエピタキシ
ャル層１３が介在しており、従って、その間（埋込層１
４・基板１１間）に寄生する容量を小さくすることがで
きる。従来においては、この寄生容量は基板の濃度を低
めることによらなければ小さくすることができなかった
が、本実施の形態によれば、極低濃度のエピタキシャル
層１３の存在により半導体基板１１の不純物濃度を高め
ても寄生容量を小さくすることができるのである。従っ
て、バイポーラトランジスタの基板との間に寄生する容
量による高速性の低下を阻むことができる。

【００３６】そして、半導体基板１１の不純物濃度が極
めて高いので、基板１１内に寄生する抵抗を小さくする
ことができる。従って、基板１１内で生じる電位差を小
さくすることができ、延いては寄生サイリスタのターン
オン、即ちラッチアップを生じにくくすることができ
る。従って、寄生容量を、ラッチアップ耐性を低めるこ
となく小さくすることができるのである。

【００３７】図１に示す半導体装置において、極低濃度
半導体層を第１の層１３と第２の層１５により構成した
のは、第２の層１５をバイポーラトランジスタの要部
（特性の大部分を決定する部分）の形成に適する例えば
１μｍ程度の薄さにし、第１の層１３をアノードコモン
タイプのフォトダイオードの受光感度の向上、寄生容量
（空乏層容量）の低減に適する十数μｍという厚さに
し、トランジスタとフォトダイオードの双方を要求され
る良好な特性を持つことができるようにするためであ
る。

【００３８】図２（Ａ）乃至（Ｃ）及び図３（Ｄ）、
（Ｅ）は図１に示した半導体装置の製造方法の特徴的部
分を工程順（Ａ）〜（Ｅ）に示す断面図である。

【００３９】（Ａ）半導体基板としてボロンを例えば１
×１０¹⁸／ｃｍ³ 程度含んだＰ⁺ 型シリコン半導体基板
１１を用意し、その上にＰ型エピタキシャル層（厚さ１
５μｍ、抵抗率４Ω・ｃｍ）１２を成長させ、その後、
該エピタキシャル層１２を、バイポーラトランジスタ間
の分離部分、バイポーラトランジスタとフォトダイオー
ドとの間の分離部分、フォトダイオード間の分離部分、
アノードコモン型フォトダイオード内のダイオード間の
分離部分にのみ残存するように、選択的にエッチングす
る。この選択的エッチングは、フォトレジストを塗布
し、それを露光、現像することによりパターニングし、
その後、それをマスクとしてＲＩＥ（リアクティブ・イ
オン・エッチング）法でエピタキシャル層１２をエッチ
ングすることにより行う。図２（Ａ）はそのエッチング
後の状態を示す。

【００４０】（Ｂ）次に、図２（Ｂ）に示すように、上
記極低濃度半導体層の第１の層となるエピタキシャル層
１３を全面的に形成する。その厚さは例えば２０μｍ、
抵抗率は例えば４００Ω・ｃｍである。

【００４１】（Ｃ）次に、上記エピタキシャル層１３を
ＣＭＰ（ケミカル・メカニカル・ポリッシング）法によ
り除去することにより、図２（Ｃ）に示すように、シリ
コン表面をフラットにする。

【００４２】（Ｄ）次に、通常の熱酸化法で３００ｎｍ
程度の膜厚のシリコン酸化膜を形成した後、フォトレジ
スト膜をマスクとして該シリコン酸化膜のバイポーラト
ランジスタ形成領域４、カソードコモンタイプフォトダ
イオード形成領域３に当たる部分をフッ酸（ＨＦ）を用
いてエッチングする。その後、そのフォトレジスト膜を
除去（例えば硫酸過水を用いて除去）し、しかる後、Ｓ
ｂ₂ Ｏ₃ の固体ソースを用いてアンチモンＳｂを、上記
シリコン酸化膜をマスクとして半導体表面部に拡散させ
ることによりＮ⁺ 型埋込層１４を形成する。この熱処理
の温度は例えば１２００℃、処理時間は例えば１２０分
である。

【００４３】次に、マスクとして用いた熱酸化膜をフッ
酸ＨＦを用いて除去し、その後、極低濃度半導体層の第
２の層１５となるエピタキシャル層を全面的に形成す
る。該層１５の厚さは例えば１μｍ、抵抗率は例えば４
００Ω・ｃｍである。図３（Ｄ）は極低濃度エピタキシ
ャル層１５形成後の状態を示す。

【００４４】（Ｅ）次に、上記エピタキシャル層１５の
表面を熱酸化することにより厚さ約５０ｎｍ程度の熱酸
化膜（図示せず）を形成し、その後、素子分離領域にＰ
型アイソレーション層１６を形成する。これはフォトレ
ジスト膜をマスクとして例えばボロンＢを例えば５０Ｋ
ｅＶのエネルギーで、例えば１×１０¹⁵／ｃｍ² 程度イ
オン打ち込みすることにより行う。

【００４５】また、カソードコモン型フォトダイオード
のカソード取り出し部分にあたるところと、バイポーラ
トランジスタのコレクタ取り出し部分にあたるところと
にＮ型のプラグイン層１７を形成する。これはフォトレ
ジスト膜をマスクとして例えばリンＰを例えば７０Ｋｅ
Ｖのエネルギーで、例えば５×１０¹⁵／ｃｍ² 程度イオ
ン打ち込みすることにより行う。更に、バイポーラトラ
ンジスタ内にＮ型ウェル層１８を、リンを例えば３００
ＫｅＶのエネルギーで、例えば５×１０¹²／ｃｍ² 程度
イオン打ち込みすることにより形成する。その後、上記
イオン打ち込みしたボロンＢ、リンＰを活性化するため
の熱処理を窒素ガスＮ₂ 雰囲気中で１１００℃の温度で
１２０分程度行う。これによりＰ型アイソレーション層
１６、Ｎ型プラグイン層１７及びＮ型ウェル層１８が形
成される。図３（Ｅ）はこれらの層１６、１７、１８が
形成された後の状態である。

【００４６】尚、その後は、通常の（ダブルポリシリコ
ン構造の）バイポーラトランジスタの製造と同様の工程
で製造を行えば良い。ちなみに、簡単にダブルポリシリ
コン構造のバイポーラトランジスタの製造方法を説明す
ると、図３（Ｅ）に示した工程の後、素子間分離用選択
酸化膜（ＬＯＣＯＳ）１９を、耐酸化膜をマスクとする
熱酸化により形成し、トランジスタのエミッタ・ベース
を形成すべき領域の酸化膜を選択的に除去した後、ポリ
シリコン層をＣＶＤにより形成し、該ポロシリコン層に
Ｐ型不純物を導入し、該ポリシリコン層を、そのベース
電極形成部分２０と、図示しないが、例えば集積回路を
形成するポリシリコン抵抗部分とを残してエッチングす
る。その後、全面的にシリコン酸化膜を形成し、次い
で、該シリコン酸化膜とポリシリコン層のベースを形成
すべき部分にあたる部分を除去し、該除去部分を通じて
Ｐ型不純物をＮ型ウェル層１８内に導入することにより
ベース２３を形成する。

【００４７】そして、全面的にシリコン酸化膜を形成
し、次いで、該シリコン酸化膜の選択的エッチングによ
りエミッタを形成すべき部分を開口する。次いで、Ｎ型
のポリシリコン層を形成し、該ポリシリコン層のエミッ
タとすべき部分以外を除去することによりＮ型ポリシリ
コンエミッタ２４を形成する。そして、アルミニウム系
配線とシリコンとのコンタクトをとるためのコンタクト
ホールをＮ型ポリシリコンエミッタ２４以外の部分に形
成し、シリコンとのオーミックコンタクトをとるための
例えばチタンＴｉ膜（厚さ例えば３０ｎｍ）をスパッタ
法により形成し、更に、高融点金属であるチタンオキシ
ナイトライドＴｉ０Ｎ膜（厚さ例えば７０ｎｍ）をスパ
ッタ法により形成し、更に、Ｓｉを１％含有したアルミ
ニウム膜（厚さ例えば６００ｎｍ）を配線用としてスパ
ッタ法により形成し、その後、それをＲＩＥによる選択
的エッチングによりパターニングすることによって第１
層目のアルミニウム配線２６を形成する。次いで、層間
絶縁膜としてシリコン酸化膜（膜厚例えば１μｍ）２７
を例えばプラズマＣＶＤにより形成し、ＳＯＧ（スピン
オングラス）を駆使して酸化膜２７の表面の平坦化を行
い、更に、シリコン酸化膜をプラズマＣＶＤ法により堆
積する。

【００４８】その後、上記シリコン酸化膜２７にコンタ
クトホールをＲＩＥにより形成し、チタン膜（厚さ例え
ば１００ｎｍ）及び膜第２層目のアルミニウム（Ｓｉを
１％含有したＡｌ）膜（厚さ例えば１０００ｎｍ）２８
をスパッタ法により形成する。そして、該アルミニウム
膜２８をチタン膜を含め選択的にエッチング（ＲＩＥ）
することによりフォトダイオードの受光部に開口が生じ
るようにパターニングする。その後、オーバーパシベー
ション膜としてシリコンナイトライド膜（膜厚例えば７
００ｎｍ）２９をプラズマＣＶＤ法により形成し、該膜
２９のボンディングパッド部分をＲＩＥ法によりエッチ
ング除去した後、４００℃の温度、Ｆｏガス（９５％Ｎ
₂ と５％Ｈ₂ の混合ガス）雰囲気で３０分間熱処理する
ことによりシンタリングを行う。

【００４９】このような図２、図３に示す半導体装置の
製造方法は、要約すれば、先ず、高濃度の基板、即ちＰ
⁺ 型半導体基板１１上にエピタキシャル成長法と選択エ
ッチング法により素子分離用としてＰ型のエピタキシャ
ル層１２を形成し、次いで、それ以外の部分にエピタキ
シャル成長法とＣＭＰ法により極低濃度半導体層の第１
の層を成す極低濃度エピタキシャル層１３を形成し、そ
の後、バイポーラトランジスタトランジスタ形成領域４
及びカソードコモンタイプのフォトダイオード形成領域
２に、Ｎ⁺ 型埋込層１４を基板１１との間に適度の間隙
が生じるように形成するものである。

【００５０】従って、Ｎ⁺ 型埋込層１４とＰ⁺ 型半導体
基板１１との間に寄生する容量を低減することができ
る。ここで重要なのは、半導体基板１１の不純物濃度を
高くしてもトランジスタと基板との間の寄生容量を小さ
くすることができることである。なぜならば、基板１１
の不純物濃度を高くすることによりラッチアップ耐性を
高くすることができるので、従来の寄生容量の低減とラ
ッチアップ耐性の向上とが二律背反の関係になるという
問題を解決することができるからである。

【００５１】そして、極低濃度半導体層の第１の層１３
をアノードコモンタイプのフォトダイオードの受光感
度、寄生容量を好ましくできるような厚さ、濃度にする
ことができ、従って、好ましい特性のフォトダイオード
を得ることができるのである。次に、本製造方法は、Ｎ
⁺ 型型埋込層１４の形成後に、極低濃度半導体層の第２
の層を成す極低濃度（Ｎ^--型）エピタキシャル層１５を
形成する。このエピタキシャル層１５はバイポーラトラ
ンジスタを形成するのに適した厚さ、不純物濃度に形成
することができる。従って、バイポーラトランジスタと
して優れた特性を得ることができる。

【００５２】図４は本発明半導体装置の第２の実施の形
態を示す断面図である。本実施の形態は、半導体基板と
してＰ型シリコンの表面部にＰ⁺ 型埋込層を形成したも
のを用いたものであり、それ以外の点では第１の実施の
形態とは異なる点はない。従って、第１の実施の形態と
共通する部分については説明が重複するので説明を省略
する。

【００５３】１１ａはＰ型半導体基板で、その不純物
（ボロンＢ）の濃度は１×１０¹⁵／ｃｍ³ と第１の実施
の形態の半導体基板１１よりは低く、従来例程度であ
る。

【００５４】１１ｂはＰ⁺ 型埋込層で、後で行うボロン
のイオン注入に際してバッファとなる熱酸化膜（膜厚例
えば１００ｎｍ）を半導体基板１１ａの表面部に熱酸化
法により形成し、次いで、ボロンＢを例えば３０ＫｅＶ
のエネルギーで１×１０¹⁵／ｃｍ² 程度イオン注入し、
次いで、温度１１００℃の窒素Ｎ₂ 雰囲気で１２０分程
度活性化のための熱処理を施し、その後、ウエット酸素
Ｏ₂ 雰囲気で６０分酸化し、しかる後、熱酸化膜を除去
しそれと共に、上記イオン注入により生じたダメージ層
を除去する。

【００５５】Ｐ⁺ 型埋込層１１ｂを形成することによ
り、基板に寄生する寄生抵抗を小さくすることができ
る。これがラッチアップ耐性を高めることは前述の通り
である。そして、半導体基板１１ａ自身、換言すると基
板の裏側は低濃度なので、極低濃度エピタキシャル層１
３、１５を形成するに際して裏面側から生じる不純物オ
ートドーピング量を低減することができる。即ち、基板
全体の不純物濃度が高い場合、エピタキシャル層１３、
１５が極低濃度であるので、これを形成する際に、基板
側から不純物がオートドーピングするという問題が生じ
るおそれがある。しかるに、基板全体を高濃度にするの
ではなく、本実施の形態のようにその表面側だけを高濃
度にすれば、自ずと基板側からエピタキシャル層側に拡
散する不純物量を少なくすることができる。従って、エ
ピタキシャル層の不純物濃度が低くてもその形成をする
エピタキシャル成長が行い易い。

【００５６】尚、本発明は、上記実施の形態に限定され
ず、それ以外の形態ででも実施することができ、上記実
施の形態ではバイポーラトランジスタはダブルポリシリ
コン構造であったが、例えばシリコンゲルマニウムを用
いたエピタキシャルベース構造をとるものであっても良
い。

【００５７】

【発明の効果】本発明によれば、第１の層を厚い層で形
成することによりＰＩＮフォトダイオードにおけるＩ領
域に相当する極低濃度半導体層を相当に厚くすることが
でき、また、極低濃度半導体層を例えば１．５Ｖという
ような光検出のために印加される逆方向電圧により完全
に空乏層化するような不純物濃度にすることができ、そ
うすることによって、受光する光に対するシリコン半導
体の吸収長の２倍程度の深さで発生したキャリアをも光
電流となるように為し得る。依って、フォトダイオード
の受光感度を高めることができると共に、フォトダイオ
ードに寄生する寄生容量を小さくすることができ、延い
てはフォトダイオードの周波数特性の向上を図ることが
できる。

【００５８】そして、第１の層と同じ導電型で略同じ深
さの極低濃度半導体領域の表面側に選択的に形成された
第２導電型高濃度半導体領域をコレクタ側領域とし、そ
の上側にベース、エミッタのあるバイポーラトランジス
タを設けた場合、第１の層をフォトダイオードとして必
要な特性を得る上で好ましい厚さ、不純物濃度にするこ
とにより好ましいフォトダイオードを得ると共に、第２
の層をバイポーラトランジスタとして必要な特性を得る
上で好ましい厚さ、濃度に形成することにより、好まし
い特性のバイポーラトランジスタを得ることができる。

【００５９】そして、第１導電型高濃度半導体基板と、
第２導電型高濃度半導体領域との間に極低濃度半導体層
が存在するので、その間（基板・第２導電型高濃度半導
体領域間）に寄生する容量を小さくすることができ、延
いてはバイポーラトランジスタの周波数特性を高めるこ
とができる。そして、半導体基板の少なくとも表面側を
高濃度化したので、基板に寄生する抵抗を小さくするこ
とができ、延いては寄生サイリスタのラッチアップに対
する耐性を高めることができる。尚、半導体基板を高濃
度化してもそれとバイポーラトランジスタのコレクタを
成す高濃度半導体領域との間には極低濃度半導体層の第
１の層が介在するので、その間の寄生容量は大きくなら
ない。従って、従来の寄生容量を小さくすることとラッ
チアップ耐性を高めることとが二律背反の関係になると
いうジレンマからは開放されることになる。

【図面の簡単な説明】

【図１】本発明半導体装置の第１の実施の形態を示す断
面図である。

【図２】図１の半導体装置の製造方法の工程（Ａ）乃至
（Ｃ）を示す断面図である。

【図３】図１の半導体装置の製造方法の工程（Ｄ）、
（Ｅ）を示す断面図である。

【図４】本発明半導体装置の第２の実施の形態を示す断
面図である。

【図５】半導体装置の従来例を示す断面図である。

【符号の説明】

１・・・フォトダイオード形成領域、２・・・アノード
コモンタイプフォトダイオード形成領域、４・・・バイ
ポーラトランジスタ形成領域、１１・・・第１導電型高
濃度半導体基板、１１ａ・・・半導体基板、１１ｂ・・
・第１導電型半導体層、１３・・・極低濃度半導体層の
第１の層、１４・・・第２導電型半導体層、１５・・・
極低濃度半導体層の第２の層。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１導電型半導体と第２導電型半導体と
   の間に第１又は第２導電型の極低濃度半導体層のある受
   光素子を少なくとも備えた半導体装置において、 上記第１導電型半導体は少なくとも表面側が高濃度にさ
   れた第１導電型半導体基板からなり、 上記極低濃度半導体層は上記第１導電型高濃度半導体基
   板表面上に形成された第１の層と、該第１の層上に形成
   され上記第２導電型半導体と接する第２の層とからなる
   ことを特徴とする半導体装置
2. 【請求項２】 第１導電型半導体基板の裏面側が低濃度
   にされてなることを特徴とする請求項１記載の半導体装
   置
3. 【請求項３】 極低濃度半導体層が受光素子に逆方向電
   圧を印加したとき完全に空乏化するようにされてなるこ
   とを特徴とする請求項１又は２記載の半導体装置
4. 【請求項４】 極低濃度半導体層の第１の層の表面部に
   選択的に形成された第２導電型高濃度半導体領域をコレ
   クタ側領域とし、その上側の極低濃度層の第２の層にベ
   ース、エミッタが設けられたバイポーラトランジスタを
   有することを特徴とする請求項１、２又は３記載の半導
   体装置
5. 【請求項５】 第１導電型半導体基板上に第１導電型半
   導体層を堆積する工程と、 上記第１導電型半導体層の素子分離領域とすべき部分以
   外を選択的にエッチングする工程と、 極低濃度半導体層の第１の層を成す、第１又は第２導電
   型極低濃度半導体層を上記第１導電型半導体層が選択的
   に形成された状態の上記半導体基板上に堆積する工程
   と、 上記極低濃度半導体層の第１導電型半導体層表面より高
   い部分を選択的に除去して平滑化を図ることにより該極
   低濃度半導体層が上記第１導電型半導体層により分離さ
   れた状態にする工程と、 上記極低濃度半導体層に第２導電型型不純物を選択的に
   導入することにより第２導電型半導体層を形成する工程
   と、 極低濃度半導体層の第２の層を成す極低濃度半導体層を
   堆積する工程と、 を有することを特徴とする請求項４記載の半導体装置の
   製造方法