JPH10209823A - ヒステリシスコンパレータ - Google Patents

Abstract

(57)【要約】 【課題】 ノイズによる誤動作を防ぐというヒステリシ
スコンパレータ本来の機能を損なうことなく、ヒステリ
シス幅としきい値電圧の設定を、それぞれ独立して行な
うことができるヒステリシスコンパレータを提供する。 【解決手段】 出力振幅の中心電位及び出力振幅を、そ
れぞれ独立して変更可能な増幅器３と、コンパレータ２
とからなるヒステリシスコンパレータ１において、ヒス
テリシスコンパレータ１の入力は、前記増幅器３の入力
及び前記コンパレータ２の一方の入力（反転入力）に導
かれ、前記増幅器３の出力は、前記コンパレータ２の他
方の入力（非反転入力）に導かれるよう構成される。ヒ
ステリシス幅設定端子３１及び、しきい値電圧設定端子
３２から入力する電圧によって、ヒステリシス幅としき
い値を、それぞれ設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するためのヒステリシスコンパレー
タに関する。

【０００２】

【従来の技術】ノイズが乗ったアナログ信号のレベルを
コンパレータを用いて基準となる電圧と比較することに
よって大小判定し、判定結果に応じてディジタル信号に
変換する場合、ノイズによる誤判定を防ぐ目的で、コン
パレータにヒステリシスを設定するのが一般的である。

【０００３】図７は、従来のこの種のヒステリシスコン
パレータの構成図である。このヒステリシスコンパレー
タ７１は、コンパレータ７２の出力から抵抗を介して正
帰還をかけることでヒステリシス特性を実現している。
ここでは、ヒステリシス幅としきい値電圧は基準電圧Ｖ
ｃとコンパレータ７２の出力電圧、及び正相の入力抵抗
と帰還抵抗の比で決定される。

【０００４】ヒステリシスコンパレータは、ノイズによ
る誤判定の防止を目的としているが、ノイズ自体は回路
の実装状態や信号線の回り込み、また環境条件の変化な
どの影響を受けやすいものであるため、設計時にノイズ
量を特定することは難しい。そのため、特に半導体集積
回路内にヒステリシスコンパレータを作り込む場合、ヒ
ステリシス幅は半導体集積回路の外で調整を行なえるよ
うな回路構成にすることがある。従来の回路の場合は、
入力抵抗と帰還抵抗の比を変えることによってヒステリ
シス幅を変更することができるため、いずれか一つの抵
抗を半導体集積回路の外に配置して抵抗値を変えること
により調整することが一般的に行なわれていた。

【０００５】しかしながら、従来の回路ではヒステリシ
ス幅を変えるとしきい値電圧も変ってしまうため、しき
い値電圧を変更する目的で基準電圧入力端子を半導体集
積回路の外部端子として設け、基準電圧を外部で調整し
なければならなかった。この問題を解決するため、ヒス
テリシスコンパレータに増幅器等を付設してヒステリシ
ス幅及びしきい値電圧の調整を容易にするための技術が
いくつか提案されている。

【０００６】例えば、実開平２−２８１３３号公報に
は、第１及び第２のコンパレータと、それらの各出力電
圧を入力する排他的否定論理和回路と、その出力を入力
とするフリップフロップ回路とを備えるヒステリシスコ
ンパレータが開示されている。このヒステリシスコンパ
レータでは、第１のコンパレータの第１入力端子に入力
電圧を、第２入力端子にヒステリシスの上限電圧となる
設定電圧を入力し、一方、第２のコンパレータの第１入
力端子に入力電圧を、第２入力端子にヒステリシスの下
限電圧となる設定電圧を入力するよう構成している。そ
して、排他的否定論理和回路の出力電圧の立ち上がりも
しくは立ち下がりをトリガとして上記いずれかのコンパ
レータの出力をフリップフロップに取り込み、これを出
力とする。この従来の技術では、上記２つの設定電圧を
変えることにより、ヒステリシスの上限及び下限を容易
に変更することができる。

【０００７】しかし、上記公報に開示された技術では、
ノイズの影響を排除するという観点からは問題がある。
入力電圧が時間的に穏やかに遷移する場合を例にとって
説明すると、上述の構成からなるヒステリシスコンパレ
ータにおいて、２つのコンパレータ自身にはヒステリシ
ス特性がないため、外部より設定したヒステリシスの上
限、下限の各電圧を入力電圧が横切る付近で、コンパレ
ータはノイズの影響でハイ、ローを繰返してチャタリン
グを発生させる可能性がある。発生したチャタリングは
コンパレータの出力の排他的否定論理和をとっても、遅
延回路を通しても無くならず、そのまま出力に表われ
る。

【０００８】一方、入力電圧が時間的に急峻に遷移する
場合、すなわちパルス状の入力の場合を例にとると、前
述のようなチャタリングの問題は発生しない。しかし、
パルスのハイの区間とローの区間にはノイズが乗ってい
るため、ノイズがコンパレータのしきい値電圧を超える
ような場合、誤作動を引き起こす可能性がある。通常の
ヒステリシスコンパレータでは、入力がハイのとき比較
電圧を下げ、ローのときには比較電圧を上げることでノ
イズマージンを拡大している。従ってヒステリシス幅を
広げればノイズマージンも拡大するのに対して、上記公
報記載のヒステリシスコンパレータでは、ヒステリシス
幅の拡大に伴ってノイズマージンが拡大されることはな
い。従って上記の誤作動の可能性を排除することができ
ない。

【０００９】特開昭６４−３０３２０号公報には、コン
パレータの反転入力を入力端子とし、出力を増幅器に入
力し、該増幅器の出力と入力端子の間に２つのインピー
ダンス素子を直列に接続し、その中点をコンパレータの
非反転入力に接続する回路構成のヒステリシスコンパレ
ータが開示されている。この回路においてヒステリシス
幅はコンパレータの帰還抵抗と入力抵抗の比を変えるこ
とで調整可能である。一方、しきい値電圧（ヒステリシ
ス電圧の中心電圧）は、入力抵抗に外部より供給される
電圧を変えることで調整が可能となっている。しかしな
がら、ヒステリシス幅を変えるために帰還抵抗あるいは
入力抵抗のいずれかを変えると、しきい値電圧も変化し
てしまうので、それぞれを独立して調整することはでき
ない。

【００１０】また、この構成の回路を半導体集積回路に
作り込んで調整を行なう場合は、帰還抵抗か入力抵抗の
いずれか一方を、あるいはその双方を半導体集積回路の
外に配置するか、あらかじめ数種類の抵抗を半導体集積
回路内に作り込み、最適な抵抗値を有する抵抗を選択す
る等の手段をとる必要がある。半導体集積回路の外で調
整を行なうように構成すれば、端子と外付け部品の増大
につながる一方、半導体集積回路内で調整を行なうよう
に構成すれば、調整用回路を付加しなければならないた
めに回路規模が大きくならざるを得ないという問題があ
る。

【００１１】

【発明が解決しようとする課題】従来の一般的ヒステリ
シスコンパレータにおいては、コンパレータの出力を用
いて比較電圧を作り出していた。もし、コンパレータの
出力とは無関係に比較電圧を作り出してコンパレータに
供給することができれば、ヒステリシス幅の設定としき
い値電圧の設定が、それぞれ独立して行なえるようにな
る。しかし、そのためにチャタリングが発生したりノイ
ズマージンが失われたのでは、ヒステリシスコンパレー
タ本来の機能が損なわれることとなる。

【００１２】そこで本発明の課題は、ノイズによる誤動
作を防ぐというヒステリシスコンパレータ本来の機能を
損なうことなく、ヒステリシス幅としきい値電圧の設定
を、それぞれ独立して行なうことができるヒステリシス
コンパレータを提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決する本発
明のヒステリシスコンパレータは、出力振幅の中心電位
を変えずに出力振幅のみを変更可能な増幅器と、コンパ
レータとからなる。このヒステリシスコンパレータの入
力は、前記増幅器の入力及び前記コンパレータの一方の
入力に導かれ、前記増幅器の出力は、前記コンパレータ
の他方の入力に導かれるよう構成されている。この構成
からなるヒステリシスコンパレータでは、ヒステリシス
幅のみを独立して変更することができる。

【００１４】上記増幅器は、出力振幅を変えずに出力振
幅の中心電位のみを変更可能な増幅器であってもよい。
この場合は、上記同様に、ヒステリシスコンパレータの
入力は増幅器の入力及び前記コンパレータの一方の入力
に導かれ、増幅器の出力は、前記コンパレータの他方の
入力に導かれるよう構成される。この構成からなるヒス
テリシスコンパレータでは、しきい値電圧のみを独立し
て変更することができる。

【００１５】また、出力振幅の中心電位及び出力振幅を
それぞれ独立して変更可能な増幅器とコンパレータとで
ヒステリシスコンパレータを構成することもできる。こ
の場合のコンパレータと増幅器の配置構成は、上記のヒ
ステリシスコンパレータと同様である。この構成からな
るヒステリシスコンパレータでは、ヒステリシス幅とし
きい値電圧を、それぞれ独立に変更することができる。

【００１６】

【発明の実施形態】以下、本発明の実施形態について図
面を参照して説明する。図１は、実施形態におけるヒス
テリシスコンパレータ１の構成の概要を表わす図であ
る。ヒステリシスコンパレータ１は、コンパレータ２と
増幅器３とからなる。ヒステリシスコンパレータ１の入
力端子１１（Ｖｉｎ）は、増幅器３内の利得可変増幅器
４の反転入力端子（Ｖｉｎ−）とコンパレータ２の反転
入力端子（−）に、それぞれ接続されている。増幅器３
は、さらにヒステリシス幅設定端子３１と、しきい値電
圧設定端子３２の２つの入力端子を備える。

【００１７】図２は、ヒステリシスコンパレータ１のよ
り詳細な構成を説明する回路図である。図２において、
増幅器３は、利得可変増幅器４と、利得可変増幅器４の
出力電圧をシフトするレベルシフト回路５と、レベルシ
フト回路５の出力電圧を抵抗によって分割し、利得可変
増幅器４の非反転入力端子（Ｖｉｎ＋）に正帰還をかけ
る帰還回路６とからなる。利得可変増幅器４にはバイア
ス回路４１が設けられていて、このバイアス回路４１に
より基準電圧Ｖｃとヒステリシス幅設定端子３１より電
圧Ｖａが与えられている。また、帰還回路６にはしきい
値電圧設定端子３２より電圧Ｖｂが与えられている。

【００１８】以上の構成からなるヒステリシスコンパレ
ータ１では、ヒステリシス幅としきい値電圧を独立して
設定できる。その理由を、図３及び図４をも用いて以下
に説明する。実施形態における利得変換増幅器４では、
増幅器に出力のＤＣ電位の変動制御を行なう差動対を付
加して、電流分割型利得可変回路を構成している。この
ような構成の利得可変増幅器は、出力振幅の中心電位は
変らずに最大出力振幅が利得と共に変化することが知ら
れている。

【００１９】図３は、帰還回路６による正帰還ループを
切り離し、Ｖａ−Ｖｃ間電圧を変化させた場合の利得可
変増幅器４の入力［（Ｖｉｎ＋）−（ｖｉｎ−）］から
レベルシフト回路５の出力Ｖｏまでの利得を表わす利得
可変特性を表わす図である。レベルシフト回路５は利得
可変増幅器４の出力を電圧シフトするだけであるので、
図３に示される特性は利得可変増幅器４自体の特性であ
るといえる。利得可変増幅器４はヒステリシス設定電圧
Ｖａと基準電圧Ｖｃとの差電圧により利得を変化させる
ことができる回路となっている。Ｖａ−Ｖｃが小さくな
る方向、すなわちＶ１からＶ４へ向う方向ほど利得は上
がり、逆にＶａ−Ｖｃが小さくなる方向、すなわちＶ４
からＶ１へ向う方向ほど利得が下がる特性となってい
る。利得の最大値は利得可変増幅器４の最大出力電圧範
囲で決まり、最小値は入力があっても出力に何も出ない
状態、すなわち無限小の値をとることとなる。

【００２０】図４は、帰還回路６による正帰還ループを
切り離し、利得可変増幅器４の非反転入力に固定電圧Ｖ
ｉｎ＋を与え、反転入力の電圧Ｖｉｎ−を変化させた場
合のレベルシフト回路５の出力Ｖｏの状態を表わした直
流伝達特性を表わす図である。図４におけるＶ１からＶ
４は、図３におけるＶａ−Ｖｃ間差電圧に対応してい
る。利得無限小条件のＶ１のとき、反転入力の電圧Ｖｉ
ｎ−にかかわらず出力Ｖｏは一定であり、Ｖａ−Ｖｃ間
差電圧がＶ１からＶ４へ増加するほどＶｏを中心に出力
電圧の振幅変化ΔＶｏが大きくなるという直流伝達特性
となっている。

【００２１】本実施形態では図３、図４に示した利得可
変増幅器４の特性を利用することにより、ヒステリシス
幅としきい値電圧の調整を独立して、それぞれ容易に行
なうことがきるヒステリシスコンパレータを実現してい
る。説明を簡略化するために、以下には帰還回路６の２
つの抵抗は、数１式に示すように等しい抵抗値Ｒをとる
ものとする。

【００２２】

【数１】（Ｖｏ−Ｖｔ）／Ｒ＝（Ｖｔ−Ｖｂ）／Ｒ

【００２３】この場合しきい値電圧Ｖｔは、出力電圧Ｖ
ｏとしきい値電圧設定電圧Ｖｂより数２式で与えられ
る。

【００２４】

【数２】Ｖｔ＝１／２（Ｖｏ＋Ｖｂ）

【００２５】同様にヒステリシス幅２ΔＶｔは、出力電
圧の振幅変化分ΔＶｏより、下式数３から数４が導き出
される。

【数３】 ［Ｖｏ＋ΔＶｏ−（Ｖｔ＋ΔＶｔ）］／Ｒ ＝（Ｖｔ＋ΔＶｔ−Ｖｂ）／Ｒ

【数４】２ΔＶｔ＝Ｖｏ＋ΔＶｏ−２Ｖｔ＋Ｖｂ

【００２６】数４式に数１式を代入すると、下式数５が
得られる。

【００２７】

【数５】２ΔＶｔ＝ΔＶｏ

【００２８】数２式より、しきい値電圧Ｖｔは、図４に
示すようにレベルシフト回路５の出力振幅の中心電圧が
利得にかかわらずＶｏで一定であるため、しきい値電圧
設定端子３２の電圧Ｖｂでのみ設定することができるこ
とがわかる。また、数５式より、ヒステリシス幅２ΔＶ
ｔはΔＶｏと等しく、利得可変増幅器４の出力振幅の半
分がヒステリシス幅となっていることがわかる。利得可
変増幅器４の出力振幅は図３、図４で示したように利得
を変えることにより変化するため、ヒステリシス幅はヒ
ステリシス幅設定端子３１の電圧Ｖａのみで設定するこ
とができる。

【００２９】図５は、ヒステリシス幅調整の例としてＶ
ｂを固定し、Ｖａを変化させた場合のヒステリシス特性
の変化を表す図である。図５ではしきい値電圧は変らず
にＶａを変化させることによってヒステリシス幅が変化
していくようすがわかる。同様に、しきい値電圧調整の
例としてＶａを固定し、Ｖｂを変化させた場合のしきい
値電圧の変化を図６に示す。図６ではヒステリシス幅は
変らずにしきい値電圧が変化していく様子がわかる。

【００３０】

【発明の効果】以上説明したように本発明のヒステリシ
スコンパレータは、抵抗を取替える等の面倒な作業を要
せずして、しきい値電圧とヒステリシス幅を独立して設
定できる。設定のための作業は、それぞれの設定用電圧
を変えるだけで簡単に行なうことができる。

【００３１】また、本発明のヒステリシスコンパレータ
は、半導体集積回路に作り込んだ場合でもヒステリシス
特性の調整を同様に行なうことができ、従来のように外
付け部品や調整のための回路を、別途追加する必要がな
いため、半導体集積回路にも適したヒステリシスコンパ
レータであるといえる。

【図面の簡単な説明】

【図１】実施形態におけるヒステリシスコンパレータ１
の構成の概要を表わす図。

【図２】ヒステリシスコンパレータ１の詳細な構成を説
明する回路図。

【図３】図２におけるＶａ−Ｖｃ間電圧のみを変化させ
た場合の利得可変増幅器４の入力からレベルシフト回路
５の出力までの利得可変特性を表わす図。

【図４】図２における利得可変増幅器４の非反転入力に
固定電圧を与え、反転入力の電圧のみを変化させた場合
のレベルシフト回路５の出力の直流伝達特性を表わす
図。

【図５】図２におけるＶｂを固定し、Ｖａを変化させた
場合のヒステリシス特性の変化を表す図。

【図６】図２におけるＶｂを変化させた場合のしきい値
電圧の変化を表す図。

【図７】従来のヒステリシスコンパレータの構成を表す
図。

【符号の説明】

１ ヒステリシスコンパレータ ２ コンパレータ ３ 増幅器 ４ 利得可変増幅器 ５ レベルシフト回路 ６ 帰還回路 １１ 入力端子 １２ 出力端子 ３１ ヒステリシス幅設定端子 ３２ しきい値電圧設定端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 出力振幅の中心電位を変えずに出力振幅
   のみを変更可能な増幅器とコンパレータとからなり、該
   ヒステリシスコンパレータの入力は、前記増幅器の入力
   及び前記コンパレータの一方の入力に導かれ、前記増幅
   器の出力は、前記コンパレータの他方の入力に導かれて
   いることを特徴とするヒステリシスコンパレータ。
2. 【請求項２】 出力振幅を変えずに出力振幅の中心電位
   のみを変更可能な増幅器とコンパレータとからなり、該
   ヒステリシスコンパレータの入力は、前記増幅器の入力
   及び前記コンパレータの一方の入力に導かれ、前記増幅
   器の出力は、前記コンパレータの他方の入力に導かれて
   いることを特徴とするヒステリシスコンパレータ。
3. 【請求項３】 出力振幅の中心電位及び出力振幅を、そ
   れぞれ独立して変更可能な増幅器と、コンパレータとか
   らなり、該ヒステリシスコンパレータの入力は、前記増
   幅器の入力及び前記コンパレータの一方の入力に導か
   れ、前記増幅器の出力は、前記コンパレータの他方の入
   力に導かれていることを特徴とするヒステリシスコンパ
   レータ。