JPH10214870A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10214870A
JPH10214870A JP9015002A JP1500297A JPH10214870A JP H10214870 A JPH10214870 A JP H10214870A JP 9015002 A JP9015002 A JP 9015002A JP 1500297 A JP1500297 A JP 1500297A JP H10214870 A JPH10214870 A JP H10214870A
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JP
Japan
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defect
semiconductor device
inspection
manufacturing
wafer
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JP9015002A
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Seiji Ishikawa
誠二 石川
Takaaki Kumazawa
孝明 熊沢
Jun Nakazato
純 中里
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/23Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes

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Abstract

(57)【要約】 【課題】半導体デバイスの製造において、検査結果の管
理基準、検査工程、検査領域等を遅滞なく決定し、歩留
まり向上を迅速に行うことを目的とする。 【解決手段】試作において発生した欠陥の発生領域や発
生工程別の歩留まりへの影響度を解析して、陥の発生工
程別に致命欠陥のサイズ、発生領域、観察画像、検査手
段を事前チェック項目としてまとめ、量産においては該
事前チェック項目にもとづいて、検査をおこなうことで
上記目的を達成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
歩留まりを向上させる製造技術に係り、特に半導体装置
の製造ラインを効率的に管理して製造歩留まりを向上さ
せる製造技術に関する。
【0002】
【従来の技術】半導体装置は、成膜工程、露光工程、エ
ッチング工程等の繰り返しによってパターンを形成し、
それらを何層にも積み上げることで製造されている。半
導体装置に形成されるパターンの加工寸法は微細であっ
て既に1μm以下の寸法を有する製品も広く販売されてい
る。
【0003】この様な特徴を持つ半導体装置では、製造
途中で異物が混入したり、製造装置の不調等でパターン
に欠けや変形が生じると不良品が発生しやすい。従って
半導体装置の製造分野では、その製造状況を管理して不
良製品の割合を低下させ、生産効率を向上させることが
収益向上の上で大変重要となってくる。
【0004】一般に、半導体装置の製造途中に不良品が
発生した場合、不良箇所とその箇所を処理した来歴を調
べることで問題点を摘出して歩留り向上を図っている。
ここでいう来歴とは、処理号機、処理日時、処理条件
(設定値や実績値)、前後のロットの品質、処理した装
置のモニタ結果等をいう。
【0005】不良品の不良箇所を調べる方法には、特開
昭61-243378号公報にあるように、いわゆるフェイルビ
ット解析という方法がある。これは、動作しないビット
の位置を見ることで、チップ内のどこに不具合があるか
を解析するものであり、これにより不良セルの配列か
ら、何層にも積み重ねられた層のどこに不具合があるか
を算出することができる。
【0006】しかしながら、フェイルビット解析は半導
体装置のウェハ処理工程が終わり、電気的な特性が計測
可能になって初めて実行し得るものである。そのためフ
ェイルビット解析では、製造途中で製品不良が発生して
いても、ウェハ処理工程が終了するまで不良の発生を検
知できないという不都合がある。
【0007】そこで、製造途中に検査を入れて異物やパ
ターンの外観上の欠陥を検出して、その発生の様子を解
析して早期に対策を打つことが有効となる。この方法に
関しては特開平3-44054号公報に詳しい記載がある。こ
れは、異物外観検査の結果から、異物や外観不良が多く
発生した工程やその発生パターンの特徴を把握して歩留
まりを向上させている。
【0008】
【発明が解決しようとする課題】しかし、上記従来技術
は、異物外観検査等をどの工程で実施するか、ウエハ上
のどのエリアを検査するか、どのくらいの精度(感度)
で検査するか、どのような基準(管理基準)で管理する
かを決定する必要がある。そして、所定の検査条件を設
定して半導体装置の量産を開始した後、適宜、その検査
条件等を変更しながら最適な検査条件を決めていくの
で、その解析に必要なデータがたまる迄、効率の良い検
査はできない。
【0009】最近では、新規な半導体装置を早期にしか
も低コストで製造することを要求されており、これまで
以上に検査基準を早期に確立しなければならない。検査
基準の確立が遅れれば、それだけ製造歩留まりに影響を
与え、コストアップにつながってしまう。一般に、半導
体デバイスを製造する期間は通常数十日かかるから、上
記従来技術では、生産を開始してから検査の基準が確立
するまで相当の日数が必要となってしまう。
【0010】本発明の目的は、製造途中の半導体装置を
効果的に検査して製造歩留まりを向上させることにあ
る。
【0011】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置の量産を始める前の試作期間
において必要な検査情報を取得し、該検査情報を用いて
半導体装置を量産する。つまり、試作において発生した
欠陥の発生領域や発生工程別の歩留まりへの影響度等を
解析して、例えば欠陥の発生工程別に致命欠陥のサイ
ズ、発生領域、観察画像、検査手段を事前チェック項目
としてまとめ、量産においては該事前チェック項目にも
とづいて、検査をおこなうことで、半導体デバイスの製
造において、検査結果の管理基準、検査工程、検査領域
等を遅滞なく決定し、歩留まり向上を迅速に行う。
【0012】具体的には、第一の製造ラインで半導体装
置を製造するステップと、該第一の製造ラインに設けら
れた検査装置により該半導体装置を検査するステップ
と、該半導体装置の検査結果から製造ライン管理情報を
生成するステップと、該生成した製造ライン管理情報に
基づいて第二の製造ラインに検査装置を設定するステッ
プと、該第二の製造ラインで半導体装置を製造するステ
ップと、該製造ライン管理情報に基づいて設定した検査
装置により該第二の製造ラインで製造される半導体装置
を検査するステップとを含むことで上記目的を達成す
る。
【0013】これにより、試作期間で取得した検査情報
に基づいて、量産時の検査の基準、例えばウエハ上で特
に検査すべき場所を遅滞なく効果的に設定できるので、
量産拠点での安定した製造が早期に実現でき、歩留まり
を向上させることができる。本発明を更に具体的に説明
すると、第一の製造ラインで半導体装置を製造するステ
ップと、該第一の製造ラインに設けられた外観・異物検
査装置により該半導体装置を形成するウエハ上の欠陥を
検出するステップと、該第一の製造ラインに設けられた
プローブ検査装置により該半導体装置を形成するウエハ
のチップの電気的特性を検出するステップと、該外観・
異物検査装置の検出結果から欠陥を有するチップを判別
するステップと、該プローブ検査装置の検出結果から、
該欠陥を有すると判別されたチップの中で電気的特性が
不良となる割合を算出するステップと、第二の製造ライ
ンにおいて、該割合が所定値以上となる工程の処理が終
了したウエハの検査頻度を、該割合が所定値未満となる
工程の処理が終了したウエハの検査頻度以上に設定して
半導体装置を製造するステップとを含むことで上記目的
を達成する。
【0014】これにより、欠陥により不良品を発生する
可能性の高い工程が量産開始前から判断でき、該当する
工程で処理したウエハを比較的多めに抜き取り検査する
ので、欠陥が生ずることでの不良品の発生を抑制して歩
留まりを向上させることができる。
【0015】同様に、第一の製造ラインで半導体装置を
製造するステップと、該第一の製造ラインに設けられた
外観・異物検査装置により該半導体装置を形成するウエ
ハ上の欠陥を検出するステップと、該第一の製造ライン
に設けられたプローブ検査装置により該半導体装置を形
成するウエハのチップの電気的特性を検出するステップ
と、該外観・異物検査装置の検出結果と該プローブ検査
装置の検出結果とから、欠陥数と歩留まりとの相関を算
出するステップと、第二の製造ラインの備える検査装置
の管理基準を、該歩留まりが所定値以内となる異物数に
設定するステップと、該第二の製造ラインで半導体装置
を製造するステップと、該管理基準を設定した検査装置
により該第二の製造ラインで製造される半導体装置を管
理するステップとを備えれば、量産開始前から検査装置
で管理すべき効果的な異物数を設定できるので歩留まり
を向上させることができる。
【0016】この場合、前記外観・異物検査装置はウエ
ハ上の欠陥のサイズを判別し、所定の欠陥サイズ別に前
記欠陥数と歩留まりとの相関を算出し、該欠陥サイズを
検出できる検査装置を前記第二の製造ラインに設定し、
該設定された検査装置の管理基準として該歩留まりが所
定値以内となる欠陥サイズ別の欠陥数を設定することが
好ましい また、前記外観・異物検査装置はウエハ上の欠陥の種類
を判別し、所定の欠陥種類別に前記欠陥数と歩留まりと
の相関を算出し、該欠陥の種類を検出できる検査装置を
前記第二の製造ラインに設定し、該設定された検査装置
の管理基準として該歩留まりが所定値以内となる欠陥種
類別の欠陥数を設定することが好ましい。
【0017】また、同様に第一の製造ラインで半導体装
置を製造するステップと、該第一の製造ラインに設けら
れた外観・異物検査装置により該半導体装置を形成する
ウエハ上の欠陥を検出するステップと、該外観・異物検
査装置の検出結果からウエハ上の欠陥発生密度を算出す
るステップと、第二の製造ラインの備える検査装置が該
欠陥発生密度が所定値以上の領域を検査するように設定
するステップと、該第二の製造ラインで半導体装置を製
造するステップと、該第二の製造ラインの備える検査装
置が該設定された半導体装置の領域を検査するステップ
とを備えれば、量産開始前から検査装置で検査すべきウ
エハ上の領域を設定できるので、欠陥の発生しやすい領
域を効果的に管理することができ、スループットを低下
させずに歩留まりを向上させることができる。
【0018】この場合、前記外観・異物検査装置はウエ
ハ上の欠陥のサイズを判別し、前記ウエハ上の欠陥発生
密度を所定のサイズ別に算出し、いずれかの欠陥サイズ
の欠陥発生密度が所定値以上である場合、該所定値以上
となった欠陥サイズを検出できる検査装置を前記第二の
製造ラインに設定することが好ましい。
【0019】また、前記外観・異物検査装置はウエハ上
の欠陥の種類を判別し、前記ウエハ上の欠陥発生密度を
所定の欠陥の種類別に算出し、いずれかの欠陥の種類の
欠陥発生密度が所定値以上である場合、該所定値以上と
なった欠陥の種類を検出できる検査装置を前記第二の製
造ラインに設定することが好ましい。
【0020】また、本発明の他の態様によれば、半導体
装置の製造途中の各工程の形状に対して所定のサイズの
欠陥を付着させてその後の製造プロセスをシミュレーシ
ョンするステップと、該欠陥を付着させてシミュレート
した形状を構成する各部位の連結関係を記憶するステッ
プと、該記憶した各部位の連結関係と、欠陥を発生させ
ずにシミュレートさせた形状の構成する各部位の連結関
係とを比較して、連結関係が不一致のものを異常と判断
するステップと、該シミュレーションにより異常と判断
された工程に対して、該所定のサイズの欠陥を検出でき
る検査装置を設定して半導体装置を製造するステップと
を含むことで上記目的を達成できる。
【0021】これにより、量産が開始する前にあらゆる
現象がシミュレーションできるので、欠陥の付着により
不良となる現象を予測して管理することで量産拠点での
歩留まりを向上させることができる。
【0022】この場合、前記欠陥の付着位置を異ならせ
てそれぞれをシミュレーションし、異常と判断された付
着位置を検査するように前記検査装置の検査領域を設定
することが好ましい。
【0023】また、前記欠陥のサイズを異ならせてそれ
ぞれをシミュレーションし、異常と判断された工程に対
して、該欠陥のサイズを検出できる検査装置を設定する
ことが好ましい。
【0024】
【発明の実施の形態】以下、本発明を図面を用いて説明
する。
【0025】図1は本発明の概念を表したシステム図で
ある。
【0026】図1は、設計したデバイスの最適製造条件
を確立する試作1の段階と、実際に製品として販売する
ことを前提とする量産2の段階から構成されている。な
お、試作1、量産2は同一のラインで行われることもあ
れば、異なるラインで行われることもある。ただ、多少
の時間的重なりが生じることもあるが、試作1が量産2
の前に行われるのは、当然である。
【0027】試作1は、投入されたウエハに成膜、露
光、エッチング等の処理を行う各種製造装置15と、該
製造装置で処理されたウエハの品質を検査する品質検査
装置3(例えば、ウエハ上の欠陥もしくは異物を検査す
る異物・外観検査装置4)と、全てのウエハ処理工程が
終了したウエハの電気的特性を検査するプローブ検査装
置5と、品質検査装置3の結果(異物・外観検査4の結
果)と製造結果(プローブ検査5の結果)を収集して必
要な検査情報を生成するチェック項目生成ステーション
9と、チェック生成項目ステーション9で生成した検査
情報を蓄積するデータベース10とから構成される。
【0028】量産拠点2は、投入されたウエハに成膜、
露光、エッチング等の処理を行う各種製造装置15と、
該製造装置で処理されたウエハの品質を検査する品質検
査装置3(例えば、ウエハ上の欠陥もしくは異物を検査
する異物・外観検査装置4)と、全てのウエハ処理工程
が終了したウエハの電気的特性を検査するプローブ検査
装置5と、試作1で生成した検査情報を記憶するデータ
ベース11と、該データベースに記憶された検査情報か
ら管理基準、検査すべき工程、検査すべきウエハ上の場
所等を出力するガイドステーション12とから構成され
る。
【0029】試作1のデータベース10と量産拠点2の
データベース12とは通信回線14を介して接続されて
いる。なお、試作1と量産拠点2の備える各データベー
スは必ずしも必要ではなく、試作1のチェック項目生成
ステーション9で生成された検査情報に基づいて量産拠
点のガイダンスステーション12が必要な情報を出力す
る形態であれば問題はない。例えば試作1と量産拠点2
の備える各データベースを統合したり、試作1の情報を
記憶媒体を介して量産拠点2へ移行させても良い。
【0030】次に、試作1にて取得した検査情報(検査
すべき工程)に基づいて量産拠点2を管理する例を説明
する。
【0031】図2は、試作1にて検査情報(検査すべき
工程)を取得し、量産2にその検査情報を適用するまで
のフローチャートである。
【0032】まず、試作1において各種製造装置15を
用いて半導体装置を製造する(ステップ101)。
【0033】品質検査装置3は、製造途中のウエハから
品質情報を取得し、チェック項目生成ステーション9へ
送信する(ステップ102)。なお本実施例では、異物
・外観検査装置4を用いてウエハ上の欠陥もしくは/お
よび異物数を取得する。
【0034】異物・外観検査装置4の検査結果は、図3
に示すように、品種名、工程名、ロット番号、ウエハ番
号、欠陥座標(x,y)、欠陥種類、欠陥サイズ、観察
画像、欠陥発生部位等の項目を含むものである。図3で
は、半導体装置HM001のロット番号L 001に収納されるウ
エハ番号1に関する情報を示しており、工程P1の処理
後、欠陥座標(1000,2000)に欠陥種類A、欠陥サイズ1
0の欠陥が検出されたことを示している。但し、欠陥種
類や欠陥サイズは必ずしも必要ではなく、欠陥の有無が
判断できればよい。ここで欠陥座標とは、図4に示すよ
うにウエハ20の平坦な部分(オリフラ21と称する)
に対して平行(X軸22)、垂直(Y軸23)に設定し
たものである。但し、これは、一例であって、他の座標
系でもよいし、ウエハ自体にオリフラがなくとも、整合
のとれた座標系で記述してあれば良い。
【0035】一方、プローブ検査装置5はウエハから各
チップの電気的特性を取得し、チェック項目生成ステー
ション9へ送信する(ステップ103)。
【0036】プローブ検査装置5の検査結果は、図5に
示すように、品種名、ロット番号、ウエハ番号、チップ
座標(m,n)と該当チップの良否の情報を含むもので
ある。ここで、チップ座標とは、ウエハ上のチップ位置
を意味する。図5では、半導体装置HM001のロット番号L
001に収納されるウエハ番号1に関する情報を示してお
り、工程P1の処理後の各チップの良否を「1」と
「0」で示している。例えば、チップ位置(1,3)の
チップは、「1」が表示されており、チップが不良であ
ることを示している。
【0037】次にチェック項目生成ステーション11
は、異物・外観検査装置4の検査結果、予め記憶したウ
エハのチップレイアウトに関する情報、式(1)及び式
(2)を用いて、欠陥がどのチップ上にあるかを判定す
る(ステップ104)。ウエハのチップレイアウトに関
する情報は、図6に示す品種情報表30のような、チッ
プ横幅XW、チップ縦幅YL、横チップ数、縦チップ数
の情報を含むものであれば良い。なお、式(1)、式
(2)に限らず、異物・外観検出装置4の検出した欠陥
が、どのチップに存在するかが判断できればよい。ま
た、算出するチップ座標(m’,n’)は、プローブ検査
装置5の有する座標と対応させなければならない。
【0038】 m’=[x/XW]+1 … 式(1) n’=[y/YL]+1 … 式(2) (m’,n’):チップ座標 ( x ,y ) :欠陥座標 [x]はxを超えない最大の整数を示す。
【0039】次に、ステップ104で判定した欠陥を有
するチップ座標(m’,n’)、プローブ検査装置5の検
出結果であるチップ(m,n)毎の良・不良の判定結果、
及び式(3)を用いて、欠陥を有するチップが不良品に
なる確率PFを計算する(ステップ105)。この欠陥
を有するチップが不良品となる確率PFの計算は、同一
品種で同一の工程で検査したウエハに対して行う。
【0040】 PF=(欠陥発生チップの中の不良チップ数)/(欠陥発生チップ数) … 式(3) これにより、図7に示すような工程別チップ不良率グラ
フ40が作成できる。ここで横軸41は工程を示し、縦
軸42は欠陥を有するチップが不良品になる確率PFを
示す。本事例では工程P4でPFの値が1.0に近い。
これは欠陥が発生すれば不良チップになる確率が高いこ
とを示している。なお、図7に示す工程別チップ不良率
グラフ40を作成せずに、図8に示す不良発生率表50
として品種名、工程名と各工程ごとの欠陥を有するチッ
プが不良品になる確率PFとして記録すれば良い。
【0041】次に、歩留まりYを式(4)で定義して、
図9に示すような、同一ウエハ上の確立PFと歩留まり
Yの相関図70を作成し、これらのプロットからその1
次回帰式73を求める(ステップ106)。
【0042】 Y=(良品チップ数)/(対象チップ数) … 式(4) チェック項目生成ステーション9では、確立PFと歩留
まりYに関する情報を図10に示すような解析結果表9
0として記録する。この解析結果表90には、品種名、
工程名にロット番号、ウエハ番号とPF、Yが含まれて
いる。
【0043】以上のようにして試作1において量産拠点
2で必要となる検査情報(図8に示す各工程のPF値と、
図10に示す確立PFと歩留まりYとの相関情報)を生成
する。
【0044】次に量産拠点2では、既に取得された確立
PF、確立PFと歩留まりYとの相関に基づいて、ガイダン
スステーション12が検査工程とその検査条件を決定す
る(ステップ107)。つまり、量産拠点2のガイダン
スステーション12では、図10を用いて所望の歩留ま
りを設定し、それに対応する確立PFを1次回帰式73か
ら算出し、その確立PF以上の工程の製造装置を重点的に
管理する。具体的には、所定値以上の確立PFを有する工
程に対して、検査装置の検査頻度もしくは/および検査
領域を増やすようにする。
【0045】このように欠陥により不良チップとなる影
響が大きい工程(確立PFの大きな工程)を検査装置の検
査頻度もしくは/および検査領域を増やして重点的に検
査することで、欠陥が生じないように該工程を処理する
製造装置を管理できるので、欠陥による不良チップ数を
低減して歩留まりを向上することができる。
【0046】次に、試作1で収集した検査情報から検査
すべき工程を抽出する他の例を図11に示す。
【0047】まず、試作1にて各種製造装置15を用い
て半導体装置を製造する(ステップ201)。
【0048】次に製造途中で問題が生じた場合に、問題
の生じた工程と問題の種類をチェック項目生成ステーシ
ョン9へ登録して、それぞれの発生回数を記録する(ス
テップ202)。ここで問題の種類とは、デバイス構造
に起因した問題や製造装置に起因した問題等である。蓄
積するデータ例を図12に示す。(1)これは、チップ
横幅XW、チップ縦幅YWは下記の式(1)、式(2)
で用いるし、図4に示す様なウエハを示す図を描画する
際に、縦チップ数、横チップ数が必要になる。また、多
くの場合、図4に示すがごとくチップの配列は、各行毎
に加工するチップ数は異なる。したがって、縦チップ
数、横チップ数の中にくくられる領域の中で、実際に加
工されない領域を指定すればなおよい。デバイス構造に
起因した問題とは、例えば、下地の段差が大きく、場所
によって露光の際に焦点が合わなくなり、所望のパター
ンの加工ができないことなどがある。こうした場合、所
望形状からどのようにずれているか、詳しく観察して対
策を打つ。そのために、SEMを用いた観察が好適であ
る。製造装置に起因した問題とは、例えば、装置から異
物が発生して、該異物がウエハに付着し所望の形状に加
工ができないことなどがある。デバイス構造に起因する
問題とは違い、装置の不具合はいつ発生するか分からな
いので、検査頻度を上げて、装置異常が発生したことを
迅速に察知する必要がある。
【0049】次に量産拠点2のガイダンスステーション
12では、蓄積されたデータに基づいて問題の生じた回
数が所定回数以上の工程について重点的に検査するよう
に設定する(ステップ203)。
【0050】例えば、デバイス構造に起因した問題が多
い場合は、検査感度の良いSEM外観検査装置により管理
し、製造装置に起因した問題が多い場合は、検査頻度を
多くして管理する(ステップ204)。
【0051】このように量産開始時から問題の生じやす
い工程をしかも問題の種類に応じた最適な検査装置を用
いて管理すれば、試作1で生じた同様の問題を早期に発
見でき歩留まりを向上させることができる。
【0052】また、これらの情報に検査すべきウエハ上
の領域(問題の生じた領域)や、検査装置に必要な検査
感度を関連づけておけば、ウエハ上の一部の領域で効果
的に検査できるのでスループットを低下させずに歩留ま
りを向上させることができる。
【0053】次に、試作1にて検査情報(検査すべき条
件)を取得し、量産2にその検査情報を適用する例を図
13を用いて説明する。
【0054】図13において、ステップ301からステ
ップ303は、図2と同様なので説明を省略する。図1
3では、ステップ304において、チェック項目生成ス
テーション9が、異物・外観検査装置4の検査結果とプ
ローブ検査装置5の検査結果から、図14に示すよう
な、異物数Nと歩留まりYの相関図60を作成し、これ
らのプロットから1次回帰式73を求める。なお歩留ま
りYは前述の式(4)を用いて算出する。
【0055】以上のようにして試作1では、量産拠点2
で必要となる情報(図14に示す異物数Nと歩留まりYと
の相関情報)を生成する。
【0056】次に量産拠点2のガイダンスステーション
12では、既に取得された異物数Nと歩留まりYとの相関
に基づいて検査条件を決定する(ステップ305)。
【0057】つまり、量産拠点2では、図14を用いて
所望の歩留まりを設定し、それに対応する異物数Nを1
次回帰式63から算出し、該当する工程では異物数N以
上の異物を発生しないように製造装置を管理する。この
場合、試作1で用いた検査装置の感度を情報として付加
して、試作1と同様の感度で検査することが望ましい。
このように各工程で管理すべき条件(管理基準)が、量
産開始前から分かれば、早期に安定した量産を行うこと
ができ、歩留まりを向上させることができる。
【0058】例えば、異物・外観検査装置4で、成膜時
にパターン加工寸法程度の異物が発生しているならば、
該成膜装置の管理を厳しくする。また、ゲートの加工精
度が悪く、所望の形状にならないために、所望のトラン
ジスタ特性が得られない場合、ゲート加工後の形状を管
理する必要がある。この場合、加工寸法の1/10程度
のずれでも、特性に大きく影響する場合がある。
【0059】次に、試作1にて検査情報(検査すべき領
域)を取得し、量産2にその検査情報を適用する例を説
明する。
【0060】図15は、試作1にて検査情報(検査領
域)を取得し、量産拠点2にその検査情報を適用するま
でのフローチャートである。なお、ステップ401から
ステップ402までは、図2と同様なので説明を省略す
る。
【0061】図15では、図16に示すように試作1に
おける製造途中の検査結果(異物・外観検査装置4の検
出結果)から、ウエハを示す領域上に欠陥位置101を
打点する(ステップ403)。この際、同一工程で行っ
た複数のウエハに対する検査結果をJ枚重ね合わせても
よい。図16のごとくウエハを示す領域上に欠陥の位置
を打点したものを欠陥マップ100と称する。欠陥マッ
プ上に仮想のメッシュ102をきり、各メッシュに番号
(p,q)をつける。各欠陥がどのメッシュに属するか
は式(1)、式(2)と同様な形で求められる(ステッ
プ404)。ここでLはメッシュピッチである。 p=[x/L]+1 … 式(5) q=[y/L]+1 … 式(6) この式(5)、式(6)の結果から各メッシュ内の欠陥
数N(p,q)を求める(ステップ405)。このとき
は図16中に示すように、工程名103と欠陥種類10
4を一緒に示すと良い。チェック項目生成ステーション
9は、この結果を図17に示すような形式で記録する。
図17では、欠陥マップ表110として品種名、工程
名、欠陥種類、欠陥多発領域を記録している。
【0062】以上のようにして試作1において検査情報
を取得する。
【0063】次に量産拠点2のガイダンスステーション
12では、前述の検査情報に基づいて検査領域を設定す
る(ステップ406)。つまり、式(7)において一定
のしきい値Dを設定し、式(7)の関係を満たす領域を
検査するようにする。ここで、欠陥種類毎に欠陥マップ
を作成してもよい。Lは任意であるが、チップ幅XWの
1/10程度が好ましい。Dは、1枚当たりの平均欠陥
密度の2から3倍が好ましい。
【0064】 N(p,q)/(L×L×J)>D … 式(7) 式(7)を満足する領域(p,q)は欠陥発生密度が高
いので、その領域での欠陥の発生を抑制すれば、ウエハ
全体での欠陥の発生を抑制でき、歩留まりを向上させる
ことができる。特に試作1と量産拠点1とが同一の製造
ラインの場合には、製造装置に起因する欠陥を抑制する
ことができ、歩留まりを大幅に向上させることができ
る。
【0065】これまで説明してきた検査すべき領域は図
18に示すような検査装置140に与えられる。検査装
置140はデータインターフェイス141、制御部14
2、検査ステージ143、検出部144、マンマシンイ
ンターフェイス145、表示部146から構成される。
データインターフェイス141で受けた前述の検査すべ
き領域(p、q)を基に制御部142でステージ制御量
を計算して、検査ステージ143を制御する。これによ
り検査装置140は、自動的に検査すべき領域(p、
q)を検査する。また、検査装置140は、検査すべき
領域(p、q)の他に、ウエハ上の決まった何点かを検
査することが好ましい。これにより、ウエハ上を均一に
検査し、かつウエハ上の一部の領域を重点的に検査する
ことができる。
【0066】表示部146では図19に示すように、ガ
イダンス画面150中に検査領域151と欠陥検出位置
152を表示し、該当検査領域の中で試作1中で検出さ
れた欠陥の画像153と量産2で検出された欠陥の画像
154を併せて表示することが好ましい。これにより試
作中に検出した欠陥の画像と量産で検出した欠陥の画像
を比較し、量産で発生している欠陥が試作中に経験した
ものかどうか判定することができる。
【0067】このように検査装置140は品種、工程、
欠陥種類毎にあらかじめ検査すべき領域がわかっている
ので検査効率がよい。
【0068】次に試作1での製造途中の検査結果に基づ
かずに、量産拠点2での検査すべき工程を決定する例を
図20に示す。
【0069】まず、試作1で各ホトマスクに対応する層
の形成が終わった所で、断面形状シミュレータにより仮
想の欠陥を発生させ、欠陥発生後に正常の製造プロセス
を行ったデバイス形状が正常かどうかを判断する(ステ
ップ501)。発生させる欠陥は、様々な欠陥サイズ、
欠陥付着位置のものを取り扱う。仮想の欠陥(異物)を
発生させる断面形状シミュレータはすでに商用になって
いるものがあり、実現は容易である。例えば、NTTフ
ァネットシステムズ(株)のPRADISEWORLD
がある。
【0070】欠陥サイズのパラメータの振り方は、各層
の最小加工線幅に対して1/2、同じ、3/2、2倍と
ふる。付着位置はシミュレートさせる領域中でランダム
に発生させる。ここで発生させた件数をSFとする。
【0071】次にデバイス形状の正常/異常の判定する
方法について述べる。
【0072】あらかじめ欠陥を発生させずにシミュレー
トした正常な形状を準備し,その各部位の連結関係を記
録する(ステップ502)。これは各部位に通し番号を
振り、連結は二つの部位の数字を組にして表記すること
で記録することができる。
【0073】これに対して、欠陥を発生させてシミュレ
ートさせた後に、各部位の連結関係を記録する(ステッ
プ503)。ここでは、欠陥との連結は省略する。
【0074】次に、欠陥発生時の連結関係と正常な形状
の連結関係と比較して、欠陥発生時の形状と正常な形状
の連結が異なっているならば、形状に異常が発生したと
判断する(ステップ504)。シミュレーションの一例
を図21に示す。図21では正常な場合の部位121上
に欠陥122を発生させ、その影響で部位123が部位
123と部位124に分裂し、新たに部位121と部位
124の連結が生成した例である。この場合の連結関係
を図22に示す。図22では正常時の連結関係は(12
1,123)となり、欠陥付着時の連結関係は(121,
123)と(121,124)となる。チェック項目生
成ステーション9では図22に示す連結関係を比較して
形状の異常が発生していることを判断する。
【0075】このようにして形状の異常が発生した件数
AFを判定し、式(8)を用いて異常発生率APを算出
する。つまり、各層・各欠陥サイズごとに異常発生率A
Pをシミュレートする(ステップ505)。
【0076】 AP= AF/ SF … 式(8) チェック項目生成ステーション9は、その結果を図23
に示すようなシミュレーション結果表130として記録
する。図23では、縦131に層、横132に欠陥サイ
ズをとり、各升目133には該当するAPを記録してい
る。
【0077】以上のようにして試作1において検査情報
を取得する。
【0078】次に量産拠点2のガイダンスステーション
12では、前述の検査情報に基づいて検査条件を設定す
る(ステップ506)。つまり、所望の歩留まりY0を
設定し、図23において縦軸に列挙した層がn層ある場
合、Y0のn乗根未満の1−APを有する工程を重点的
に検査する。具体的には、該当する工程に対して欠陥サ
イズを検出できる検査装置により管理する。これは、第
n層のAPをAP(n)と書くとY0は Y0=(1−AP(1))(1−AP(2))・・・(1−AP(n)) … 式(9) と書け、Y0のn乗根と1−AP(i)(但しiは1か
らnまでの数)を比して、1−AP(i)の方が小さい
ということは、他に比して、不良の発生する可能性が高
いことを示す。そこで、シミュレーション等で製品の性
能に問題を起こすと考えられるサイズ以上の異物を管理
しなければならない。
【0079】これにより、各層でどの程度の大きさの欠
陥を管理すべきかを把握できるので、早期に安定した量
産を行うことができ、歩留まりを向上させることができ
る。また、シミュレーションにより量産拠点で起こりう
る様々な問題を事前に検討できるので、予期せぬ突発的
な問題を未然に防止することができる。
【0080】最後に、より具体的な例を以下に示す。
【0081】例えば図21において、装置起因の不良を
想定し、シミュレーションを行ない、コンタクトホール
形成工程において例えば1μmのサイズの異物が製品の
性能に問題を起こすというシミュレーション結果がでた
ならば、その結果を事前チェック項目データベース10
に登録する。登録する内容は、想定した不良(装置起因
かデバイス構造起因か)と、工程名と、問題となる異物
サイズ、さらにシミュレーションによって得られた形状
及びその形状を示す画像ID、及び発生した現象、検査
すべき領域等である。しかし、シミュレーションによる
場合、ウエハ上の検査すべき領域については知見が得ら
れないことが多い。このデータを事前チェックデータベ
ース11に複写し、事前チェックリストを生成する。事
前チェックリストでは想定した不良によって、検査の種
類を規定する。ここでは装置起因の不良を想定している
ので、異物検査を行う。現象はコンタクトホールの非開
口で管理サイズは例えば1μmとする。また、シミュレ
ーション形状を検索できる様に画像IDを管理する。ま
た、検査すべき領域については知見が得られない場合、
ウエハ全面を検査すべきである。ガイダンスステーショ
ン12ではこの事前チェックリスト13に基づいて検査
の種類(異物検査)、管理基準(異物サイズ1μm以
上)、検査工程(コンタクトホール形成工程)、検査箇
所(ウエハ全面)といった内容を指示する。
【0082】また、実際に発生した事例に基づく場合、
検出した手段、現象、サイズ、画像ID、発生した場所
等を事前チェック項目データベース10に登録する。こ
れらの情報に基づき、事前チェックリスト13を生成す
る。ここでは、配線間ショートがSEMによりチップ位
置(12,13)(13,14)に見つかっているの
で,該当工程,該当個所をSEMで検査する様ガイダン
スステーションは指示を出す。
【0083】この処理の流れを図25に示す。これはシ
ミュレーションであれ、実際の事例であれ、事前チェッ
ク項目として登録されたならば、後の処理は同じであ
る。
【0084】これまで説明してきた例では、チェック項
目生成ステーション9が検査結果に基づいた解析を行っ
ていたが、チェック項目生成ステーション9を単に検査
結果を収集するだけにし、ガイダンスステーション12
が全ての解析を行っても問題はない。
【0085】
【発明の効果】以上のように、本発明によれば、試作期
間で取得した検査情報に基づいて、量産時の検査基準を
効果的に設定できるので、量産拠点での安定した製造が
早期に実現でき、歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】本発明のシステム図。
【図2】本発明の運用形態の一例を示すフローチャート
図。
【図3】外観・異物検査装置からの取得情報の一例を示
す図。
【図4】ウエハ上の座標を表す図。
【図5】プローブ検査装置からの取得情報の一例を示す
図。
【図6】ウエハに関する情報の一例を示す図。
【図7】工程別の確立PFを示す図。
【図8】工程別の確立PFを示す図。
【図9】歩留まりYと確立Yとの相関図。
【図10】歩留まりYと確立Yとの相関を表す図。
【図11】本発明の運用形態の一例を示すフローチャー
ト図。
【図12】工程別の問題発生状況を表す図。
【図13】本発明の運用形態の一例を示すフローチャー
ト図。
【図14】歩留まりYと欠陥数Nとの相関図。
【図15】本発明の運用形態の一例を示すフローチャー
ト図。
【図16】ウエハ上の欠陥発生領域を示す図。
【図17】ウエハ上の欠陥発生領域に関する情報を示す
図。
【図18】本発明の外観・異物検査装置を表す図。
【図19】本発明の表示画面の一例を示す図。
【図20】本発明の運用形態の一例を示すフローチャー
ト図。
【図21】本発明のシミュレーション結果の一例を示す
図。
【図22】本発明のシミュレーション結果に関する情報
を示す図。
【図23】本発明のシミュレーション結果に関する情報
を示す図。
【図24】本発明のシステム図。
【図25】本発明の運用形態の一例を示すフローチャー
ト図。
【符号の説明】
1・・・試作ライン 2、6・・量産ライン 3、7・・・品質検査装置 4、8・・・異物外観検査装置 5・・・プローブ検査装置 9・・・チェック項目生成ステーション 10、11・・・事前チェック項目データベース 12・・・ガイダンスステーション 20・・・ウエハ 21・・・オリフラ 22・・・欠陥の位置等を記述する座標系のX軸 23・・・欠陥の位置等を記述する座標系のY軸 24・・・ウエハ上に加工されるチップ 30・・・品種情報表 40・・・工程別チップ不良率グラフ 41・・・工程別チップ不良率グラフの横軸(工程) 42・・・工程別チップ不良率グラフの縦軸(PF) 50・・・不良発生率表 60・・・欠陥数と歩留まりの相関図 61・・・欠陥数と歩留まりの相関図の横軸(欠陥数) 62・・・欠陥数と歩留まりの相関図の縦軸(歩留ま
り) 63・・・欠陥数と歩留まりの相関の1次回帰線 70・・・工程別チップ不良率と歩留まりの相関図 71・・・工程別チップ不良率と歩留まりの相関図の横
軸(工程別チップ不良率) 72・・・工程別チップ不良率と歩留まりの相関図の縦
軸(歩留まり) 90・・・解析結果表 100・・・欠陥マップ 101・・・欠陥位置 102・・・欠陥マップ上の仮想メッシュ 103・・・欠陥マップ上の工程名 104・・・欠陥マップ上の欠陥種類 110・・・欠陥マップ表 121・・・デバイスのレイヤの1つ 122・・・デバイスのレイヤ121上の仮想異物 123・・・デバイスのレイヤの1つで配線パターン 124・・・デバイスのレイヤ123が分裂した部分 130・・・シミュレーション結果表 131・・・シミュレーション結果表における半導体デ
バイスの層 132・・・シミュレーション結果表における欠陥サイ
ズ 133・・・シミュレーション結果表における層毎の発
生率 140・・・検査装置を示す。 141・・・データインターフェイス 142・・・制御部 143・・・検査ステージ 144・・・検出部 145・・・マンマシンインターフェイス 146・・・表示部 150・・・ガイダンス画面 151・・・検査領域 152・・・欠陥検出位置 153・・・試作1で検出した欠陥の画像 154・・・量産2で検出した欠陥の画像 160・・・半導体製造ライン

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】第一の製造ラインで半導体装置を製造する
    ステップと、 該第一の製造ラインに設けられた検査装置により該半導
    体装置を検査するステップと、 該半導体装置の検査結果から製造ライン管理情報を生成
    するステップと、 該生成した製造ライン管理情報に基づいて第二の製造ラ
    インに検査装置を設定するステップと、 該第二の製造ラインで半導体装置を製造するステップ
    と、 該製造ライン管理情報に基づいて設定した検査装置によ
    り該第二の製造ラインで製造される半導体装置を検査す
    るステップとからなることを特徴とする半導体装置の製
    造方法。
  2. 【請求項2】第一の製造ラインで半導体装置を製造する
    ステップと、 該第一の製造ラインに設けられた外観・異物検査装置に
    より該半導体装置を形成するウエハ上の欠陥を検出する
    ステップと、 該第一の製造ラインに設けられたプローブ検査装置によ
    り該半導体装置を形成するウエハのチップの電気的特性
    を検出するステップと、 該外観・異物検査装置の検出結果から欠陥を有するチッ
    プを判別するステップと、 該プローブ検査装置の検出結果から、該欠陥を有すると
    判別されたチップの中で電気的特性が不良となる割合を
    算出するステップと、 第二の製造ラインにおいて、該割合が所定値以上となる
    工程の処理が終了したウエハの検査頻度を、該割合が所
    定値未満となる工程の処理が終了したウエハの検査頻度
    以上に設定して半導体装置を製造するステップとからな
    ることを特徴とする半導体装置の製造方法。
  3. 【請求項3】第一の製造ラインで半導体装置を製造する
    ステップと、 該第一の製造ラインに設けられた外観・異物検査装置に
    より該半導体装置を形成するウエハ上の欠陥を検出する
    ステップと、 該第一の製造ラインに設けられたプローブ検査装置によ
    り該半導体装置を形成するウエハのチップの電気的特性
    を検出するステップと、 該外観・異物検査装置の検出結果と該プローブ検査装置
    の検出結果とから、欠陥数と歩留まりとの相関を算出す
    るステップと、 第二の製造ラインの備える検査装置の管理基準を、該歩
    留まりが所定値以内となる異物数に設定するステップ
    と、 該第二の製造ラインで半導体装置を製造するステップ
    と、 該管理基準を設定した検査装置により該第二の製造ライ
    ンで製造される半導体装置を管理するステップとからな
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項4】前記外観・異物検査装置はウエハ上の欠陥
    のサイズを判別し、 所定の欠陥サイズ別に前記欠陥数と歩留まりとの相関を
    算出し、 該欠陥サイズを検出できる検査装置を前記第二の製造ラ
    インに設定し、該設定された検査装置の管理基準として
    該歩留まりが所定値以内となる欠陥サイズ別の欠陥数を
    設定することを特徴とする請求項3記載の半導体装置の
    製造方法。
  5. 【請求項5】前記外観・異物検査装置はウエハ上の欠陥
    の種類を判別し、 所定の欠陥種類別に前記欠陥数と歩留まりとの相関を算
    出し、 該欠陥の種類を検出できる検査装置を前記第二の製造ラ
    インに設定し、該設定された検査装置の管理基準として
    該歩留まりが所定値以内となる欠陥種類別の欠陥数を設
    定することを特徴とする請求項3または4記載の半導体
    装置の製造方法。
  6. 【請求項6】第一の製造ラインで半導体装置を製造する
    ステップと、 該第一の製造ラインに設けられた外観・異物検査装置に
    より該半導体装置を形成するウエハ上の欠陥を検出する
    ステップと、 該外観・異物検査装置の検出結果からウエハ上の欠陥発
    生密度を算出するステップと、 第二の製造ラインの備える検査装置が該欠陥発生密度が
    所定値以上の領域を検査するように設定するステップ
    と、 該第二の製造ラインで半導体装置を製造するステップ
    と、 該第二の製造ラインの備える検査装置が該設定された半
    導体装置の領域を検査するステップとからなることを特
    徴とする半導体装置の製造方法。
  7. 【請求項7】前記外観・異物検査装置はウエハ上の欠陥
    のサイズを判別し、 前記ウエハ上の欠陥発生密度を所定のサイズ別に算出
    し、 いずれかの欠陥サイズの欠陥発生密度が所定値以上であ
    る場合、該所定値以上となった欠陥サイズを検出できる
    検査装置を前記第二の製造ラインに設定することを特徴
    とする請求項6記載の半導体装置の製造方法。
  8. 【請求項8】前記外観・異物検査装置はウエハ上の欠陥
    の種類を判別し、 前記ウエハ上の欠陥発生密度を所定の欠陥の種類別に算
    出し、 いずれかの欠陥の種類の欠陥発生密度が所定値以上であ
    る場合、該所定値以上となった欠陥の種類を検出できる
    検査装置を前記第二の製造ラインに設定することを特徴
    とする請求項6または7記載の半導体装置の製造方法。
  9. 【請求項9】半導体装置の製造途中の各工程の形状に対
    して所定のサイズの欠陥を付着させてその後の製造プロ
    セスをシミュレーションするステップと、 該欠陥を付着させてシミュレートした形状を構成する各
    部位の連結関係を記憶するステップと、 該記憶した各部位の連結関係と、欠陥を発生させずにシ
    ミュレートさせた形状の構成する各部位の連結関係とを
    比較して、連結関係が不一致のものを異常と判断するス
    テップと、 該シミュレーションにより異常と判断された工程に対し
    て、該所定のサイズの欠陥を検出できる検査装置を設定
    して半導体装置を製造するステップとからなることを特
    徴とする半導体装置の製造方法。
  10. 【請求項10】前記欠陥の付着位置を異ならせてそれぞ
    れをシミュレーションし、異常と判断された付着位置を
    検査するように前記検査装置の検査領域を設定すること
    を特徴とする請求項9記載の半導体装置の製造方法。
  11. 【請求項11】前記欠陥のサイズを異ならせてそれぞれ
    をシミュレーションし、異常と判断された工程に対し
    て、該欠陥のサイズを検出できる検査装置を設定するこ
    とを特徴とする請求項9又は10記載の半導体装置の製
    造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003506900A (ja) * 1999-08-10 2003-02-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体装置を特徴付けるための方法および装置
JP2003100599A (ja) * 2001-09-25 2003-04-04 Nikon Corp 露光装置の調整方法及び露光システム
JP2005191366A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体製造システム
JP2006214769A (ja) * 2005-02-01 2006-08-17 Fujitsu Ltd 半導体装置の試験システム及び試験方法
CN106815462A (zh) * 2015-11-30 2017-06-09 郑芳田 辨识良率损失的根本原因的系统与方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363304A (ja) 2003-06-04 2004-12-24 Toshiba Corp 半導体装置の検査方法及び検査装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS593371A (ja) * 1982-06-30 1984-01-10 Nec Corp 半導体装置の試験装置
JPH03226681A (ja) * 1990-01-31 1991-10-07 Mitsubishi Electric Corp 半導体素子のテスト方法
JPH0574878A (ja) * 1991-09-13 1993-03-26 Nec Yamagata Ltd ウエーハの試験方法
JPH0927531A (ja) * 1995-07-13 1997-01-28 Hitachi Ltd 歩留まり統計解析方法および装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003506900A (ja) * 1999-08-10 2003-02-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体装置を特徴付けるための方法および装置
JP2003100599A (ja) * 2001-09-25 2003-04-04 Nikon Corp 露光装置の調整方法及び露光システム
JP2005191366A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体製造システム
JP2006214769A (ja) * 2005-02-01 2006-08-17 Fujitsu Ltd 半導体装置の試験システム及び試験方法
CN106815462A (zh) * 2015-11-30 2017-06-09 郑芳田 辨识良率损失的根本原因的系统与方法
CN106815462B (zh) * 2015-11-30 2019-06-07 郑芳田 辨识良率损失的根本原因的系统与方法

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