JPS593371A - 半導体装置の試験装置 - Google Patents
半導体装置の試験装置Info
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- JPS593371A JPS593371A JP57113201A JP11320182A JPS593371A JP S593371 A JPS593371 A JP S593371A JP 57113201 A JP57113201 A JP 57113201A JP 11320182 A JP11320182 A JP 11320182A JP S593371 A JPS593371 A JP S593371A
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- 238000012360 testing method Methods 0.000 title claims abstract description 117
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010998 test method Methods 0.000 claims description 2
- 238000003860 storage Methods 0.000 abstract description 21
- 238000005259 measurement Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000010923 batch production Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
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- Physics & Mathematics (AREA)
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路等の試験方法および試験装置に
関する。
関する。
最近の半導体集積回路は大規模化がめざましく、これに
伴い試験装置は高機能化、複雑化、高価格化しておシ、
また試験項目数および試験時間は非常に増大してきてい
るので、試験コストはどんどん大きくなシつつある。
伴い試験装置は高機能化、複雑化、高価格化しておシ、
また試験項目数および試験時間は非常に増大してきてい
るので、試験コストはどんどん大きくなシつつある。
一般に半導体集積回路等を試験・検査するには試験装置
が使用され、個々の品種に応じて、試験榮件、試験項目
あるいは試験の順序、流れを定義する試験プログラムが
準備される１、半導体集積回路等の被試験物は通常全数
、試験・検査をなされるが、その際試験プログラムが試
験装置に入力され、試験装置は試験プログラムに基すき
、被試験物を試験し良、不良の判定を行う。
が使用され、個々の品種に応じて、試験榮件、試験項目
あるいは試験の順序、流れを定義する試験プログラムが
準備される１、半導体集積回路等の被試験物は通常全数
、試験・検査をなされるが、その際試験プログラムが試
験装置に入力され、試験装置は試験プログラムに基すき
、被試験物を試験し良、不良の判定を行う。
しかしながら、前述したように試験装置は高価格化し一
方被試馳物の試験項目数は増大し２、試験時間が増大し
ているために、試験装置の処理量は低下し、試験コスト
の増大をまねいている。。
方被試馳物の試験項目数は増大し２、試験時間が増大し
ているために、試験装置の処理量は低下し、試験コスト
の増大をまねいている。。
本発明はこのような問題点を解決する試験方法および試
験装置を提供するものである。
験装置を提供するものである。
従来、半導体集積回路等の試験は第１図の流れ図に示す
ように良品については第１テストから第Ｎテストまで全
項目についてなされてきた１、ところが、半導体集積回
路婢の製造技術の進歩は著しく非當に高い歩留シを示す
ようになってきたこと、また、半導体集積回路等の製造
プロセスは基本的にバッチ処理であυ、同一ロット内の
半導体集積回路等は同様の特性を示すことによシ、第１
テストから第Ｎテストのいくつかのテストについては、
テスト結果がすべて良ということが、しばしばである。
ように良品については第１テストから第Ｎテストまで全
項目についてなされてきた１、ところが、半導体集積回
路婢の製造技術の進歩は著しく非當に高い歩留シを示す
ようになってきたこと、また、半導体集積回路等の製造
プロセスは基本的にバッチ処理であυ、同一ロット内の
半導体集積回路等は同様の特性を示すことによシ、第１
テストから第Ｎテストのいくつかのテストについては、
テスト結果がすべて良ということが、しばしばである。
本発明はこの点に注目し試験コストの低減を目的とした
ものである。
ものである。
テスト結果がすべて良であるテストについては試験を省
略することが可能であわ、テスト結果がすべて良である
と予想されるテストについては、前述の理由によシ、試
験を省略することが可能と判断される。
略することが可能であわ、テスト結果がすべて良である
と予想されるテストについては、前述の理由によシ、試
験を省略することが可能と判断される。
以下、本発明について説明する。
本発明の一実施例を第２図に示す。１は中央処理装置（
以下ＣＰＵと略す）で、試験装置の制御を行う、２は測
定部、３は被試験物、４は記憶部でこの中には試験プロ
グラムの格納部５、第１テストから第Ｎテストまでのそ
れぞれのテスト結果の格納部６１＋ ６２＋ ６３＋・
・・、６Ｎ、第１テストから第Ｎテストまでのそれぞれ
のテストの基準歩留シ格納部７１，７□、７３．・・・
、７Ｎ１全テストについて試験する被試験物の個数格納
部８を含む。動作を説明すれば以下のようになる。１０
ツトの被試験物ｐ個を試験するにあたシ、あらかじめ第
１図に示すような被試験物の試験プログラムが試験プロ
グラム格納部５に格納され被試験物ｐ個中、全テストに
ついて試験する被試験物の個数ｑが格納部８に格納され
、ｑ個のテスト結果に応じて、テストの省略可否の判断
基準となる基準歩留シが各テストについて格納部７□＋
７２＋ ７８＋・・・１７Ｎに格納され、テスト結果
格納部６１＋ ６２＋ ６３＋・・・１６Ｎが初期化さ
れる。試験が開始されると、ＣＰＵ１は試験プログラム
格納部５の内容を順次読み出し、その内容に準する測定
部２を起動し、被試験物３を試験し、各テストのテスト
結果を格納部６１＋ ６２＋ ６３＋・・・１６Ｎに格
納する。ＣＰＵＩは格納部８の内容つまシｑを読み出し
、試験個数とｑの大小比較を行い、試験個数がｑを越え
ていなければ、試験プログラムの内容に基すき、全テス
トについて試験し、各テストのテスト結果つまシ各テス
トの歩留シを格納部Ｊ＋ ６２＋ ６３＋・・・１６Ｎ
に格納することを繰シ返す。
以下ＣＰＵと略す）で、試験装置の制御を行う、２は測
定部、３は被試験物、４は記憶部でこの中には試験プロ
グラムの格納部５、第１テストから第Ｎテストまでのそ
れぞれのテスト結果の格納部６１＋ ６２＋ ６３＋・
・・、６Ｎ、第１テストから第Ｎテストまでのそれぞれ
のテストの基準歩留シ格納部７１，７□、７３．・・・
、７Ｎ１全テストについて試験する被試験物の個数格納
部８を含む。動作を説明すれば以下のようになる。１０
ツトの被試験物ｐ個を試験するにあたシ、あらかじめ第
１図に示すような被試験物の試験プログラムが試験プロ
グラム格納部５に格納され被試験物ｐ個中、全テストに
ついて試験する被試験物の個数ｑが格納部８に格納され
、ｑ個のテスト結果に応じて、テストの省略可否の判断
基準となる基準歩留シが各テストについて格納部７□＋
７２＋ ７８＋・・・１７Ｎに格納され、テスト結果
格納部６１＋ ６２＋ ６３＋・・・１６Ｎが初期化さ
れる。試験が開始されると、ＣＰＵ１は試験プログラム
格納部５の内容を順次読み出し、その内容に準する測定
部２を起動し、被試験物３を試験し、各テストのテスト
結果を格納部６１＋ ６２＋ ６３＋・・・１６Ｎに格
納する。ＣＰＵＩは格納部８の内容つまシｑを読み出し
、試験個数とｑの大小比較を行い、試験個数がｑを越え
ていなければ、試験プログラムの内容に基すき、全テス
トについて試験し、各テストのテスト結果つまシ各テス
トの歩留シを格納部Ｊ＋ ６２＋ ６３＋・・・１６Ｎ
に格納することを繰シ返す。
次いで、試験個数がｑを越えるとＣＰＵＩは各テストの
前にテスト結果と基準歩留シとを読み出し、大小比較を
しテスト結果が基準歩留９以上であるならばテストを省
略し、つまυこのテストは良と判定し、次のテストへ進
む。例えば第１テストの前にテスト結果格納部６１の内
容、つまｐｑ個についての第１テストの歩留シと、第１
テストの基準歩留シ格納部７１の内容とを読み出し、大
小比較をしテスト結果が基準歩留９以上であるならば、
第１テストを省略し第２テストへと進む。またテスト結
果が基準歩留りを下まわるならば、そのテストを試験す
るということを第Ｎテストまで行う。
前にテスト結果と基準歩留シとを読み出し、大小比較を
しテスト結果が基準歩留９以上であるならばテストを省
略し、つまυこのテストは良と判定し、次のテストへ進
む。例えば第１テストの前にテスト結果格納部６１の内
容、つまｐｑ個についての第１テストの歩留シと、第１
テストの基準歩留シ格納部７１の内容とを読み出し、大
小比較をしテスト結果が基準歩留９以上であるならば、
第１テストを省略し第２テストへと進む。またテスト結
果が基準歩留りを下まわるならば、そのテストを試験す
るということを第Ｎテストまで行う。
ここで基準歩留シ格納部７１１７３２，７ｆ＋・・・１
７Ｎには任意の値を設定可能であるが、テスト結果がす
べて良であることを条件とする場合歩留υ１００％に相
当する数値を格納しておけばよい。
７Ｎには任意の値を設定可能であるが、テスト結果がす
べて良であることを条件とする場合歩留υ１００％に相
当する数値を格納しておけばよい。
以上説明したように、本発明によれば１０ット総数ｐ個
中、ｑ個についてのみ全テストを実施し、ｆｉシ（ｐ−
ｑ）個についてはいくつかのテストは省略されるわけで
、１０ツトの試験時間は大幅に短縮され、高価な試験装
置の処理量を大幅に向上させることができる。
中、ｑ個についてのみ全テストを実施し、ｆｉシ（ｐ−
ｑ）個についてはいくつかのテストは省略されるわけで
、１０ツトの試験時間は大幅に短縮され、高価な試験装
置の処理量を大幅に向上させることができる。
第１図は試験プログラムの流れ図、第２図は本発明の一
実施例を示すプ四ツク図である。 なお図において、１・・・・・・中央処理装置、２・・
・・・・測定部、３・・・・・・被試験物、４・・・・
・・記憶部、５・・・・・・試験プログラムの格納部、
６１＋６１＋ ６８１・・・１６Ｎ・・・・・・テスト
結果の格納部、７１＋ ７２＋ ７３＋・・・、７Ｎ・
・・・・・基準歩留シ格納部、８・・・・・・個数格納
部、である。 第１図 第２図
実施例を示すプ四ツク図である。 なお図において、１・・・・・・中央処理装置、２・・
・・・・測定部、３・・・・・・被試験物、４・・・・
・・記憶部、５・・・・・・試験プログラムの格納部、
６１＋６１＋ ６８１・・・１６Ｎ・・・・・・テスト
結果の格納部、７１＋ ７２＋ ７３＋・・・、７Ｎ・
・・・・・基準歩留シ格納部、８・・・・・・個数格納
部、である。 第１図 第２図
Claims (1)
- 半導体集積回路婢の試験を行う試験方法において、１０
ツト中あらかじめ任意に設定された数量については全テ
スト項目を試験し残シの数量については、前記全テスト
項目を試験した数量についての各テストのテスト結果が
あらかじめ任意に設定された各テストの基準歩留り以上
であるテスト項目を試験しないことを特徴とする半導体
装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113201A JPS593371A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113201A JPS593371A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593371A true JPS593371A (ja) | 1984-01-10 |
| JPH0429988B2 JPH0429988B2 (ja) | 1992-05-20 |
Family
ID=14606111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113201A Granted JPS593371A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593371A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228729A (ja) * | 1983-06-09 | 1984-12-22 | Toshiba Corp | 半導体測定装置 |
| JPH01197674A (ja) * | 1988-02-03 | 1989-08-09 | Mitsubishi Electric Corp | 物品検査方法 |
| JPH0252446A (ja) * | 1988-08-17 | 1990-02-22 | Nec Kyushu Ltd | 集積回路の試験装置 |
| JPH0737959A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | ウエハの検査方法 |
| WO1998033213A1 (en) * | 1997-01-29 | 1998-07-30 | Hitachi, Ltd. | Method for manufacturing semiconductor device |
| JP2000515662A (ja) * | 1996-08-07 | 2000-11-21 | マイクロン、テクノロジー、インコーポレーテッド | 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム |
-
1982
- 1982-06-30 JP JP57113201A patent/JPS593371A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228729A (ja) * | 1983-06-09 | 1984-12-22 | Toshiba Corp | 半導体測定装置 |
| JPH01197674A (ja) * | 1988-02-03 | 1989-08-09 | Mitsubishi Electric Corp | 物品検査方法 |
| JPH0252446A (ja) * | 1988-08-17 | 1990-02-22 | Nec Kyushu Ltd | 集積回路の試験装置 |
| JPH0737959A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | ウエハの検査方法 |
| JP2000515662A (ja) * | 1996-08-07 | 2000-11-21 | マイクロン、テクノロジー、インコーポレーテッド | 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム |
| WO1998033213A1 (en) * | 1997-01-29 | 1998-07-30 | Hitachi, Ltd. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429988B2 (ja) | 1992-05-20 |
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