JPH10223654A - 温度変動性を抑制した化合物半導体素子の形成方法 - Google Patents
温度変動性を抑制した化合物半導体素子の形成方法Info
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- JPH10223654A JPH10223654A JP10032196A JP3219698A JPH10223654A JP H10223654 A JPH10223654 A JP H10223654A JP 10032196 A JP10032196 A JP 10032196A JP 3219698 A JP3219698 A JP 3219698A JP H10223654 A JPH10223654 A JP H10223654A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 動作温度の変化による性能変動を抑制する化
合物半導体素子の形成方法を提供する。 【解決手段】 化合物半導体基板（２１）上に半導体素
子（２０）を形成する。化合物半導体基板（２１）の表
面（４０）上における半導体素子（２０）の配向は、化
合物半導体基板（２１）の加熱または冷却の結果発生す
る物理的な力が本質的に等しくなるように行う。この配
向により、半導体素子（２０）を異なる温度で動作させ
た場合の、半導体素子（２０）のドレイン−ソース電流
の変動性を抑制する。
合物半導体素子の形成方法を提供する。 【解決手段】 化合物半導体基板（２１）上に半導体素
子（２０）を形成する。化合物半導体基板（２１）の表
面（４０）上における半導体素子（２０）の配向は、化
合物半導体基板（２１）の加熱または冷却の結果発生す
る物理的な力が本質的に等しくなるように行う。この配
向により、半導体素子（２０）を異なる温度で動作させ
た場合の、半導体素子（２０）のドレイン−ソース電流
の変動性を抑制する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体素
子に関し、更に特定すれば、動作温度変化の結果として
の性能変動に敏感な化合物半導体基板に形成される素子
に関するものである。
子に関し、更に特定すれば、動作温度変化の結果として
の性能変動に敏感な化合物半導体基板に形成される素子
に関するものである。
【０００２】
【従来の技術】化合物半導体基板内に形成される従来の
電界効果トランジスタ（ＦＥＴ）に共通の問題の１つ
に、その性能が動作温度の変化と共に変動する傾向があ
ることがあげられる。例えば、ＦＥＴのドレイン領域か
らソース領域に流れる電流は、半導体素子が加熱または
冷却されると変動する可能性がある。このＦＥＴの性能
における変動を、更に図１に示す。
電界効果トランジスタ（ＦＥＴ）に共通の問題の１つ
に、その性能が動作温度の変化と共に変動する傾向があ
ることがあげられる。例えば、ＦＥＴのドレイン領域か
らソース領域に流れる電流は、半導体素子が加熱または
冷却されると変動する可能性がある。このＦＥＴの性能
における変動を、更に図１に示す。
【０００３】図１は、従来の処理技法を用いて製造され
た電界効果トランジスタの性能は、ＦＥＴが加熱および
冷却されるとどのように変動し得るかを示すグラフ１０
である。グラフ１０は、ｘ軸１１がＦＥＴのゲート構造
およびソース領域間の電圧電位をボルト（Ｖ）で表す。
このゲート−ソース電圧（Ｖgs）の典型的な値は、個々
のＦＥＴの設計に応じて、約−１０ないし＋１０ボルト
の範囲を取り得る。また、グラフ１０のｙ軸１２は、Ｆ
ＥＴのドレイン−ソース電流（Ids ）をミリアンペア
（ｍＡ）で表す。ライン１３は、従来のＦＥＴにおいて
ゲート−ソース電圧が変動した場合のＦＥＴのドレイン
−ソース電流を表す。ゲート−ソース電圧を変動させる
間、ＦＥＴは室温（摂氏約２５゜（℃））に維持する。
ライン１４，１５は、同じ電圧範囲における同じＦＥＴ
のドレイン−ソース電流を表すが、周囲温度はそれぞれ
９０℃および−４０℃とした場合である。
た電界効果トランジスタの性能は、ＦＥＴが加熱および
冷却されるとどのように変動し得るかを示すグラフ１０
である。グラフ１０は、ｘ軸１１がＦＥＴのゲート構造
およびソース領域間の電圧電位をボルト（Ｖ）で表す。
このゲート−ソース電圧（Ｖgs）の典型的な値は、個々
のＦＥＴの設計に応じて、約−１０ないし＋１０ボルト
の範囲を取り得る。また、グラフ１０のｙ軸１２は、Ｆ
ＥＴのドレイン−ソース電流（Ids ）をミリアンペア
（ｍＡ）で表す。ライン１３は、従来のＦＥＴにおいて
ゲート−ソース電圧が変動した場合のＦＥＴのドレイン
−ソース電流を表す。ゲート−ソース電圧を変動させる
間、ＦＥＴは室温（摂氏約２５゜（℃））に維持する。
ライン１４，１５は、同じ電圧範囲における同じＦＥＴ
のドレイン−ソース電流を表すが、周囲温度はそれぞれ
９０℃および−４０℃とした場合である。
【０００４】
【発明が解決しようとする課題】グラフ１０に示すよう
に、同じゲート−ソース電圧電位におけるＦＥＴのドレ
イン−ソース電流は、動作温度にしたがって、大幅に変
動する可能性がある。例えば、括弧１６はゲート−ソー
ス電圧電位が約−２．６ボルトである場合の、ＦＥＴの
ドレイン−ソース電流の変量(variance)を表す。ＦＥＴ
は動作温度が激しく変動し得る環境に普通に配置されて
いるので、かかる性能の変動は容認できるものではな
い。
に、同じゲート−ソース電圧電位におけるＦＥＴのドレ
イン−ソース電流は、動作温度にしたがって、大幅に変
動する可能性がある。例えば、括弧１６はゲート−ソー
ス電圧電位が約−２．６ボルトである場合の、ＦＥＴの
ドレイン−ソース電流の変量(variance)を表す。ＦＥＴ
は動作温度が激しく変動し得る環境に普通に配置されて
いるので、かかる性能の変動は容認できるものではな
い。
【０００５】この問題に対処するための従来の技法の１
つに、電界効果トランジスタに温度補償ダイオードを追
加するというものがある。これらの温度補償ダイオード
は、半導体素子内に集積するか、あるいは個別の素子と
して、製造後に半導体素子に追加する。温度補償ダイオ
ードの追加は、ＦＥＴの設計の複雑化、あるいはダイオ
ードのための余裕を作るための素子表面積の増大を招く
可能性がある。加えて、温度補償ダイオードは個別素子
であるので、これらは製造プロセスの複雑化を招き、Ｆ
ＥＴの信頼性に対する問題も加わることになる。その結
果、温度補償ダイオードの使用は、化合物半導体基板内
に形成される電界効果トランジスタの製造コスト上昇に
至る。
つに、電界効果トランジスタに温度補償ダイオードを追
加するというものがある。これらの温度補償ダイオード
は、半導体素子内に集積するか、あるいは個別の素子と
して、製造後に半導体素子に追加する。温度補償ダイオ
ードの追加は、ＦＥＴの設計の複雑化、あるいはダイオ
ードのための余裕を作るための素子表面積の増大を招く
可能性がある。加えて、温度補償ダイオードは個別素子
であるので、これらは製造プロセスの複雑化を招き、Ｆ
ＥＴの信頼性に対する問題も加わることになる。その結
果、温度補償ダイオードの使用は、化合物半導体基板内
に形成される電界効果トランジスタの製造コスト上昇に
至る。
【０００６】したがって、動作温度の変動に対する強化
を図った化合物半導体基板内に形成される半導体素子を
提供する必要性が存在する。また、半導体素子が温度補
償ダイオードの使用を必要としなければ有利であり、半
導体素子が従来のＦＥＴよりも小さな表面領域内に形成
可能であれば有利であろう。
を図った化合物半導体基板内に形成される半導体素子を
提供する必要性が存在する。また、半導体素子が温度補
償ダイオードの使用を必要としなければ有利であり、半
導体素子が従来のＦＥＴよりも小さな表面領域内に形成
可能であれば有利であろう。
【０００７】
【課題を解決するための手段】本発明は、化合物半導体
基板上に半導体素子を形成する際に、化合物半導体基板
の加熱または冷却の結果発生する物理的な力が本質的に
等しくなるように、化合物半導体基板の表面上における
半導体素子の配向を決める。この配向により、半導体素
子を異なる温度で動作させた場合の半導体素子のドレイ
ン−ソース電流の変動性を抑制する。
基板上に半導体素子を形成する際に、化合物半導体基板
の加熱または冷却の結果発生する物理的な力が本質的に
等しくなるように、化合物半導体基板の表面上における
半導体素子の配向を決める。この配向により、半導体素
子を異なる温度で動作させた場合の半導体素子のドレイ
ン−ソース電流の変動性を抑制する。
【０００８】
【発明の実施の形態】これより図面を参照しながら本発
明について説明するが、図示の簡略化および明確化のた
めに、図面内に示す素子は必ずしも同じ拡縮率で描かれ
ている訳ではないことは認められよう。例えば、素子の
いくつかは、明確化のためにその寸法が他の素子に対し
て誇張されている。更に、適切であると思われる場合、
図面間で参照番号を繰り返し用いて、対応する素子また
は類似の素子であることを示している。
明について説明するが、図示の簡略化および明確化のた
めに、図面内に示す素子は必ずしも同じ拡縮率で描かれ
ている訳ではないことは認められよう。例えば、素子の
いくつかは、明確化のためにその寸法が他の素子に対し
て誇張されている。更に、適切であると思われる場合、
図面間で参照番号を繰り返し用いて、対応する素子また
は類似の素子であることを示している。
【０００９】図２は、化合物半導体基板２１上に形成さ
れた半導体素子２０の拡大断面図である。好ましくは、
化合物半導体基板２１は、ガリウム砒素基板であるが、
化合物半導体基板２１は、炭化珪素のような他の物質，
アルミニウム−ガリウム−砒素または同様の物質群のよ
うな化合物半導体の合金での作成も可能であることも理
解されよう。
れた半導体素子２０の拡大断面図である。好ましくは、
化合物半導体基板２１は、ガリウム砒素基板であるが、
化合物半導体基板２１は、炭化珪素のような他の物質，
アルミニウム−ガリウム−砒素または同様の物質群のよ
うな化合物半導体の合金での作成も可能であることも理
解されよう。
【００１０】半導体素子２０は、半導体基板２１の表面
４０上に、導電性物質で形成されたゲート構造２３を有
する。また、半導体素子２０は、ドレイン領域２６およ
びソース領域２５も有し、これらはそれぞれゲート構造
２３の縁２８，２７に隣接している。ドレイン領域２６
およびソース領域２５は、従来の技法を用いて、化合物
半導体基板２１の部分にドーピングすることによって形
成する。ドレイン領域２６およびソース領域２５を形成
する１つの方法では、ゲート構造２３をハード・マスク
として用い、ドレイン領域２６およびソース領域２５の
位置を、縁２７，２８の位置に依存させる。ゲート構造
２３は、チャネル領域４１を横切りドレイン領域２６か
らソース領域２５に流れる電流を制御するために用いら
れる。チャネル領域４１を横切る電流の方向は、図２に
おいて矢印３４で示されている。チャネル４１を横切る
電流の方向は、半導体素子２０が動作状態にあるとき
に、チャネル領域４１を通過する全電流の平均または正
味の和で決定されることは理解されよう。
４０上に、導電性物質で形成されたゲート構造２３を有
する。また、半導体素子２０は、ドレイン領域２６およ
びソース領域２５も有し、これらはそれぞれゲート構造
２３の縁２８，２７に隣接している。ドレイン領域２６
およびソース領域２５は、従来の技法を用いて、化合物
半導体基板２１の部分にドーピングすることによって形
成する。ドレイン領域２６およびソース領域２５を形成
する１つの方法では、ゲート構造２３をハード・マスク
として用い、ドレイン領域２６およびソース領域２５の
位置を、縁２７，２８の位置に依存させる。ゲート構造
２３は、チャネル領域４１を横切りドレイン領域２６か
らソース領域２５に流れる電流を制御するために用いら
れる。チャネル領域４１を横切る電流の方向は、図２に
おいて矢印３４で示されている。チャネル４１を横切る
電流の方向は、半導体素子２０が動作状態にあるとき
に、チャネル領域４１を通過する全電流の平均または正
味の和で決定されることは理解されよう。
【００１１】従来のシリコン基板とは異なり、化合物半
導体基板は圧電性である。これが意味するのは、化合物
半導体基板の電気的特性は、物理的な力が化合物半導体
基板に加えられると変動し得るということである。例え
ば、化合物半導体を加熱または冷却した場合、その結果
熱膨張および収縮による応力や歪みが生じる。これらの
応力は、化合物半導体基板およびその上に形成される半
導体素子を構成する膜（すなわち、メタライザーション
および絶縁層）の熱膨張係数の不一致によるものであ
る。物理的な力は、半導体素子の電気的にアクティブな
部分に電界を形成し、図１に示したように、これが化合
物半導体基板内の電流の大きさに影響を与える。
導体基板は圧電性である。これが意味するのは、化合物
半導体基板の電気的特性は、物理的な力が化合物半導体
基板に加えられると変動し得るということである。例え
ば、化合物半導体を加熱または冷却した場合、その結果
熱膨張および収縮による応力や歪みが生じる。これらの
応力は、化合物半導体基板およびその上に形成される半
導体素子を構成する膜（すなわち、メタライザーション
および絶縁層）の熱膨張係数の不一致によるものであ
る。物理的な力は、半導体素子の電気的にアクティブな
部分に電界を形成し、図１に示したように、これが化合
物半導体基板内の電流の大きさに影響を与える。
【００１２】図３は、本発明による化合物半導体基板２
１上に配向された半導体素子２０の拡大等幅図である。
切断線２−２は、図２の断面図の位置を表すために用い
たものである。化合物半導体基板２１は、（１００）ま
たは（１１０）結晶方位のような、結晶方位(crystallo
graphic orientation)を有する。半導体基板の表面４０
は、化合物半導体基板２１の方位を規定する面を表す。
半導体素子２０を化合物半導体基板２１の結晶方位に対
して配向することにより、化合物半導体基板２１の圧電
性による性能の変動を抑えることができる。以下に示す
例は、本発明の可能な一実施例に過ぎず、本発明はＦＥ
Ｔ構造のみに限定することを意図したものではないこと
は理解されよう。他の半導体素子の性能変動も本発明で
対処可能である。
１上に配向された半導体素子２０の拡大等幅図である。
切断線２−２は、図２の断面図の位置を表すために用い
たものである。化合物半導体基板２１は、（１００）ま
たは（１１０）結晶方位のような、結晶方位(crystallo
graphic orientation)を有する。半導体基板の表面４０
は、化合物半導体基板２１の方位を規定する面を表す。
半導体素子２０を化合物半導体基板２１の結晶方位に対
して配向することにより、化合物半導体基板２１の圧電
性による性能の変動を抑えることができる。以下に示す
例は、本発明の可能な一実施例に過ぎず、本発明はＦＥ
Ｔ構造のみに限定することを意図したものではないこと
は理解されよう。他の半導体素子の性能変動も本発明で
対処可能である。
【００１３】基板の結晶方位は、基板の表面によって規
定される面の特定の方位のことである。（１００）方位
は立方方位であり、任意の基準点のみに基づいて命名さ
れた６つの等価な面があることも理解されよう。言い換
えれば、（１００），（０１０），および（００１）方
位は全て等価であり、ときとして｛１００｝方位と呼ば
れる。
定される面の特定の方位のことである。（１００）方位
は立方方位であり、任意の基準点のみに基づいて命名さ
れた６つの等価な面があることも理解されよう。言い換
えれば、（１００），（０１０），および（００１）方
位は全て等価であり、ときとして｛１００｝方位と呼ば
れる。
【００１４】上述のように、多くの化合物半導体基板は
圧電性である。熱膨張および収縮によって生じた物理的
な力は、下地の化合物半導体基板の結晶方位に対して、
半導体素子の方位を最適化することによって補償可能で
あることが発見されている。即ち、化合物半導体基板２
１を加熱または冷却する際、半導体素子２０を作成する
ために用いられる物質の熱膨張係数における不一致の結
果として、化合物半導体基板２１に力が加わる。これら
の力は、ｘ方向，ｙ方向およびｚ方向の正味の力として
分解して表すことができる。これらの力に対して半導体
素子２０の方位を決定することにより、化合物半導体基
板２１の圧電性による電気的効果を最小に抑えることが
可能となる。
圧電性である。熱膨張および収縮によって生じた物理的
な力は、下地の化合物半導体基板の結晶方位に対して、
半導体素子の方位を最適化することによって補償可能で
あることが発見されている。即ち、化合物半導体基板２
１を加熱または冷却する際、半導体素子２０を作成する
ために用いられる物質の熱膨張係数における不一致の結
果として、化合物半導体基板２１に力が加わる。これら
の力は、ｘ方向，ｙ方向およびｚ方向の正味の力として
分解して表すことができる。これらの力に対して半導体
素子２０の方位を決定することにより、化合物半導体基
板２１の圧電性による電気的効果を最小に抑えることが
可能となる。
【００１５】先に示唆した例では、化合物半導体基板２
１は（１００）方位を有し、これは、化合物半導体基板
２１の表面４０に本質的に垂直な方向が［１００］方向
であることを意味する。基準軸８３を用いて、ｘ方向，
ｙ方向，およびｚ方向における相対的な方向を示す。こ
れらは、図３において、ｘ軸８０，ｙ軸８１，およびｚ
軸８２によって示されている。この例では、ｘ軸８０は
［０１１］方向であり、ｙ軸８１は［０１１］方向であ
り、ｚ軸８２は［１００］方向である。本発明では、
「１」という記号を用いて、上にバーがある「１」とし
て最良に記述する際に当業者が用いる記号を表す。言い
換えると、方向［１００］は［１００］方向の逆方向を
示すために用いられる。
１は（１００）方位を有し、これは、化合物半導体基板
２１の表面４０に本質的に垂直な方向が［１００］方向
であることを意味する。基準軸８３を用いて、ｘ方向，
ｙ方向，およびｚ方向における相対的な方向を示す。こ
れらは、図３において、ｘ軸８０，ｙ軸８１，およびｚ
軸８２によって示されている。この例では、ｘ軸８０は
［０１１］方向であり、ｙ軸８１は［０１１］方向であ
り、ｚ軸８２は［１００］方向である。本発明では、
「１」という記号を用いて、上にバーがある「１」とし
て最良に記述する際に当業者が用いる記号を表す。言い
換えると、方向［１００］は［１００］方向の逆方向を
示すために用いられる。
【００１６】本発明によれば、半導体素子２０は、化合
物半導体素子２１の結晶方位のｘ方向およびｙ方向に対
して４５゜の角度に配向することが好ましい。図３に示
すように、ゲート構造２３は、第１端部２９および第２
端部３６を有し、これらの端部２９，３６間を縁２７，
２８が延びる。矢印３０は、縁２７，２８の方向を表す
ために用いられ、化合物半導体基板２１上の半導体素子
２０の相対的な方位も表す。この例では、矢印３０は
［０１１］方向である。
物半導体素子２１の結晶方位のｘ方向およびｙ方向に対
して４５゜の角度に配向することが好ましい。図３に示
すように、ゲート構造２３は、第１端部２９および第２
端部３６を有し、これらの端部２９，３６間を縁２７，
２８が延びる。矢印３０は、縁２７，２８の方向を表す
ために用いられ、化合物半導体基板２１上の半導体素子
２０の相対的な方位も表す。この例では、矢印３０は
［０１１］方向である。
【００１７】また、化合物半導体基板２１は平面２２も
有し、これは化合物半導体基板２１の結晶方位を示すた
めに用いられる。化合物半導体基板２１が（１００）方
位を有する場合、平面２２はｘ方向に沿うことになる。
平面２２の方向は、図３では矢印７１によって示されて
いる。好適実施例では、半導体素子２０の方位は平面２
２に対して約４５゜である。この角度は、図３において
角度３１として示されている。尚、平面の存在はオプシ
ョンであり、本発明の限定とみなすべきでないことも理
解されよう。
有し、これは化合物半導体基板２１の結晶方位を示すた
めに用いられる。化合物半導体基板２１が（１００）方
位を有する場合、平面２２はｘ方向に沿うことになる。
平面２２の方向は、図３では矢印７１によって示されて
いる。好適実施例では、半導体素子２０の方位は平面２
２に対して約４５゜である。この角度は、図３において
角度３１として示されている。尚、平面の存在はオプシ
ョンであり、本発明の限定とみなすべきでないことも理
解されよう。
【００１８】化合物半導体基板２１上の半導体素子２０
の相対的配置を記述する他の方法は、化合物半導体基板
２１の結晶方位に対する、半導体素子２０を流れる電流
の方向を記述することである。先に述べたように、半導
体素子２０は電界効果トランジスタ（ＦＥＴ）とするこ
とができ、この場合、半導体素子２０が動作状態にあれ
ば、電流はドレイン領域２６からソース領域２５に流れ
る。この電流の近似方向を、図３において矢印３４（図
２参照）で示す。これは、［０１０］方向である。好ま
しくは、電流の方向は、化合物半導体素子２１の方向に
対して、約４５゜である。この角度は、図３において、
平面２２の方向（矢印７１）に対する角度３５として示
されている。また、ゲート構造２３は図３に示すように
矩形形状であるので、矢印３０は矢印３４にほぼ垂直で
あることも注記しておく。
の相対的配置を記述する他の方法は、化合物半導体基板
２１の結晶方位に対する、半導体素子２０を流れる電流
の方向を記述することである。先に述べたように、半導
体素子２０は電界効果トランジスタ（ＦＥＴ）とするこ
とができ、この場合、半導体素子２０が動作状態にあれ
ば、電流はドレイン領域２６からソース領域２５に流れ
る。この電流の近似方向を、図３において矢印３４（図
２参照）で示す。これは、［０１０］方向である。好ま
しくは、電流の方向は、化合物半導体素子２１の方向に
対して、約４５゜である。この角度は、図３において、
平面２２の方向（矢印７１）に対する角度３５として示
されている。また、ゲート構造２３は図３に示すように
矩形形状であるので、矢印３０は矢印３４にほぼ垂直で
あることも注記しておく。
【００１９】この例では、熱膨張および収縮の力の結果
発生する電界が互いに補償しあうように半導体素子２０
の方位を決定する。その結果、半導体素子２０の電気的
にアクティブな部分に加わる正味の力は減少する。する
と、これによって、半導体素子２０の電気的にアクティ
ブな部分におけるキャリアに対する衝撃が減少する。そ
の結果、異なる動作温度にわたる半導体素子２０の性能
が改善されることになる。
発生する電界が互いに補償しあうように半導体素子２０
の方位を決定する。その結果、半導体素子２０の電気的
にアクティブな部分に加わる正味の力は減少する。する
と、これによって、半導体素子２０の電気的にアクティ
ブな部分におけるキャリアに対する衝撃が減少する。そ
の結果、異なる動作温度にわたる半導体素子２０の性能
が改善されることになる。
【００２０】先に示した例は、本発明の単なる一実施例
であることを意図するものである。半導体素子を他の方
向に配向することによっても、化合物半導体素子の圧電
性による熱効果を補償することが可能である。化合物半
導体基板２１が、他の結晶方位を有するように形成され
た場合、矢印３０または矢印３４に対する以下の方向も
化合物半導体基板２１の圧電効果を補償する。これら代
わりの方向は、［０１０］，［０１０］，［００１］，
［００１］，［１００］，および［１００］方向であ
る。
であることを意図するものである。半導体素子を他の方
向に配向することによっても、化合物半導体素子の圧電
性による熱効果を補償することが可能である。化合物半
導体基板２１が、他の結晶方位を有するように形成され
た場合、矢印３０または矢印３４に対する以下の方向も
化合物半導体基板２１の圧電効果を補償する。これら代
わりの方向は、［０１０］，［０１０］，［００１］，
［００１］，［１００］，および［１００］方向であ
る。
【００２１】半導体素子２０をこれらの方向のいずれか
に配向した場合、熱膨張による物理的な力の結果発生す
る性能変動を抑制することができる。化合物半導体基板
２１に加わる応力および歪み力の大きさ、ならびに化合
物半導体基板２１の圧電特性によっては、特定の半導体
素子についての最適な方向は、これらの方向のいずれに
おいても約−１０゜ないし＋１０゜ずれる場合もある。
に配向した場合、熱膨張による物理的な力の結果発生す
る性能変動を抑制することができる。化合物半導体基板
２１に加わる応力および歪み力の大きさ、ならびに化合
物半導体基板２１の圧電特性によっては、特定の半導体
素子についての最適な方向は、これらの方向のいずれに
おいても約−１０゜ないし＋１０゜ずれる場合もある。
【００２２】図４は、上述の方向の１つに配向された化
合物半導体基板上の半導体素子のグラフ５０である。グ
ラフ５０のｘ軸５１は、半導体素子のゲート構造および
ソース領域間の電圧電位をボルト（Ｖ）で表す。また、
グラフ５０のｙ軸５２は、半導体素子のドレイン−ソー
ス電流をミリアンペア（ｍＡ）で表す。ライン５３は、
ゲート−ソース電圧を変化させた際の、半導体素子のド
レイン−ソース電流を表す。ゲート−ソース電圧を変化
させる際、半導体素子を約２５℃の室温に保持した。ラ
イン５４，５５は、同じ電圧範囲における同じ半導体素
子のドレイン−ソース電流を表すが、それぞれ、動作温
度を９０℃および−４０℃とした場合である。
合物半導体基板上の半導体素子のグラフ５０である。グ
ラフ５０のｘ軸５１は、半導体素子のゲート構造および
ソース領域間の電圧電位をボルト（Ｖ）で表す。また、
グラフ５０のｙ軸５２は、半導体素子のドレイン−ソー
ス電流をミリアンペア（ｍＡ）で表す。ライン５３は、
ゲート−ソース電圧を変化させた際の、半導体素子のド
レイン−ソース電流を表す。ゲート−ソース電圧を変化
させる際、半導体素子を約２５℃の室温に保持した。ラ
イン５４，５５は、同じ電圧範囲における同じ半導体素
子のドレイン−ソース電流を表すが、それぞれ、動作温
度を９０℃および−４０℃とした場合である。
【００２３】図４において、異なる動作温度間で、半導
体素子のドレイン−ソース電流がどのように変動するか
を括弧５６によって示す。先の例に記載したように半導
体素子の方位を決定すると、既知の素子に比較して、性
能変動の大幅な減少を図ることができる。図４に示すよ
うに、約７５゜の温度範囲にわたって半導体素子を動作
させた場合、ドレイン−ソース電流の変動は５パーセン
ト未満である。従来の素子の変動性（図１参照）と比較
すると、本発明にしたがって配向した半導体素子は、動
作温度の変化に対する感度が低下している。これが意味
するのは、本発明による半導体素子の動作は従来の素子
よりも一貫性が高くしかも予測可能であるということで
ある。
体素子のドレイン−ソース電流がどのように変動するか
を括弧５６によって示す。先の例に記載したように半導
体素子の方位を決定すると、既知の素子に比較して、性
能変動の大幅な減少を図ることができる。図４に示すよ
うに、約７５゜の温度範囲にわたって半導体素子を動作
させた場合、ドレイン−ソース電流の変動は５パーセン
ト未満である。従来の素子の変動性（図１参照）と比較
すると、本発明にしたがって配向した半導体素子は、動
作温度の変化に対する感度が低下している。これが意味
するのは、本発明による半導体素子の動作は従来の素子
よりも一貫性が高くしかも予測可能であるということで
ある。
【００２４】熱的な性能変動における改善に加えて、本
発明にしたがって化合物半導体基板上で配向した半導体
素子は、温度補償ダイオードの使用を必要としない。そ
の結果、追加のダイオードを形成する必要がないので、
電界効果トランジスタを形成する表面積の縮小が可能と
なる。また、本発明は、半導体素子に別個の温度補償ダ
イオードを追加する必要性も回避する。したがって、本
発明は、半導体素子の温度感度を低下させる方法、およ
び半導体素子の製造コストを削減する方法を提供するも
のである。
発明にしたがって化合物半導体基板上で配向した半導体
素子は、温度補償ダイオードの使用を必要としない。そ
の結果、追加のダイオードを形成する必要がないので、
電界効果トランジスタを形成する表面積の縮小が可能と
なる。また、本発明は、半導体素子に別個の温度補償ダ
イオードを追加する必要性も回避する。したがって、本
発明は、半導体素子の温度感度を低下させる方法、およ
び半導体素子の製造コストを削減する方法を提供するも
のである。
【図１】従来の電界効果トランジスタのドレイン−ソー
ス電流を表すグラフ。
ス電流を表すグラフ。
【図２】本発明による半導体基板上に配向された半導体
素子の拡大断面図。
素子の拡大断面図。
【図３】図２の半導体素子の拡大等幅図。
【図４】本発明による半導体素子の性能を表すグラフ。
２０ 半導体素子 ２１ 化合物半導体基板 ２２ 平面 ２３ ゲート構造 ２５ ソース領域 ２６ ドレイン領域 ２８，２７ 縁 ４０ 表面 ４１ チャネル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・アール・ウィルソン アメリカ合衆国アリゾナ州メサ、イース ト・ロウレル・ストリート3922 (72)発明者 ジュリオ・シー・コスタ アメリカ合衆国アリゾナ州フェニックス、 イースト・ゴールデンロド・ストリート 2450 (72)発明者 アーネスト・シャーマン アメリカ合衆国アリゾナ州フェニックス、 イースト・ゴールドフィンチ・ゲート・レ ーン3623
Claims (5)
- 【請求項１】半導体素子（２０）であって：表面（４
０）を有する化合物半導体基板（２１）；前記化合物半
導体基板（２１）の前記表面（４０）を覆うゲート構造
（２３）であって、第１縁部（２７）および第２縁部
（２８）を有し、前記第１縁部（２７）が第１の方向に
沿って延びるゲート構造（２３）；前記化合物半導体基
板（２１）内に配置され、前記ゲート構造（２３）の前
記第１縁部（２７）に隣接して配置されるソース領域
（２５）；前記化合物半導体基板（２１）内に配置さ
れ、前記ゲート構造（２３）の前記第２縁部（２８）に
隣接して配置されるドレイン領域（２６）；から成り、
前記化合物半導体基板（２１）の前記表面（４０）上に
おいて、前記第１方向が、実質的に前記化合物半導体基
板（２１）に対して「０１１」、「０１０」、「０１
０」、「００１」、「００１」、「１００］，および
［１００］方向の内の１つであるように前記ゲート構造
（２３）が配向されることを特徴とする半導体素子（２
０）。 - 【請求項２】前記化合物半導体基板（２１）はガリウム
および砒素から成ることを特徴とする請求項１記載の半
導体素子（２０）。 - 【請求項３】前記ゲート構造（２３）および前記化合物
半導体基板（２１）間の第１電圧電位は、前記ドレイン
領域（２６）および前記ソース領域（２５）間の電流を
与え、前記化合物半導体基板（２１）が第１温度である
場合に、前記電流は第１電流値を有し、前記化合物半導
体基板（２１）が第２温度である場合に、前記電流は第
２電流値を有し、前記第２電流値は、前記第２の温度が
前記第１の温度より少なくとも７５℃高い場合に、前記
第１電流値の約５パーセント以内であることを特徴とす
る請求項１記載の半導体素子（２０）。 - 【請求項４】前記ゲート構造（２３）および前記ソース
領域（２５）間には約３ボルトの電位差があることを特
徴とする請求項３記載の半導体素子（２０）。 - 【請求項５】半導体素子（２０）を形成し、該半導体素
子（２０）のドレイン−ソース電流変動を抑制する方法
であって：表面（４０）を有する化合物半導体基板（２
１）を用意する段階；および前記化合物半導体（２１）
の前記表面（４０）を覆うゲート構造（２３）を形成す
る段階であって、前記ゲート構造（２３）は第１縁部
（２７）および第２縁部（２８）を有し、前記第１縁部
（２７）が第１の方向に沿って延び、前記化合物半導体
基板（２１）の前記表面（４０）上において、前記第１
方向が、実質的に前記化合物半導体基板（２１）に対し
て「０１１」、「０１０」、「０１０」、「００１」、
「００１」、「１００］，および［１００］方向の内の
１つであるように前記ゲート構造（２３）を配向する段
階；から成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US792606 | 1997-01-31 | ||
| US08/792,606 US5945694A (en) | 1997-01-31 | 1997-01-31 | Compound semiconductor device having reduced temperature variability |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223654A true JPH10223654A (ja) | 1998-08-21 |
Family
ID=25157478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10032196A Pending JPH10223654A (ja) | 1997-01-31 | 1998-01-29 | 温度変動性を抑制した化合物半導体素子の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5945694A (ja) |
| JP (1) | JPH10223654A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005088745A1 (ja) | 2004-03-12 | 2005-09-22 | Japan Science And Technology Agency | 磁気抵抗素子及びその製造方法 |
| JP4292128B2 (ja) * | 2004-09-07 | 2009-07-08 | キヤノンアネルバ株式会社 | 磁気抵抗効果素子の製造方法 |
| US9175358B2 (en) * | 2009-11-11 | 2015-11-03 | Carbo-UA Limited | Compositions and processes for sugar treatment |
-
1997
- 1997-01-31 US US08/792,606 patent/US5945694A/en not_active Expired - Lifetime
-
1998
- 1998-01-29 JP JP10032196A patent/JPH10223654A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5945694A (en) | 1999-08-31 |
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