JPH10223764A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 実質的に小さな回路規模によりテスト時間の
短縮化を実現したゲートアレイからなる半導体集積回路
装置を提供する。 【解決手段】 ゲートアレイを構成する複数からなる基
本セル列に沿って形成され、診断用スキャンフリップフ
ロップ専用回路とを備え、かかるスキャンフリップフロ
ップ回路専用の素子を上記基本セルを構成する素子に比
べて小さく形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特にゲートアレイにおける回路診断技術に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】論理ＬＳＩの診断回路としてスキャンテ
スト方式がある。このスキャンテスト方式では、回路の
順序動作のために挿入されているフリップフロップ回路
に対して、診断モードのときにスキャンフリップフロッ
プ回路を接続して全体としてシフトレジスタ構成とし、
シリアルに上記フリップフロップ回路の信号の読み出し
あるいはテストパターンの入力を行うようにする。この
ようなスキャンテストにフリップフロップ回路を使用す
ることは、（株）倍風館１９８９年４月２５日発行「Ｃ
ＭＯＳ超ＬＳＩの設計」第２３６頁〜第２４３頁等があ
る。

【０００３】

【発明が解決しようとする課題】上記のようなスキャン
テスト方式をゲートアレイＬＳＩ１０に適用する場合、
図５に示すように、上記診断用のフリップフロップ回路
１２もゲートアレイを構成する基本セル１１を用い、そ
れに診断用配線１３を形成してシフトレジスタ構成とす
るものである。このため、回路診断のときにしか使用し
ない診断用のフリップフロップ回路１２も上記基本セル
を使用するものであるために回路規模が大きくなってし
まうという問題がある。また、従来のスキャンテスト方
式では、論理回路を構成するフリップフロップ回路に着
目して、内部信号の読み出し等を行うものであるので、
観測点が少なくテストパターンが増大するという問題を
有する。

【０００４】スキャンテストでは、内部の回路動作を実
質的に停止させて上記内部信号の読み出しやテストパタ
ーンの設定を行うものであり、それ自体の動作速度は遅
くてせよい。そこで、本願発明者においては、小さい回
路素子によりスキャンフリップフロップ専用回路を設け
ることを考えた。

【０００５】この発明の目的は、実質的に小さな回路規
模により診断機能を備えたゲートアレイからなる半導体
集積回路装置を提供することにある。この発明の他の目
的は、実質的に小さな回路規模によりテスト時間の短縮
化を実現したゲートアレイからなる半導体集積回路装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ゲートアレイを構成する複
数からなる基本セル列に沿って形成され、診断用スキャ
ンフリップフロップ専用回路とを備え、かかるスキャン
フリップフロップ回路専用の素子を上記基本セルを構成
する素子に比べて小さく形成する。

【０００７】

【発明の実施の形態】図１には、この発明に係るゲート
アレイで構成されたＣＭＯＳ（相補型ＭＯＳ）半導体集
積回路の一実施例の概略レイアウト図が示されている。
同図には、１つの基本セル列の一部と、それに対応した
診断用スキャンフリップフロップ専用回路の一部が代表
として例示的に示されている。

【０００８】基本セル２０は、高速動作を行うようにす
るために比較的大きなＮチャンネル型ＭＯＳＦＥＴと、
Ｐチャンネル型ＭＯＳＦＥＴからなる。上記Ｎチャンネ
ル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとは、
横方向に４個ずつの並ぶように配置され、２入力のナン
ドゲート回路が形成できるように拡散層及びゲート電極
が形成されている。上記基本セル２０は、同図で横方向
に同じ回路が並んで配置されて基本セル列１１を構成す
る。

【０００９】上記のような基本セル列１１に沿って、同
図では下側に小さな領域で構成された診断用スキャンフ
リップフロップ専用領域３０が形成される。同図では、
診断用スキャンフリップフロップ専用領域３０につい
て、上記基本セル２０のような回路パターンは省略され
ているが、上記基本セル列１１に対して低い高さとされ
ることによって小さな素子で構成された上記同様なＮチ
ャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴ
からなる回路素子を用いてスキャンフリップフロップ回
路が作り込まれるものである。

【００１０】上記診断用スキャンフリップフロップ回路
領域３０に形成される診断用フリップフロップ回路は、
回路素子数が多く必要とされることに応じて上記基本セ
ル２０の幅に対して広い幅を持つようにされる。すなわ
ち、上記診断用スキャンフリップフロップ回路は、上記
複数からなる基本セル２０に対して１つの回路が形成さ
れる。

【００１１】図２には、この発明に係るゲートアレイで
構成された半導体集積回路の一実施例の概略構成図が示
されている。同図には、１つの基本セル列１１により構
成される回路部分と、それに対応した診断用スキャンフ
リップフロップ専用回路の一部が代表として例示的に示
されている。

【００１２】基本セル列１１ではフリップフロップセル
４０、論理ゲートセル４１が形成される。つまり、フリ
ップフロップセル４０は、上記のような基本セル２０が
列方向に複数個が組み合わされて１つのフリップフロッ
プを構成するようにされる。論理ゲートセル４１も同様
に上記のような基本セル２０が列方向に複数個が組み合
わされてそれぞれ１つの論理ゲートを構成するようにさ
れる。このため、上記フリップフロップセル４０、論理
ゲートセル４１は、それぞれのセル幅は、その論理機能
（使用する基本セルの数）に応じて別々に設定される。

【００１３】これに対して、この発明に係る診断用スキ
ャンフリップフロップ回路４２は、上記のようにスキャ
ンフリップフロップ専用回路として設計されたものであ
るので、同じ幅の回路が上記フリップフロップセル４０
や論理ゲートセル４１とは無関係に複数個並んで形成さ
れる。

【００１４】上記診断用スキャンフリップフロップ回路
４２は、後述するように内部信号の取り込みとテストパ
ターンのために基本セルフリップフロップセル４０と直
列接続され、また診断用スキャンフリップフロップ回路
４２の相互は診断用信号線１３により上記セル列に沿っ
て直列形態に接続される。上記のような直列接続によっ
て、診断用スキャンフリップフロップ回路４２は、内部
回路のフリップフロップセル４０と全体としてシフトレ
ジスタを構成するようにされる。

【００１５】上記フリップフロップセル４０の他に論理
ゲートセル４１の必要な観測点に対応したノードに接続
されて、かかるノードの内部信号の読み出しと、上記内
部ノードの必要な個所に対してテストパターンの設定が
できるようにされる。このような論理ゲートセルとの接
続のために、診断用スキャンフリップフロップ回路４２
は、２つが組み合わせされてマスタースレーブ構成とさ
れる。

【００１６】図３には、診断用フリップフロップ回路の
一実施例の概略ブロック図が示されている。同図は、基
本セルで構成されたフリップフロップセルに上記診断用
フリップフロップを接続する例が示されている。上記フ
リップフロップセルは、マスクーフリップフロップ６０
とスレーブフリップフロップ６１からなる。これに対し
て、診断用フリップフロップ６２は、上記マスタフリッ
プフロップ６０に替えて動作するように設けられる。つ
まり、診断用フリップフロップ６２と内部回路のスレー
ブフリップフロップ６１がマスタースレーブ構成とさ
れ、シリアルに内部信号の読み出し、あるいはテストパ
ターンの設定が行われる。

【００１７】つまり、通常動作のときには、フリップフ
ロップセルは、マスターフリップフロップ６０とスレー
ブフリップフロップ６１で動作しており、診断モードに
されると、前段のスレーブフリップフロップ６１の出力
信号が診断用配線１３を介して診断用フリップフロップ
６２に入力され、それが同図のスレーブフリップフロッ
プ６１に伝えられる。このとき、スレーブフリップフロ
ップ６１と上記マスタースフリップフロップ６０の信号
経路が図示しない論理ゲートにより遮断されている。上
記スレーブフリップフロップ６１の出力信号は上記診断
用配線１３を通して次段の診断用フリップフロップ６２
の入力に接続されている。

【００１８】したがって、上記診断用のフリップフロッ
プ６２と基本セルで構成されたスレーブフリップフロッ
プ６１とがマスタスレーブ構成とされて、図示しないク
ロック信号に同期して順次にシフトされて上記内部信号
の読み出しや、テストパターンのシリアル入力が行われ
る。テストパターンの入力が行われると、診断モードか
ら通常動作モードにされ、上記マスタフリップフロップ
６０とスレーブフリップフロップ６１とが接続されて、
上記テストパターンに対応した論理動作が実行される。

【００１９】図２に示したように論理ゲートセル４１の
信号の取り込みを行うようにする場合、診断用フリップ
フロップ６２を２個用いて、その出力側を上記スレーブ
フリップフロップ６１と見立てて上記同様な動作を行わ
せることができる。つまり、図３において、マスターフ
リップフロップ６０を論理ゲートセル４１と見做し、ス
レーブフリップフロップ６１を新たに追加した診断用フ
リップフロップ６２に置き換えるようにすればよい。通
常動作のときには上記スレーブフリップフロップ６１に
対応する診断用フリップフロップ６２が上記論理ゲート
セル４１からの信号を取り込んでおり、診断モードにさ
れたときに上記同様に２つの診断用フリップフロップ６
２が直列に接続されてマスタースレーブ構成されて、上
記信号のシリアル読み出しが可能になる。

【００２０】図４には、この発明に係る半導体集積回路
の一実施例の全体ブロック図が示されている。同図の各
回路ブロックは、実際の半導体基板上における幾何学的
な配置に合わせて描かれている。同図において、１０は
半導体チップ（ＬＳＩ）であり、内部回路を構成する基
本セル列１１と、オンチップＲＡＭ１５及び入出力回路
１６とから構成される。上記オンチップＲＡＭ１５、特
に制限されないが、スタティック型ＲＡＭにより構成さ
れる。上記内部回路が形成される領域のうちＲＡＭブロ
ック１５と入出力回路１６以外は敷き詰めゲート領域と
なっている。この領域の拡大パターン１１のようにＭＯ
ＳＦＥＴが敷き詰められ、マスタースライス方式により
配線が形成されて所望の回路機能が実現される。

【００２１】上記敷き詰めゲート領域からなる基本セル
列１１の間に、上記診断用フリップフロップ専用回路３
０が設けられる。特に制限されないが、上記診断用フリ
ップフロップ専用回路３０をそれを挟む上下の基本セル
列１１で共用できるようにするために、２つの基本セル
列１１に対して１つの割り合で診断用フリップフロップ
専用回路３０が設けられる。特に制限されないが、入出
力回路１６に対応した回路は、入出力回路に直結される
部分であるので上記診断用フリップフロップ専用回路領
域が形成されないようにされ、診断用フリップフロップ
専用回路領域を必要最小に抑えている。

【００２２】上記半導体チップ１０の周辺部にはボンデ
ィングパッド１７が設けられ、かかるボンディングパッ
ド１７と上記基本ゲートセル列及び診断用フリップフロ
ップ専用回路３０からなる内部回路との間には入出力回
路部１６が設けられる。上記入出力回路１６は、比較的
大きな駆動能力を持つような出力回路を形成する必要か
ら、上記基本ゲートセル列とは異なる回路パターンとさ
れている。

【００２３】一般に半導体集積回路装置をテストする場
合の動作周波数は、半導体集積回路装置の通常の動作状
態にくらべてはるかに低い周波数とされる。通常動作時
には動作しない診断用フリップフロップ回路は、論理回
路で用いるフリップフロップや論理ゲートのように高速
で動作する必要はない。このため、上記のように診断用
フリップフロップ回路に用いられるＭＯＳＦＥＴは、上
記論理回路等を構成する基本セルのＭＯＳＦＥＴに比べ
て小さく形成しても差支えない。この結果、上記のよう
に基本セル列の高さに対して、診断用フリップフロップ
専用回路の高さを低くでき、全体としてそれが占める専
有面積を大幅に低減させることができる。

【００２４】しかも、専用回路として作り込まれてお
り、それに近接して配置されるフリップフロップセル４
０或いは論理ゲートセル４１との簡単な診断用配線１３
による接続によって内部回路の読み出しを、従来のよう
なフリップフロップ回路に限定されないで任意の論理ゲ
ートセルに対しても可能になるので、テストパターン数
を大幅に低減させることができく、この結果テスト時間
の大幅な短縮化が可能になるものである。

【００２５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ゲートアレイを構成する複数からなる基本セル
列に沿って形成され、診断用スキャンフリップフロップ
専用回路とを備え、かかるスキャンフリップフロップ回
路専用の素子を上記基本セルを構成する素子に比べて小
さく形成することにより、小さな回路規模により診断機
能を備えたゲートアレイからなる半導体集積回路装置を
得ることができるという効果が得られる。

【００２６】（２） 上記診断用スキャンフリップフロ
ップ専用回路を、それを挟むように形成された２つの基
本セル列に設けることにより、小さな回路規模からなる
診断用回路を用いて効率よく試験信号の取り込みとテス
トパターンの入力が可能になるという効果が得られる。

【００２７】（３） 上記スキャンフリップフロップ専
用回路を２つ組み合わせてマスタースレーブ構成とし、
基本セルで構成された論理ゲート回路の信号をシリアル
出力させることによりテストパターン数の大幅な削減が
可能になるという効果が得られる。

【００２８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、半導
体集積回路装置は、ゲートアレイを構成する基本セル列
の他に、上記オンチップＲＡＭのような専用機能を持つ
演算回路やシフトレジスタ等の専用回路ブロックが搭載
されるものであってもよい。このような専用回路に対し
ても、上記診断用フリップフロップ回路を用いるように
することができる。この発明は、ゲートアレイで構成さ
れる論理回路を含む半導体集積回路装置に広く利用でき
るものである。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ゲートアレイを構成する複
数からなる基本セル列に沿って形成され、診断用スキャ
ンフリップフロップ専用回路とを備え、かかるスキャン
フリップフロップ回路専用の素子を上記基本セルを構成
する素子に比べて小さく形成することにより、小さな回
路規模により診断機能を備えたゲートアレイからなる半
導体集積回路装置を得ることができる。

【図面の簡単な説明】

【図１】この発明に係るゲートアレイで構成されたＣＭ
ＯＳ半導体集積回路の一実施例を示す概略レイアウト図
である。

【図２】この発明に係るゲートアレイで構成された半導
体集積回路の一実施例を示す概略構成図である。

【図３】診断用フリップフロップ回路の一実施例を示す
概略ブロック図である。

【図４】この発明に係る半導体集積回路の一実施例を示
す全体ブロック図である。

【図５】従来のスキャンテスト方式を用いたゲートアレ
イＬＳＩの一例を示すブロック図である。

【符号の説明】 １０…半導体集積回路装置（ＬＳＩチップ）、１１…基
本セル列、１２…診断用フリップフロップ、１３…診断
用信号線、１５…オンラップＲＡＭ、１６…入出力回
路、１７…ボンディングパッド、２０…基本セル、３０
…診断用フリップフロップ専用領域、４０…フリップフ
ロップセル、４１…論理ゲートセル、４２…診断用スキ
ャンフリップフロップ回路、６０…マスターフリップフ
ロップ、６１…スレーブフリップフロップ、６２…診断
用フリップフロップ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ゲートアレイを構成する複数からなる基
   本セル列と、 上記基本セル列に沿って形成され、診断用スキャンフリ
   ップフロップ専用回路とを備えてなり、 上記スキャンフリップフロップ回路専用の素子を上記基
   本セルを構成する素子に比べて小さく形成してなること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 上記診断用スキャンフリップフロップ専
   用回路は、それを挟むように形成された２つの基本セル
   列に対して設けられるものであることを特徴とする請求
   項１の半導体集積回路装置。
3. 【請求項３】 上記スキャンフリップフロップ専用回路
   は、上記基本セルで構成されたフリップフロップ回路と
   直列形態に接続されてマスタースレーブ構成とされて信
   号のシリアル入出力が行われることを特徴とする請求項
   １又は請求項２の半導体集積回路装置。
4. 【請求項４】 上記スキャンフリップフロップ専用回路
   は、それを２つ組み合わせてマスタースレーブ構成とさ
   れ、基本セルで構成された論理ゲート回路の信号をシリ
   アル出力させることを特徴とする請求項１又は請求項２
   の半導体集積回路装置。