JPH02285657A - ゲートアレー半導体集積回路装置 - Google Patents

ゲートアレー半導体集積回路装置

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JPH02285657A
JPH02285657A JP1106530A JP10653089A JPH02285657A JP H02285657 A JPH02285657 A JP H02285657A JP 1106530 A JP1106530 A JP 1106530A JP 10653089 A JP10653089 A JP 10653089A JP H02285657 A JPH02285657 A JP H02285657A
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bias
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Hiroyuki Hara
浩幸 原
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Toshiba Corp
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    • H10D84/90—Masterslice integrated circuits
    • H10D84/998—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/819—Bias arrangements for gate electrodes of FETs, e.g. RC networks or voltage partitioning circuits

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の１」的コ （産業上の利用分野） 本発明は、例えばゲートアレーＬＳＩ等のゲーアレ半導
体集積回路装置に関するもので、特にＣＭＯＳレベルで
動作するゲートアレー半導体集積回路装置に、ＣＭＯ８
，ＴＴＬレベル以外にＥＣＬレベルの入出力を行おうと
する場合に使用される入出力回路のバイアス回路に関す
るものである。
（従来の技術） 第３図は従来例のゲートアレーＬＳＩを示す。
すなわち、内部ＣＭＯ８論理ゲート１の周囲には複数個
のバイアス回路２が設けられると共に、所定の入出力回
路等かアルミマスタースライスによって構成される複数
個の入出力セル３が設けられる。この人出力セル３のア
ルミマスタースライスによってＥＣＬ入力回路４及びＥ
ＣＬ出力回路５が所定数構成される。この入力回路４及
び出力回路５には定電流を得るためのバイアスと入力信
号と比較されるためのバイアスとが必要で、これをチッ
プ内のあらかじめ配置されているバイアス回路２より供
給する。したがって、入力回路４及び出力回路５として
利用できるのは、このバイアス回路２を除いた入出力セ
ル３の部分となる。
（発明が解決しようとする課題） 従来例では、バイアス回路は入出力回路の数に関係なく
一定の数をあらかじめ配置するため、使用しないバイア
ス回路が存在する可能性があり、またバイアス回路の設
計にあたっては最悪条件での設計を行う必要があるため
無駄が多くなる。さらに、バイアス回路は固定であるた
め他の信号の入出力を扱うことができない等の欠点があ
った。
そこで本発明は、バイアスを必要とする入出力回路のバ
イアスを、入出力セルのアルミマスタースライスで構成
したバイアス回路より供給することで、使用しないバイ
アス回路を配置する必要がなく、またバイアス回路を変
えることにより他の信号の入出力を可能とできるゲート
アレー半導体集積回路装置を提供することを目的とする
。
［発明の構成］ （課題を解決するための手段と作用） 本発明は上記目的を達成するために、入出力回路に７必
要なバイアス回路として、入出力セルのアルミマスター
スライスによって構成されるバイアス回路を用いること
を特徴とするもので、バイアス回路を入出力セルのアル
ミマスタースライスによって構成することにより、バイ
アス回路は必要に応じて配置されるため、無駄なバイア
ス回路を配置する必要がなく、またバイアス回路を変え
ることにより他の信号の人出力を可能とてきるものであ
る。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の一実施例で、ゲートアレＬＳＩにおい
て、内部ＣＭＯ３論理ゲート１１の周囲には所定の入出
力回路もしくはバイアス回路等がアルミマスタースライ
スによって構成される複数個の入出力セル１２が設けら
れる。この入出力セル１２のアルミマスタースライスに
よってＥＣＬ入力回路１３、ＥＣＬ出力回路１４、およ
びバイアス回路１５が所定数構成される。
即ち、ゲートアレーＬＳＩにおいて、入出力セル１２の
アルミマスタースライスによって構成される入力回路］
３と出力回路１４に必要なバイアスを、同じく入出力セ
ル１２のアルミマスタースライスによって構成されるバ
イアス回路１５により供給するものである。
第２図は本発明の具体的実施例を示す。人出カセル１２
のアルミマスタースライスで構成される疑似ＥＣＬレベ
ルの入力回路１６および出力回路１７には、定・電流を
得るためのバイアスと入力信号と比較されるバイアスと
が必要で、これらのバイアスを入出力セル１２のアルミ
マスタースライスで構成されるバイアス回路１８により
供給する。第２図中、１９は内部論理ゲートへ信号を供
給する端子、２０は内部論理ゲートから信号が供給され
る端子、２１は電源、２２は接地である。
以上のように、バイアス回路は必要に応じて配置される
ため無駄な入出力セルを使う必要がなかＣＭＯＳレベル
で動作しているゲートアレーＬＳＩと組み合せることに
よって、異なったノくイアス回路を１チツプに実現する
ことも可能となる。
尚、本発明の応用例として、電源、接地（グランド）よ
り第３の電位をつくり、これを入出力回路の電源として
使うことも可能である。
［発明の効果コ 以上述べたように本発明によれば、バイアスを必要とす
る入出力回路のバイアスを、入出力セルのアルミマスタ
ースライスで構成したバイアス回路より供給することで
、使用しないバイアス回路を配置する必要がなく、また
バイアス回路を変えることにより他の信号の入出力を可
能とできるゲートアレー半導体集積回路装置を提供する
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す概略図、第２図は本発
明の具体的実施例で疑似ＥＣＬレベルの入出力を構成す
る場合の回路図、第３図は従来のゲートアレーＬＳＩを
示す概略図である。 １１・・内部論理ゲート、１２・・・入出力セル、１３
・・・入力回路、１４・・出力回路、１５・・・バイア
ス回路、１６・・疑似ＥＣＬ入力回路、１７・・・疑似
ＥＣＬ出力回路、１８・・・疑似ＥＣＬ入出力用バイア
ス回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

    【特許請求の範囲】
  1. 入出力セルが設けられるゲートアレー半導体集積回路装
    置において、入出力回路に必要なバイアス回路を、入出
    力セルのアルミマスタースライスによって構成したこと
    を特徴とするゲートアレー半導体集積回路装置。
JP1106530A 1989-04-26 1989-04-26 ゲ―トアレ―半導体集積回路装置 Expired - Fee Related JP2509696B2 (ja)

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DE69015681T DE69015681T2 (de) 1989-04-26 1990-04-26 Integrierte Gattermatrixhalbleiterschaltung.
EP90107995A EP0395070B1 (en) 1989-04-26 1990-04-26 Gate array semiconductor integrated circuit
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122686A (en) * 1991-07-18 1992-06-16 Advanced Micro Devices, Inc. Power reduction design for ECL outputs that is independent of random termination voltage
US5341018A (en) * 1991-09-18 1994-08-23 Nec Corporation Semiconductor integrated circuit device having a plurality of input circuits each including differently sized transistors
US5581279A (en) * 1991-12-23 1996-12-03 Cirrus Logic, Inc. VGA controller circuitry

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051325A (ja) * 1983-08-31 1985-03-22 Hitachi Ltd 半導体集積回路装置
JPS61188960A (ja) * 1985-02-18 1986-08-22 Fujitsu Ltd 半導体集積回路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3382726D1 (de) * 1982-06-30 1994-01-27 Fujitsu Ltd Integrierte Halbleiterschaltungsanordnung.
JPS6074455A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd マスタスライス集積回路
US4623802A (en) * 1984-05-17 1986-11-18 Fairchild Semiconductor Corporation Multiple-stage gate network having independent reference voltage sources
US4631427A (en) * 1984-11-19 1986-12-23 Advanced Micro Devices, Inc. ECL gate circuit having internally generated reference voltages
US4751406A (en) * 1985-05-03 1988-06-14 Advanced Micro Devices, Inc. ECL circuit with output transistor auxiliary biasing circuit
US4933576A (en) * 1988-05-13 1990-06-12 Fujitsu Limited Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit
JPH01289138A (ja) * 1988-05-16 1989-11-21 Toshiba Corp マスタースライス型半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051325A (ja) * 1983-08-31 1985-03-22 Hitachi Ltd 半導体集積回路装置
JPS61188960A (ja) * 1985-02-18 1986-08-22 Fujitsu Ltd 半導体集積回路装置

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US5039884A (en) 1991-08-13

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